KR101023078B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
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Abstract
반도체 소자 및 그의 제조 방법이 개시된다. 제1 및 제2 도전형 고전압 트랜지스터 및 제1 및 제2 도전형 저전압 트랜지스터들중 적어도 2개를 갖는 집적 회로에 포함되는 반도체 소자의 제1 도전형 고전압 트랜지스터는, 반도체 기판에 형성된 제1 도전형 웰과, 제1 도전형 웰에 형성된 소자 분리막과, 제1 도전형 웰의 상부에 형성된 게이트 패턴과, 게이트 패턴의 양측의 반도체 기판내에 형성된 제2 도전형 드리프트 영역들과, 제2 도전형 드리프트 영역내에 형성된 제2 도전형 소스 및 드레인 영역들과, 바이어스 전압을 인가받는 픽업 영역 및 픽업 영역의 하부에 형성된 제1 도전형 제1 래치 업 방지 영역과, 상기 제1 래치 업 방지 영역의 하부에 형성된 제1 도전형 제2 래치 업 방지 영역을 구비하는 것을 특징으로 한다. 그러므로, 기존의 이중 가드 링을 사용하지 않고서도 래치 업을 개선 및 방지할 수 있고, 제1 및 제2 래치 업 방지 영역을 형성하기 위한 공정을 별도로 추가시키지 않아도 되는 효과를 갖는다.
반도체 소자, 집적 회로, 래치 업 방지
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 고전압 및 저전압 트랜지스터들을 포함하는 집적 회로(IC:Integrated Circuit)의 반도체 소자 및 그의 제조 방법에 관한 것이다.
디스플레이 드라이버(Display Driver) 집적 회로(IC:Integrated Circuit)로 사용되는 소스 드라이버(Source driver) IC 들의 응용(application)에 따라 전원 영역이 약간 달라진다. 노트북인 경우, 저전압 영역은 3.3V이고 고전압영역은 13.5V이다. LCD TV 지향인 경우에는 저전압 영역은 3.3V이고 고전압영역은 20V이다. 이를 위해, 집적 회로는 P 및 N형 고전압 트랜지스터 및 P형 및 N형 저전압 트랜지스터들중에서 적어도 둘을 포함하고 있다.
이하, 집적 회로에서 발생하는 래치 업(latchup)을 방지 및 줄이는 기존의 반도체 소자에 대해 다음과 같이 첨부된 도면들을 참조하여 살펴본다.
도 1은 래치 업을 설명하기 위한 일반적인 집적 회로의 개략적인 도면으로서, P-웰(10), N-웰(20), 고농도의 N 도핑 영역(N+)들(30 및 40)과 고농도 의 P 도핑 영역(P+)들(32 및 42)을 포함한다.
도 1을 참조하면, 이중(Dual) P 및 N형 웰들(10 및 20)을 사용하는 CMOS(Complementary Metal Oxide Semiconductor) 기술의 경우, 전원 장치(VDD-VSS) 사이에 기생 PNPN형 실리콘 제어 정류기(SCR:Silicon Controlled Rectifier)가 필연적으로 형성된다. 이런 기생 SCR 성분은 반도체 집적 회로의 동작 시에 턴 온(Turn-on)될 가능성이 있다. 게다가, 기생 SCR은 한번 턴 온되면 전력이 꺼지지 않은 이상 턴 오프(Turn-off) 되지 않으므로, 중요한 신뢰성 문제를 야기킬 수 있다.
도 1에서, 래치 업이 발생하기 위해서는 기생 NPN 트랜지스터(Qnpn)과 기생 PNP 트랜지스터(Qpnp)의 이득(gain)의 곱이 1이상이 되야 하며, P형 웰의 저항(Rpsub) 및 N형 웰의 저항(Rnwell)이 클수록 PNPN SCR이 래치 업 상황에 빠질 가능성이 커진다.
도 2는 래치 업 발생을 방지하기 위한 기존의 집적 회로의 개략적인 도면으로서, 기판(50), N형 웰들(60 및 64), P형 웰들(62 및 66), 소자 분리막들(70 내지 78), 고농도 불순물이 주입된 영역들(90 내지 98) 및 게이트 패턴들(80 및 82)로 구성된다.
도 2에 도시된 기존의 집적 회로는, 기생 NPN 트랜지스터(Qnpn)과 기생 PNP 트랜지스터(Qpnp)의 이득 성분을 줄이기 위해, 추가적인 가드 링(guard ring)(93 및 94)을 갖는다. 즉, 도 2에 도시된 X의 거리를 증가시켜, 두 기생 NPN 트랜지스터와 기생 PNP 트랜지스터가 동시에 동작하는 것을 방지한다. 통상적으로 ESD(Electro Static Discharge) 보호 회로가 존재하는 입출력(I/O)단에 래치 업의 발생을 막기 위해, 도 2에 도시된 바와 같은 이중(Double) 가드 링(93 및 94) 구조가 채택된다. 그러나, 내부 드라이버(driver) 단(stage) 또는 코어(core) 단에도 이중 가드 링 구조를 채택할 경우, 집적 회로의 칩(Chip) 크기가 증가한다. 그러므로, 가드 링 구조를 코어단에 적용하기 힘든 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 이중 가드 링을 이용하지 않고 집적 회로의 래치 업을 방지시킬 수 있는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 제1 및 제2 도전형 고전압 트랜지스터 및 제1 및 제2 도전형 저전압 트랜지스터들중 적어도 2개를 갖는 집적 회로에 포함되는 본 발명에 의한 반도체 소자의 상기 제1 도전형 고전압 트랜지스터는, 반도체 기판에 형성된 제1 도전형 웰과, 상기 제1 도전형 웰에 형성된 소자 분리막과, 상기 제1 도전형 웰의 상부에 형성된 게이트 패턴과, 상기 게이트 패턴의 양측의 상기 반도체 기판내에 형성된 제2 도전형 드리프트 영역들과, 상기 제2 도전형 드리프트 영역내에 형성된 제2 도전형 소스 및 드레인 영역들과, 바이어스 전압을 인가받는 픽업 영역 및 상기 픽업 영역의 하부에 형성된 제1 도전형 제1 래치 업 방지 영역과, 상기 제1 래치 업 방지 영역의 하부에 형성된 제1 도전형 제2 래치 업 방지 영역으로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 제1 및 제2 도전형 고전압 트랜지스터 및 제1 및 제2 도전형 저전압 트랜지스터들중 적어도 둘 이상을 갖는 집적 회로에 포함되는 본 발명에 의한 반도체 소자의 상기 제1 도전형 고전압 트랜지스터의 제조 방법은, 반도체 기판에 제1 도전형 웰을 형성하는 단계와, 상기 제1 도전형 웰에, 활성 영역을 정의하는 소자 분리막을 형성하는 단계와, 상기 제1 도전형 웰에, 서로 일정한 간격으로 이격된 제2 도전형 드리프트 영역들을 형성하는 단계와, 탭 영역에 제1 도전형 제1 래치 업 방지 영역을 형성하는 단계와, 상기 제1 래치 업 방지 영역의 하부에 제1 도전형 제2 래치 업 방지 영역을 형성하는 단계와, 상기 제2 도전형 드리프트 영역들의 사이에 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴을 사이에 두고, 상기 제2 도전형 드리프트 영역에 이온을 주입하여 제2 도전형 소스 및 드레인 영역들을 형성하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은 픽업 영역의 하부에 제1 및 제2 래치 업 방지 영역들을 적어도 하나 형성하기 때문에, 기존의 이중 가드 링을 사용하지 않고서도, 집적 회로 특히 내부 전 드라이버(pre-driver) 단에서, PNPN SCR 구조의 홀딩 전류(Ih)를 크게 증가시켜 래치 업을 개선 및 방지할 수 있고, NDT 및 PDT를 형성할 때와 저전압 트랜지스터의 웰을 형성할 때 제1 및 제2 래치 업 방지 영역을 동시에 형성할 수도 있어 제1 및 제2 래치 업 방지 영역을 형성하기 위한 공정을 별도로 추가시키지 않아도 되는 효과를 갖는다.
이하, 청구항에 기재된 제1 도전형은 "P"형이고, 제2 도전형은 "N"형인 것으로 가정하여 본 발명을 설명하지만 본 발명은 이에 국한되지 않고 제1 도전형이 "N"형이고, 제2 도전형은 "P"형인 경우에도 동일하게 적용될 수 있다. 또한, 이하에서 설명되는 반도체 소자는 P형 및 N형 고전압 트랜지스터인 것으로 설명되지만 본 발명은 이에 국한되지 않는다. 게다가, 반도체 소자는 P형 및 N형 저전압 트랜지스터들중 적어도 하나를 더 갖는 집적 회로(IC:Integrated Circuit)에 포함될 수 있다.
이하, 본 발명의 일 실시예에 의한 반도체 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명의 이해를 돕기 위해 반도체 소자는 드레인 확장형(Drain Extended) MOS(Metal Oxide Semiconductor) 트랜지스터인 것으로 가정하여 설명하지만 본 발명은 이에 국한되지 않고 그 밖에 다른 형태의 다양한 고전압 트랜지스터에도 적용될 수 있다.
도 3은 본 발명의 일 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 3에 도시된 반도체 소자는 고전압(HV:High Voltage) NMOS 트랜지스터와 HV PMOS 트랜지스터를 갖는다.
도 3을 참조하면, P형 웰(well)(HPW)(110)과 N형 웰(HNW)(112)이 P형 반도체 기판(P-Substrate)(100)에 형성되어 있다. 각 웰(110 및 112)에 형성된 소자 분리막(120 내지 128)은 웰(110 및 112)에서 활성 영역과 비활성 영역을 정의한다.
게이트 패턴(150)은 HPW(110)의 상부에 형성되어 있다. 게이트 패턴(150)은 게이트 절연막 패턴(154)과 게이트 전극(152)으로 이루어진다. 이와 비슷하게, 게이트 패턴(160)은 HNW(112)의 상부에 형성되어 있다. 게이트 패턴(160)은 게이트 절연막 패턴(164)과 게이트 전극(162)으로 이루어져 있다. 도 3에 도시된 바와 달리, 게이트 패턴(150 및 160)의 양측에 스페이서(미도시)가 형성될 수 있음은 물론이다.
HV NMOS 트랜지스터에서, N형 드리프트 영역(NDT)(130 및 132)은 게이트 패턴(150) 양측의 HPW(110)에 서로 이격되어 형성되어 있다. HV PMOS 트랜지스터에서 P형 드리프트 영역(PDT)(134 및 136)은 게이트 패턴(160) 양측의 HNW(112)에 서로 이격되어 형성되어 있다. 도 3에 도시된 NDT(130 및 132) 및 PDT(134 및 136)는 게이트 패턴(150 및 160)과 각각 접하여 형성되어 있지만, 이격되어 형성될 수도 있음은 물론이다.
이때, HV NMOS 트랜지스터에서 NDT(130 및 132)의 내부에 고농도의 N형 드레인 및 소스 영역(N+)들(180 및 182)이 각각 형성되어 있고, HV PMOS 트랜지스터에서 PDT(136 및 134)의 내부에 고농도의 P형 소스 및 드레인 영역(P+)들(184 및 186)이 각각 형성되어 있다.
또한, 바이어스 전압을 인가받는 픽업 영역(190 및 192)이 각 트랜지스터에 형성되어 있다. 즉, HV NMOS 트랜지스터의 경우 예를 들면 접지 전압(GND)이 픽업 영역(190)을 통해 바이어스 전압으로서 인가되고, HV PMOS 트랜지스터의 경우 예를 들면 공급 전압(VDA)이 픽업 영역(192)을 통해 바이어스 전압으로서 인가된다. 즉, 픽업 영역(190 및 192)은 반도체 소자의 고유한 동작에 영향을 미치지 않는 영역이다.
본 발명에 의하면, HV NMOS 트랜지스터에서 픽업 영역(190)의 하부에 P형 제1 래치 업 방지 영역(140)이 형성되어 있고, HV PMOS 트랜지스터에서 픽업 영역(192)의 하부에 N형 제1 래치 업 방지 영역(142)이 형성되어 있다.
이 경우, 본 발명의 일 모습에 의하면, HV NMOS 트랜지스터의 제1 래치 업 방지 영역(140)의 농도는 HV PMOS 트랜지스터의 P형 드리프트 영역(PDT)(134 및 136)의 농도와 동일할 수 있다. 즉, PDT에 의해 제1 래치 업 방지 영역(140)이 형 성될 수 있다. 왜냐하면, HV NMOS 트랜지스터의 제1 래치 업 방지 영역(140)은 HV PMOS 트랜지스터의 PDT(134 및 136)가 형성될 때 동시에 형성될 수 있기 때문이다. 이와 비슷하게, HV PMOS 트랜지스터의 제1 래치 업 방지 영역(142)의 농도는 HV NMOS 트랜지스터의 NDT(130 및 132)의 농도와 동일할 수 있다. 즉, NDT에 의해 제2 래치 업 방지 영역(142)이 형성될 수 있다. 왜냐하면, HV PMOS 트랜지스터의 제1 래치 업 방지 영역(142)은 HV NMOS 트랜지스터의 NDT(130 및 132)가 형성될 때 동시에 형성될 수 있기 때문이다.
본 발명의 다른 모습에 의하면, HV NMOS 트랜지스터의 제1 래치 업 방지 영역(140)의 농도는 저전압(LV:Low Voltage) NMOS 트랜지스터(미도시)의 P웰(미도시)의 농도와 동일할 수 있다. 즉, P웰에 의해 제1 래치 업 방지 영역(140)이 형성될 수 있다. 왜냐하면, LV NMOS 트랜지스터의 P웰을 형성할 때, HV NMOS 트랜지스터의 제1 래치 업 방지 영역(140)은 동시에 형성될 수 있기 때문이다. 이와 비슷하게, HV PMOS 트랜지스터의 제1 래치 업 방지 영역(142)의 농도는 LV PMOS 트랜지스터(미도시)의 N형 웰(미도시)의 농도와 동일할 수 있다. 즉, N웰에 의해 제1 래치 업 방지 영역(142)이 형성될 수 있다. 왜냐하면, LV PMOS 트랜지스터의 N형 웰을 형성할 때, HV PMOS 트랜지스터의 제1 래치 업 방지 영역(142)은 동시에 형성될 수 있기 때문이다.
도 3에 도시된 P형 제1 래치 업 방지 영역(140)의 농도는 HPW(110)의 농도보다 높고, N형 제1 래치 업 방지 영역(142)의 농도는 HNW(112)의 농도보다 높을 수 있다. 또한, P형 픽업 영역(190)의 농도는 P형 제1 래치 업 방지 영역(140)의 농도 보다 높고, N형 픽업 영역(192)의 농도는 N형 제1 래치 업 방지 영역(142)의 농도보다 높을 수 있다.
이하, PDT에 의해 제1 래치 업 방지 영역(140)이 형성되고, NDT에 의해 제2 래치 업 방지 영역(142)이 형성될 경우, 본 발명의 다른 실시예에 의한 반도체 소자를 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 다른 실시예에 의한 반도체 소자의 단면도를 나타낸다.
제2 래치 업 방지 영역(200 및 202)을 더 갖는 것을 제외하면 도 4에 도시된 반도체 소자는 도 3에 도시된 반도체 소자와 동일하므로, 도 3과 도 4에서 동일한 부분은 동일한 참조부호를 사용한다. 이후, 도 4에 도시된 반도체 소자에서 도 3에 도시된 반도체 소자와 다른 부분만을 설명하기로 한다.
도 3과 달리 도 4에 도시된 상기 반도체 소자는 제2 래치 업 방지 영역(200 및 202)을 더 갖고 있다. HV NMOS 트랜지스터의 P형 제2 래치 업 방지 영역(200)은 제1 래치 업 방지 영역(140)의 하부에 형성되어 있고, HV PMOS 트랜지스터의 N형 제2 래치 업 방지 영역(202)은 제1 래치 업 방지 영역(142)의 하부에 형성되어 있다.
이 경우, 본 발명에 의하면, HV NMOS 트랜지스터의 제2 래치 업 방지 영역(200)의 농도는 LV NMOS 트랜지스터의 P형 웰(미도시)의 농도와 동일할 수 있다. 왜냐하면, LV NMOS 트랜지스터의 P웰을 형성할 때, HV NMOS 트랜지스터의 제2 래치 업 방지 영역(200)은 동시에 형성될 수 있기 때문이다. 이와 비슷하게, HV PMOS 트랜지스터의 제2 래치 업 방지 영역(202)의 농도는 LV PMOS 트랜지스터(미도 시)의 N형 웰(미도시)의 농도와 동일할 수 있다. 왜냐하면, LV PMOS 트랜지스터의 N형 웰을 형성할 때, HV PMOS 트랜지스터의 제2 래치 업 방지 영역(202)은 동시에 형성될 수 있기 때문이다.
본 발명에 의하면, 도 4에 도시된 P형 제2 래치 업 방지 영역(200)의 농도는 HPW(110)의 농도보다 높고, N형 제2 래치 업 방지 영역(202)의 농도는 HNW(112)의 농도보다 높다. 또한, P형 제1 래치 업 방지 영역(140)의 농도는 P형 제2 래치 업 방지 영역(200)의 농도 이상이고, N형 제1 래치 업 방지 영역(142)의 농도는 N형 제2 래치 업 방지 영역(202)의 농도 이상이다.
그 밖에, 도 3 및 도 4에 도시된 본 발명에 의한 반도체 소자의 상부에 층간 절연막(미도시), 콘텍 홀(미도시) 및 콘텍 플러그(미도시) 등이 더 형성될 수 있으며, 이들은 일반적인 사항이므로 여기서는 상세한 설명을 생략한다.
전술한 본 발명에 의한 반도체 소자에서 만일 제1 및 제2 래치 업 방지 영역(140, 142, 200 및 202)들이 존재하지 않는다면 다음과 같은 문제점이 발생할 수 있다.
고전압을 견디기 위해서 HV NMOS 트랜지스터에서 NDT(130 및 132)와 HPW(110)의 경우 낮은 농도를 가질 수 밖에 없다. 마찬가지로, HV PMOS 트랜지스터에서 PDT(134 및 136)와 HNW(112) 역시 낮은 농도를 가질 수 밖에 없다. 그러므로, HPW(110)에 의한 저항(Rp1 및 Rp2)은 기생 바이폴라 트랜지스터(Q1)의 베이스(base)외 이미터(emitter) 사이에 위치하게 된다. 또한, HNW(112)에 의한 저항(Rn1 및 Rn2)은 기생 바이폴라 트랜지스터(Q2)의 베이스(base)외 이미터(emitter) 사이에 위치하게 된다. 이에 따라 기생 바이폴라 트랜지스터의 경우, 베이스와 이미터간의 전위차(Vbe)가 0.7V 이상이 되면 기생 NPN 트랜지스터(Q1)가 정상 동작 모드로 진입한다. 따라서, 낮은 농도를 사용하는 HV 공정의 경우에는 상대적으로 저항들(Rp1, Rp2, Rn1 및 Rn2)이 클 수 밖에 없다. 그러므로, 작은 전류에도 쉽게 기생 바이폴라 트랜지스터들(Q1 및 Q2)이 동작하여, 집적 회로가 래치 업 상태에 들어 갈 수 있다.
그러나, 본 발명에 의한 반도체 소자를 포함하는 집적 회로의 경우, 도 3에 도시된 바와 같이, 제1 래치 업 방지 영역들(140 및 142)을 HPW(110) 및 HNW(112)의 농도보다 높게 픽업 영역(190 및 192)의 하부에 형성한다. 따라서, 저항(Rp1 및 Rn1)을 감소시켜, 래치 업 특성을 개선시킬 수 있다. 특히, 도 4에 도시된 반도체 소자의 경우, 제2 래치 업 방지 영역들(200 및 202)을 추가적으로 갖기 때문에, 저항(Rp2 및 Rn2)을 더욱 감소시켜, 래치 업 특성을 더욱 개선시킬 수 있다. 이 경우, 농도의 증가로 인해 항복 전압(Breakdown voltage)의 감소가 발생할 수 있다. 그러나, 통상적으로 HPW(110)와 HNW(112)간의 항복 전압은 HV NMOS 트랜지스터와 HV PMOS 트랜지스터의 항복 전압을 각각 결정하는 NDT(130 및 132)와 HPW(110)의 사이 및 PDT(134 및 136)와 HNW(112)의 사이에서 발생하는 항복 전압 보다 높다. 따라서, 제2 래치 업 방지 영역(200 및 202)을 추가하더라도, 항복 전압의 마진이 충분히 존재할 수 있다.
이하, 도 4에 도시된 본 발명에 의한 반도체 소자의 제조 방법의 실시예들 각각을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 5a 내지 도 5c들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 5a를 참조하면, 반도체 기판(100)상에 HPW(110)와 HNW(112)를 형성한다. 예를 들어, 반도체 기판(100)의 상부면에 포토 레지스트(미도시)를 도포한 후, 도포된 포토 레지스트를 포토 리소그라피 공정에 의해 패터닝하고, HV NMOS 트랜지스터가 형성될 영역을 오픈하는 패터닝된 포토 레지스트(미도시)를 이온 주입 마스크로 이용하여 HV NMOS 트랜지스터에 P형 이온을 주입하여 HPW(110)를 형성할 수 있다. 이후, 반도체 기판(100)의 상부면에 다른 포토 레지스트(미도시)를 도포한 후, 도포된 포토 레지스트를 포토 리소그라피 공정에 의해 패터닝하고, HV PMOS 트랜지스터가 형성될 영역을 오픈하는 패터닝된 포토 레지스트(미도시)를 이온 주입 마스크로 이용하여 HV PMOS 트랜지스터에 N형 이온을 주입하여 HNW(112)를 형성할 수 있다.
이후, HPW(110)와 HNW(112)에 활성 영역과 비활성 영역을 정의하는 소자 분리막(120 내지 128)을 형성한다. 소자 분리막(120 내지 128)을 형성하는 공정을 일반적이므로 여기서는 상세한 설명을 생략한다.
이후, 소자 분리막들(122 및 124) 사이의 탭 영역에 제2 래치 업 방지 영역(200)을 형성하고, 소자 분리막들(124 및 126) 사이의 탭 영역에 제2 래치 업 방지 영역(202)을 형성한다. 여기서, 탭 영역이란, 도 4에 도시된 픽업 영역(190 및 192)이 형성될 영역을 의미한다.
본 발명에 의하면, LV NMOS 트랜지스터의 P웰을 형성할 때, HV NMOS 트랜지 스터의 제2 래치 업 방지 영역(200)을 동시에 형성할 수 있다. 이와 비슷하게, LV PMOS 트랜지스터의 N형 웰을 형성할 때, HV PMOS 트랜지스터의 제2 래치 업 방지 영역(202)을 동시에 형성할 수 있다.
이후, HPW(110)에 서로 일정한 간격으로 이격되도록 NDT(130 및 132)를 형성하고, HNW(112)에 서로 일정한 간격으로 이격되도록 PDT(134 및 136)를 형성한다. NDT(130 및 132) 및 PDT(134 및 136)를 형성하는 공정은 일반적인 사항이므로 여기서는 상세한 설명을 생략한다.
이때, HV NMOS 트랜지스터의 탭 영역에서 제2 래치 업 방지 영역(200)의 내부에 P형 제1 래치 업 방지 영역(140)을 형성한다. 또한, HV PMOS 트랜지스터의 탭 영역에서 제2 래치 업 방지 영역(202)의 내부에 N형 제1 래치 업 방지 영역(142)을 형성한다. 여기서, HV NMOS 트랜지스터의 제1 래치 업 방지 영역(140)은 HV PMOS 트랜지스터의 PDT(134 및 136)가 형성될 때 동시에 형성될 수 있다. 이와 비슷하게, HV PMOS 트랜지스터의 제1 래치 업 방지 영역(142)은 HV NMOS 트랜지스터의 NDT(130 및 132)가 형성될 때 동시에 형성될 수 있다.
이후, 도 5b에 도시된 바와 같이, HV NMOS 트랜지스터의 NDT(130 및 132) 사이에 게이트 패턴(150)을 형성한다. 또한, HV PMOS 트랜지스터의 PDT(134 및 136)의 사이에 게이트 패턴(160)을 형성한다. 예를 들어, 반도체 기판(100)의 상부 전면에 게이트 절연막(미도시)과 폴리 실리콘층(미도시) 또는 금속층(미도시)을 순차적으로 적층한 후, 적층된 층들을 패터닝하여, 패터닝된 게이트 절연막(154 및 164)과 게이트 전극(152 및 162)으로 이루어지는 게이트 패턴(150 및 160)을 형성 할 수 있다.
이후, 도 5c에 도시된 바와 같이, HV NMOS 트랜지스터에서 게이트 패턴(150)을 사이에 두고, NDT(130 및 132)에 고농도의 불순물 이온을 주입하여 N형 드레인 및 소스 영역들(180 및 182)을 형성한다. 또한, HV PMOS 트랜지스터에서 게이트 패턴(160)을 사이에 두고, PDT(134 및 136)에 고농도의 불순물 이온을 주입하여 P형 드레인 및 소스 영역들(186 및 184)을 형성한다. 고농도의 불순물 이온을 주입할 때, 게이트 패턴(150 및 160)이 이온 주입 마스크의 역할을 한다. 만일, 게이트 패턴(150 및 160)의 측면에 스페이서(미도시)가 형성될 경우, 게이트 패턴(150 및 160)과 스페이서를 이온 주입 마스크로 이용하여, 소스 및 드레인 영역들(180 내지 186)을 형성한다.
여기서, HV PMOS 트랜지스터의 소스 및 드레인 영역(184 및 186)을 형성할 때, HV NMOS 트랜지스터의 탭 영역에 바이어스 전압(GND)을 인가받는 픽업 영역(190)을 형성할 수 있다. 또한, HV NMOS 트랜지스터의 드레인 및 소스 영역(180 및 182)을 형성할 때, HV PMOS 트랜지스터의 탭 영역에 바이어스 전압(VDA)을 인가받는 픽업 영역(192)을 형성할 수 있다.
이상에서 설명한 도 5a 내지 도 5c들은 도 4에 도시된 반도체 소자의 제조 방법이다. 만일, PDT에 의해 제1 래치 업 방지 영역(140)이 형성되고, NDT에 의해 제2 래치 업 방지 영역(142)이 형성되는 도 3에 도시된 반도체 소자의 제조 방법은 제2 래치 업 방지 영역(200 및 202)을 형성하는 공정을 생략하면 된다.
또한, P웰에 의해 제1 래치 업 방지 영역(140)이 형성되고 N웰에 의해 제1 래치 업 방지 영역(142)이 형성될 경우, 제1 래치 업 방지 영역(140 및 142)을 갖는 도 3에 도시된 반도체 소자의 제조 방법은 도 5a에 도시된 제1 래치 업 방지 영역(140 및 142)을 형성하는 공정을 생략하면 된다. 이 경우, LV NMOS 트랜지스터의 P웰을 형성할 때, HV NMOS 트랜지스터의 P형 제1 래치 업 방지 영역(140)을 동시에 형성할 수 있다. 또한, LV PMOS 트랜지스터의 N형 웰을 형성할 때, HV PMOS 트랜지스터의 N형 제1 래치 업 방지 영역(142)을 동시에 형성할 수 있다. 즉, 도 5a에 도시된 영역들(200 및 202)들이 도 3에 도시된 제1 및 제2 래치 업 방지 영역들(140 및 142)에 각각 해당하게 된다.
본 발명에 의한 반도체 소자의 제조 방법은, 픽업 영역(190 및 192)의 하부에 제1 및 제2 래치 업 방지 영역들(140, 142, 200 및 202)중 적어도 하나가 형성될 수만 있다면, 전술한 본 발명의 실시예에 의한 반도체 소자의 제조 방법에서 영역들(140, 142, 200 및 202) 이외에 다른 영역들의 공정 순서에 의해 제한받지 않는다.
도 6은 본 발명과 기존의 스냅백(snapback) 특성을 셜명하기 위한, 스냅백 시뮬레이션 결과를 나타내는 그래프로서, 횡축은 드레인의 전압을 나타내고 종축은 드레인의 전류를 각각 나타낸다.
도 6을 참조하면, Case1은 기존의 기술에서 나타나는 스냅 백 특성으로서, 동작 전원(20V) 보다 높은 트리거 전압(trigger voltage)(Vt1)에서 동작하고 있다. 그러나 낮은 홀딩 전압(holding voltage)(Vh)와 홀딩 전류(holding current)(Ih)를 갖는다. Case 1의 경우, 낮은 Ih로 인해 외부의 동작에 따라 래치 업 발생 상황에 노출될 수 밖에 없다.
Case2의 경우 기존의 공정 조건에서, HPW와 HNW의 농도를 30% 정도 증가시킨 경우로서, 저항(Rp 및 Rn)의 감소에 의해 Ih가 25% 증가하는 것을 볼 수 있다.
그러나, PDT로서 제1 래치 업 방지 영역(140)이 형성되고 NDT로서 제2 래치 업 방지 영역(142)이 형성되는 도 3에 도시된 본 발명의 반도체 소자에 의한 Case3과 도 4에 도시된 본 발명의 반도체 소자에 의한 case4의 경우, Case1 및 Case 2와 비교할 때, Ih의 개선이 각각 67% 및 273%로 증가하는 것을 알 수 있다. 특히, 고온으로 동작하는 텔레비젼(TV)용 칩(chip)의 경우에는 약 100도의 고온에서도 래치 업 특성을 평가 하는데, 고온에서도 마찬가지의 특성이 나타난다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 래치 업을 설명하기 위한 일반적인 집적 회로의 개략적인 도면이다.
도 2는 래치 업 발생을 방지하기 위한 기존의 집적 회로의 개략적인 도면이다.
도 3은 본 발명의 일 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 본 발명의 다른 실시예에 의한 반도체 소자의 단면도를 나타낸다.
도 5a 내지 도 5c들은 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 6은 본 발명과 기존의 스냅백 특성을 셜명하기 위한, 스냅백 시뮬레이션 결과를 나타내는 그래프이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 110, 112 : 웰
130, 132 : NDT 134, 136 : PDT
180, 186 : 드레인 영역 182, 184 : 소스 영역
190, 192 : 픽업 영역 140, 142 : 제1 래치 업 방지 영역
200, 202 : 제2 래치 업 방지 영역
Claims (14)
- 제1 및 제2 도전형 고전압 트랜지스터 및 제1 및 제2 도전형 저전압 트랜지스터들중 적어도 2개를 갖는 집적 회로에 포함되는 반도체 소자의 상기 제1 도전형 고전압 트랜지스터에 있어서,반도체 기판에 형성된 제1 도전형 웰;상기 제1 도전형 웰에 형성된 소자 분리막;상기 제1 도전형 웰의 상부에 형성된 게이트 패턴;상기 게이트 패턴의 양측의 상기 반도체 기판내에 형성된 제2 도전형 드리프트 영역들;상기 제2 도전형 드리프트 영역내에 형성된 제2 도전형 소스 및 드레인 영역들;바이어스 전압을 인가받는 픽업 영역;상기 픽업 영역의 하부에 형성된 제1 도전형 제1 래치 업 방지 영역; 및상기 제1 래치 업 방지 영역의 하부에 형성된 제1 도전형 제2 래치 업 방지 영역을 구비하는 것을 특징으로 하는 반도체 소자.
- 삭제
- 제1 항에 있어서, 상기 제1 래치 업 방지 영역의 농도는 상기 제2 도전형 고전압 트랜지스터의 제2 도전형 드리프트 영역의 농도와 동일한 것을 특징으로 하는 반도체 소자.
- 제3 항에 있어서, 상기 제2 래치 업 방지 영역의 농도는 상기 제1 도전형 저전압 트랜지스터의 제2 도전형 웰의 농도와 동일한 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서, 상기 제1 래치 업 방지 영역의 농도는 상기 제1 도전형 저전압 트랜지스터의 제2 도전형 웰의 농도와 동일한 것을 특징으로 하는 반도체 소자.
- 제1 항에 있어서, 상기 제1 래치 업 방지 영역의 농도는 상기 웰의 농도보다 높은 것을 특징으로 하는 반도체 소자.
- 제6 항에 있어서, 상기 제2 래치 업 방지 영역의 농도는 상기 웰의 농도 보다 높은 것을 특징으로 하는 반도체 소자.
- 제7 항에 있어서, 상기 제1 래치 업 방지 영역의 농도는 상기 제2 래치 업 방지 영역의 농도 이상인 것을 특징으로 하는 반도체 소자.
- 제1 및 제2 도전형 고전압 트랜지스터 및 제1 및 제2 도전형 저전압 트랜지스터들중 적어도 둘 이상을 갖는 집적 회로에 포함되는 반도체 소자의 상기 제1 도전형 고전압 트랜지스터의 제조 방법에 있어서,반도체 기판에 제1 도전형 웰을 형성하는 단계;상기 제1 도전형 웰에, 활성 영역을 정의하는 소자 분리막을 형성하는 단계;상기 제1 도전형 웰에, 서로 일정한 간격으로 이격된 제2 도전형 드리프트 영역들을 형성하는 단계;탭 영역에 제1 도전형 제1 래치 업 방지 영역을 형성하는 단계;상기 제1 래치 업 방지 영역의 하부에 제1 도전형 제2 래치 업 방지 영역을 형성하는 단계;상기 제2 도전형 드리프트 영역들의 사이에 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴을 사이에 두고, 상기 제2 도전형 드리프트 영역에 이온을 주입하여 제2 도전형 소스 및 드레인 영역들을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9 항에 있어서, 상기 반도체 소자의 제조 방법은상기 탭 영역에 바이어스 전압을 인가받는 픽업 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 제9 항에 있어서, 상기 제1 래치 업 방지 영역은 상기 제2 도전형 고전압 트랜지스터의 제2 도전형 드리프트 영역을 형성할 때 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제12 항에 있어서, 상기 제2 래치 업 방지 영역은 상기 제1 도전형 저전압 트랜지스터의 제2 도전형 웰을 형성할 때 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제9 항에 있어서, 상기 제1 래치 업 방지 영역은 상기 제1 도전형 저전압 트랜지스터의 제2 도전형 웰을 형성할 때 동시에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
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