TWI660464B - 記憶體裝置及其製造方法 - Google Patents

Abstract

一種記憶體裝置及其製造方法被提供。此記憶體裝置包括兩個第一閘極結構及多層絕緣結構。多層絕緣結構由下而上依序包括第一絕緣層、第二絕緣層、第三絕緣層及第四絕緣層。第二絕緣層的寬度相同於第三絕緣層的寬度，並且小於第一絕緣層的寬度。第四絕緣層的底表面的寬度大於第三絕緣層的頂表面的寬度。此記憶體裝置亦包括形成於第一閘極結構之間的電容接觸插塞。電容接觸插塞包括第一接觸部件、緩衝層及第二接觸部件。第二接觸部件的頂表面寬於其底表面。

Description

記憶體裝置及其製造方法

本發明係有關於一種記憶體裝置，且特別係有關於一種具有自對準接觸結構的記憶體裝置及其製造方法。

隨著可攜式電子產品日漸普及，對於記憶體裝置之需求也與日俱增。所有可攜式電子產品(例如，數位相機、筆記型電腦、行動電話等)皆需要可輕巧靠的記憶體裝置，以利於資料的儲存及傳輸。

動態隨機存取記憶體(dynamic random access memory,DRAM)具有體積小、記憶容量大、讀寫速度快及產品壽命長等優點，因而廣泛地使用在各式各樣的電子產品中。

隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。然而，隨著記憶體裝置的小型化，提高產品的良率變得更為困難。因此，對於且具有高良率的記憶體裝置及其製造方法仍有所需求。

本發明之一實施例係揭示一種記憶體裝置，包括：基板，其中基板包括陣列區及周邊區；兩個第一閘極結構，形成於陣列區中；多層絕緣結構，形成於第一閘極結構上，其中多層絕緣結構包括：第一絕緣層，形成於第一閘極結構上， 且覆蓋第一閘極結構；第二絕緣層，形成於第一絕緣層上，其中第二絕緣層的寬度小於第一絕緣層的寬度；第三絕緣層，形成於第二絕緣層上，其中第三絕緣層的寬度相同於第二絕緣層的寬度；以及第四絕緣層，形成於第三絕緣層上，其中第四絕緣層的底表面的寬度大於第三絕緣層的頂表面的寬度；以及電容接觸插塞，形成於第一閘極結構之間，其中電容接觸插塞包括：第一接觸部件，形成於基板上；第二接觸部件，形成於第一接觸部件上，其中第二接觸部件的頂表面的寬度大於第二接觸部件的底表面的寬度；以及緩衝層，形成於第一接觸部件與第二接觸部件之間。

本發明之另一實施例係揭示一種記憶體裝置的製造方法，包括：提供基板，其中基板包括陣列區及周邊區；形成兩個第一閘極結構於陣列區中；形成多層絕緣結構於第一閘極結構上，其中多層絕緣結構包括：第一絕緣層，形成於第一閘極結構上，且覆蓋等第一閘極結構；第二絕緣層，形成於第一絕緣層上，其中第二絕緣層的寬度小於第一絕緣層的寬度；第三絕緣層，形成於第二絕緣層上，其中第三絕緣層的寬度相同於第二絕緣層的寬度；以及第四絕緣層，形成於第三絕緣層上，其中第四絕緣層的底表面的寬度大於第三絕緣層的頂表面的寬度；以及形成電容接觸插塞於第一閘極結構之間，其中電容接觸插塞包括：第一接觸部件，形成於基板上；第二接觸部件，形成於第一接觸部件上，其中第二接觸部件的頂表面的寬度大於第二接觸部件的底表面的寬度；以及緩衝層，形成於第一接觸部件與第二接觸部件之間。

為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：

10‧‧‧陣列區

20‧‧‧周邊區

100‧‧‧記憶體裝置

102‧‧‧基板

104‧‧‧多晶矽閘極

106‧‧‧金屬閘極

108‧‧‧第一絕緣層

110‧‧‧保護層

112‧‧‧第二絕緣層

114‧‧‧第三絕緣層

111、115、123、127、129、131‧‧‧開口

116‧‧‧第一罩幕層

118‧‧‧第二罩幕層

120‧‧‧光阻層

121‧‧‧第二導電材料

122、222、322、422‧‧‧第四絕緣層

122S、222S、322S、422S‧‧‧側壁

122B、222B、322B、422B‧‧‧底表面

122T、222T、322T、422T‧‧‧頂表面

124‧‧‧第五絕緣層

125‧‧‧自對準接觸孔

130‧‧‧緩衝層

133‧‧‧源極/汲極接觸孔

135‧‧‧閘極接觸孔

140‧‧‧第二接觸部件

142‧‧‧閘極接觸插塞

144‧‧‧源極/汲極接觸插塞

145‧‧‧孔洞

150‧‧‧第一接觸部件

160‧‧‧電容結構

T1‧‧‧最大厚度

W1、W2、W3、W4、W5、W6、W7、W8‧‧‧寬度

θ‧‧‧夾角

第1A圖至第1L圖為本發明一些實施例之記憶體裝置的製程剖面示意圖。

第2圖為第1K圖中區域R的放大剖面示意圖。

第3圖為本發明一些實施例之第四絕緣層的剖面示意圖。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例或數量。再者，本揭露的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

本發明之一些實施例提供一種記憶體裝置及其製造方法，第1A圖至第1L圖為本發明一些實施例之記憶體裝置100的製程剖面示意圖。

請參照第1A圖，記憶體裝置100包括一基板102，且基板102包括一陣列區10以及一周邊區20。陣列區10的基板102上形成多個第一閘極結構，第一閘極結構包括多晶矽閘極104以及堆疊於多晶矽閘極104上的金屬閘極106。再者，周邊區20的基板102上形成多個第二閘極結構，第二閘極結構包括 多晶矽閘極104以及堆疊於多晶矽閘極104上的金屬閘極106。

基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。金屬閘極106的材料可為，例如，鎢、鋁、銅、金、銀、鉭、鉿、鋯、上述之合金或其他合適的金屬材料。

在形成第一閘極結構與第二閘極結構之後，形成一第一絕緣層108於第一閘極結構與第二閘極結構上，並且第一絕緣層108覆蓋第一閘極結構與第二閘極結構。接著，將第一絕緣層108圖案化，以分別形成開口115於第一閘極結構之間以及第二閘極結構之間，如第1A圖所示。可經由任何習知的技術形成並圖案化第一絕緣層108，在此不再詳述。

接著，在陣列區10中，沉積第一導電材料於第一閘極結構之間的開口115中，以形成第一接觸部件150。第一導電材料可為非金屬的導電材料，例如，包括但不限於：經摻雜或未經摻雜的單晶矽、多晶矽或非晶矽。可經由任何習知的技術沉積第一導電材料，在此不再詳述。

在形成第一接觸部件150之前，可在周邊區20形成保護層110，其覆蓋第一絕緣層108與第二閘極結構，並填滿第一閘極結構之間的開口115，以避免第一導電材料沉積於周邊區20上。在形成第一接觸部件150之後，可利用平坦化製程或蝕刻製程，移除周邊區20上的保護層110的一部分，以暴露出第一絕緣層108。如此一來，即可得到如第1A圖所示的結構。

請參照第1B圖，形成第二絕緣層112於第一絕緣層108上，且第二絕緣層112填入於陣列區的開口中。接著，可視 需要進行平坦化製程。第二絕緣層112在陣列區10與周邊區20具有實質上等高的頂表面。換言之，第二絕緣層112具有實質上平坦的頂表面。之後，形成第三絕緣層114於第二絕緣層112之上，第三絕緣層114在陣列區10與周邊區20具有實質上等高的頂表面。換言之，第三絕緣層114在陣列區10與周邊區20具有實質上相同的厚度。

請參照第1C圖，形成第一罩幕層116、第二罩幕層118及光阻層120於第三絕緣層114上。在本實施例中，使用第一罩幕層116與第二罩幕層118作為蝕刻製程的罩幕。然而，並不以此為限，可視需要而使用單一層或多層的罩幕層。第一罩幕層116與第二罩幕層118可各自獨立包括碳化物、氮化物、碳氮化物、氮氧化物或其他合適之材料。

接著，圖案化光阻層120，以在陣列區10中形成多個開口111，並在周邊區20中形成多個開口123。如第1C圖所示，開口111位於開口115上，且其位置對應於開口115的位置。再者，開口111的寬度比開口115的寬度寬。此外，開口123的位置對應於第二閘極結構的兩側。

請參照第1C圖及第1D圖，進行第一蝕刻製程，分別蝕刻位於開口111與開口123下方的各層，以將第三絕緣層114圖案化。為了有效地移除第三絕緣層114，第一蝕刻製程對第三絕緣層114的蝕刻速率以較高為佳。第一蝕刻製程可為乾式蝕刻、濕式蝕刻或上述之組合。

接著，以圖案化後的第三絕緣層114為罩幕，進行第二蝕刻製程，以移除部分的第二絕緣層112與第一絕緣層 108，並形成自對準接觸孔125於第一閘極結構之間，並形成開口127於第二閘極結構的兩側。

為了使用第三絕緣層114作為蝕刻罩幕，第二蝕刻製程對於第二絕緣層112與第三絕緣層114具有高蝕刻選擇性。換言之，第二蝕刻製程對第二絕緣層112的蝕刻速率R1大於對第三絕緣層114的蝕刻速率R2。此外，為了形成如第1D圖所示的自對準接觸孔125，第二蝕刻製程對於第二絕緣層112與第一絕緣層108具有高蝕刻選擇性。換言之，第二蝕刻製程對第二絕緣層112的蝕刻速率R1大於對第一絕緣層108的蝕刻速率R3。

第二蝕刻製程可為乾式蝕刻、濕式蝕刻或上述之組合。在第二蝕刻製程的期間，由於第二蝕刻製程對於第二絕緣層112與第三絕緣層114具有高蝕刻選擇性，因此，可在自對準接觸孔125的上部分形成實質上垂直的側壁。當蝕刻深度到達第一絕緣層108的頂表面時，由於第二蝕刻製程對於第二絕緣層112與第一絕緣層108具有高蝕刻選擇性，第一絕緣層108僅被移除很少的部分。換言之，第二蝕刻製程能夠在維持第一絕緣層108的形狀的前提下，而完全移除位於自對準接觸孔125下部分的第二絕緣層112。

在一些實施例中，在第二蝕刻製程的期間，第二絕緣層112的蝕刻速率R1對第三絕緣層114的蝕刻速率R2之比率R1/R2為5-40。在一些實施例中，R1/R2為10-40。在另一些實施例中，R1/R2為20-30。在一些實施例中，在第二蝕刻製程的期間，第二絕緣層112的蝕刻速率R1對第一絕緣層108的蝕刻 速率R3之比率R1/R3為10-50。在一些實施例中，R1/R3為10-40。在另一些實施例中，R1/R3為20-30。

第一絕緣層108、第二絕緣層112與第三絕緣層114可各自獨立為氧化物、氮化物、氮氧化物、金屬氧化物、上述之組合或其他合適的絕緣材料。可藉由選擇合適的材料形成第一絕緣層108、第二絕緣層112與第三絕緣層114，而將各個絕緣層在第二蝕刻製程的蝕刻速率調整到所需的範圍。

在一些實施例中，第一絕緣層108與第三絕緣層114可為氮化物(例如，氮化矽)，且第二絕緣層112可為氧化物(例如，氧化矽)。在其他實施例中，第一絕緣層108與第三絕緣層114可為不同的材料，只要R1/R2與R1/R3分別為5-40與5-50即可。

為了使R1/R2與R1/R3分別為5-40與5-50，也可選擇適當的蝕刻製程及/或蝕刻參數。在一些實施例中，第二蝕刻製程為乾式蝕刻，且可用以調整蝕刻選擇性的參數包括但不限於，例如，蝕刻氣體的組成、蝕刻氣體的流量、蝕刻溫度或蝕刻功率。

在第二蝕刻製程之後，第三絕緣層114的寬度與第二絕緣層112的寬度實質上相同，且第三絕緣層114的寬度小於位於其下方的第一絕緣層108的寬度，如第1D圖所示。換言之，所形成的自對準接觸孔125之剖面輪廓具有較寬的上部分及較窄的下部分。如此的自對準接觸孔125可有助於改善記憶體裝置的良率與臨界尺寸的平衡，此部分將於下文中詳細討論。

請參照第1E圖，在陣列區10與周邊區20中形成第 一罩幕層116、第二罩幕層118及光阻層120。接著，圖案化周邊區20的光阻層120，以在周邊區20中形成多個開口129與開口131。開口131位於開口127上，且其位置對應於開口127的位置。再者，開口131的寬度比開口127的寬度寬。此外，開口129位於第二閘極結構上，且其位置對應於第二閘極結構的位置。

請參照第1E圖及第1F圖，進行第三蝕刻製程，分別蝕刻位於開口129與開口131下方的各層，以形成閘極接觸孔135於第二閘極結構上，並形成源極/汲極接觸孔133於第二閘極結構的兩側。此外，在第三蝕刻製程後，位於陣列區10的自對準接觸孔125被暴露出來。第三蝕刻製程可與第一蝕刻製程及/或第二蝕刻製程相同或相似，在此不再詳述。

請參照第1G圖，進行金屬矽化反應，以在自對準接觸孔125、閘極接觸孔135及源極/汲極接觸孔133的底部形成緩衝層130。可使用任何合適的製程形成緩衝層130。舉例而言，可先沉積金屬(例如，鈷或鎢)於矽的表面，接著，在特定的高溫下退火，以使金屬與矽進行反應，而形成金屬矽化物。此金屬矽化物即為構成緩衝層130的材料。

請參照第1H圖，沉積第二導電材料121於自對準接觸孔125、閘極接觸孔135及源極/汲極接觸孔133中。第二導電材料121可包括金屬，例如，鎢、鋁、銅、金、銀、上述之合金或其他合適的金屬材料。

第一導電材料為非金屬的導電材料，第二導電材料121為金屬材料，兩者之間的黏合力不佳，且兩者的導電性亦有明顯差異。藉由形成緩衝層130，可改善第一導電材料與 第二導電材料121之間的黏合力，且可避免電阻值的急遽變化。

請參照第1I圖，進行平坦化製程，移除部分的第二導電材料121，以形成第二接觸部件140於自對準接觸孔125中，並分別形成閘極接觸插塞142及源極/汲極接觸插塞144於閘極接觸孔135及源極/汲極接觸孔133中。

如第1I圖所示，第二接觸部件140的底表面高於第一閘極結構的頂表面。第二接觸部件140與金屬閘極106均包括導電性良好的金屬材料。因此，若第二接觸部件140與第一閘極結構的距離太近，則兩者在操作時容易發生電性干擾。

請參照第1J圖，在陣列區10與周邊區20中形成第四絕緣層122。在一些實施例中，第四絕緣層122可使用與第三絕緣層114相同的材料。在本實施例中，第四絕緣層122為氮化物(例如，氮化矽)。

請參照第1K圖，形成第五絕緣層124於第四絕緣層122之上。在一些實施例中，第五絕緣層124可使用與第二絕緣層112相同的材料。在本實施例中，第五絕緣層124為氧化物(例如，氧化矽)。

接著，形成圖案化罩幕層(未繪示於圖中)於陣列區10的第五絕緣層124上，並進行第四蝕刻製程，以移除部分的第五絕緣層124及部分的第四絕緣層122，並在第五絕緣層124中形成多個孔洞145於第二接觸部件140的頂表面上。每一個孔洞145位於一個第二接觸部件140上，且每一個孔洞145皆暴露出一個第二接觸部件140的一部分頂表面，並使第四絕緣層122具有向上逐漸縮窄的剖面輪廓，如第1K圖所示。

在進行第四蝕刻製程之前，可在周邊區20形成保護層(未繪示於圖中)，以避免第四蝕刻製程對周邊區20的第五絕緣層124造成損傷。在進行第四蝕刻製程之後，可移除周邊區20上的保護層，以暴露出第五絕緣層124。如此一來，即可得到如第1K圖所示的結構。

第四蝕刻製程可為乾式蝕刻、濕式蝕刻或上述之組合。第四蝕刻製程對於第五絕緣層124與第四絕緣層122可具有合適的蝕刻選擇性，因此可在孔洞145中保留部分的第四絕緣層122。換言之，可使位於孔洞145底部的第四絕緣層122具有朝向孔洞145內延伸的凸出部分。

在一些實施例中，在第四蝕刻製程的期間，第五絕緣層124的蝕刻速率R4對第四絕緣層122的蝕刻速率R5之比率R4/R5為2-30。在一些實施例中，R4/R5為5-20。在另一些實施例中，R4/R5為10-15。

在一些實施例中，第四蝕刻製程為濕式蝕刻製程，且第四絕緣層122具有向上逐漸縮窄的剖面輪廓，如第1K圖所示。如此的第四絕緣層122可有助於大幅改善記憶體裝置的良率，此部分將於下文中詳細討論。

請參照第1L圖，形成電容結構160於孔洞145中，其中電容結構160的底表面直接接觸第二接觸部件140的頂表面，以使電容結構160與第二接觸部件140形成電性連接。電容結構160可利用習知的方法形成，在此不再詳述。

第2圖為第1K圖中區域R的放大剖面示意圖。請同時參照第1K圖與第2圖，第二接觸部件140可包括第一部分、第 二部分及第三部分。第一部分(即，上部分)自第四絕緣層122的底表面122B向下延伸。第二部分(即，下部分)，自緩衝層130的頂表面向上延伸。第三部分(即，中段部分)位於第一部分與第二部分之間，並且鄰接於第一部分與第二部分，其中第三部分朝向第二部分逐漸縮窄。

第二接觸部件140的第二部分位於兩個第一閘極結構之間。若第二部分的寬度太寬，則第二接觸部件140與第一閘極結構的距離太近，容易導致操作的錯誤。為了避免這樣的操作錯誤，可增厚位於第二接觸部件140下部分與金屬閘極106之間的第一絕緣層108。然而，由於第一絕緣層108變得較厚，將導致兩個第一閘極結構之間的距離變大。換言之，若第二部分的寬度太寬，則無法縮小第一閘極結構之間的距離。如此一來，將無法降低臨界尺寸，而不利於記憶體裝置的小型化。

另一方面，在形成孔洞145的第四蝕刻製程中，第二接觸部件140可作為蝕刻停止層，而保護第二絕緣層112及第三絕緣層114不會被第四蝕刻製程移除。然而，由於孔洞145的寬度與第二接觸部件140的寬度相近。若進行第四蝕刻製程時第二接觸部件140的位置與孔洞145的位置未對準，則第四蝕刻製程可能會移除位於第二接觸部件140兩側的第二絕緣層112及第三絕緣層114。接著，當用以形成電容結構的導電材料填入孔洞145時，這些導電材料會填入第二絕緣層112及第三絕緣層114中。如此一來，將造成記憶體裝置的操作錯誤，進而導致最終產品的良率下降。這樣的問題，在臨界尺寸縮小時，會更為嚴重。此外，若要非常精準地對準第二接觸部件140的位 置與孔洞145的位置，其製程難度非常高且可能耗費額外的時間與成本。

因應前述問題，本發明的第二接觸部件140具有寬度較窄的第二部分，因此，可有利於降低臨界尺寸與記憶體裝置的小型化。另一方面，由於第二接觸部件140具有寬度較寬的第一部分，可使第二接觸部件140與孔洞145的對準變得較為容易(亦即，操作視窗(process window)較大)，進而改善最終產品的良率。因此，能夠有助於改善記憶體裝置的良率與臨界尺寸的平衡。

請同時參照第1C圖與第2圖，在第一蝕刻製程後，第三絕緣層114的寬度為W3。在第二蝕刻製程後，第二絕緣層112的寬度W2實質上相等於第三絕緣層114的寬度W3。另一方面，由於第二蝕刻製程幾乎不會減少第一絕緣層108的寬度，因此，第一絕緣層108的寬度W1大於第二絕緣層112的寬度W2。如此一來，對第二蝕刻製程所形成的自對準接觸孔125而言，下部分的寬度W6小於上部分的寬度W7。

第二接觸部件140的形狀是對應且相同於自對準接觸孔125的形狀。因此，藉由控制第二蝕刻製程的參數條件，即可輕易調整自對準接觸孔125(或第二接觸部件140)的形狀。如此一來，可減少光罩的使用及微影製程的實施次數，進而簡化製程並且降低生產成本。

換言之，如第2圖所示，第二接觸部件140的頂表面的寬度W7對第二接觸部件140的底表面的寬度W6具有一比率W7/W6，可藉由將W7/W6調整至特定的範圍，而改善記憶體 裝置的良率與臨界尺寸的平衡。在一些實施例中，W7/W6為1.1-1.5。在一些實施例中，W7/W6為1.2-1.4。在另一些實施例中，W7/W6為1.3。

在一些實施例中，第四蝕刻製程為濕式蝕刻製程，蝕刻溶液有可能穿過第二接觸部件140與第三絕緣層114之間的界面而到達第二絕緣層112。因此，將導致部分的第二絕緣層112被移除，並且產生空洞於第二絕緣層112中。在形成電容結構160時，導電材料可能會填入此空洞中，因而降低第二絕緣層112的絕緣性。如此一來，造成記憶體裝置的操作錯誤，進而導致最終產品的良率下降。

請參照第2圖，第四絕緣層122的底表面的寬度W4大於第三絕緣層114的頂表面的寬度W3。換言之，第四絕緣層122覆蓋於第二接觸部件140與第三絕緣層114之間的界面上。再者，第四絕緣層122的底表面與第二接觸部件140的頂表面齊平且直接接觸，如第2圖所示。由於第四蝕刻製程對第四絕緣層122的蝕刻速率較慢，因此，具有此特定形狀的第四絕緣層122可減少甚至完全避免蝕刻溶液穿過界面而到達第二絕緣層112。如此一來，可大幅改善上述記憶體裝置操作錯誤的問題。

再者，第四絕緣層122具有向上逐漸縮窄的剖面輪廓，如第2圖所示。由於孔洞145底部的形狀對應於第四絕緣層122的形狀，因此，孔洞145的底部具有向下逐漸縮窄的剖面輪廓。換言之，孔洞145底部的寬度小於上部分的寬度。

若孔洞145具有從頂部至底部均一的寬度，則難以取得記憶體裝置的良率與臨界尺寸的平衡。更具體而言，若孔 洞145的寬度太大，則第二接觸部件140與孔洞145的對準變得非常困難，且無法降低臨界尺寸，而不利於記憶體裝置的小型化。另一方面，若孔洞145的寬度太小，則孔洞145的深寬比太高，難以將形成電容結構160的材料良好地填入孔洞145，進而導致最終產品的良率下降。

由於孔洞145具有寬度較窄的下部分，因此，可有利於第二接觸部件140與孔洞145的對準、臨界尺寸的降低與記憶體裝置的小型化。另一方面，由於孔洞145具有寬度較寬的上部分，可使電容結構160的形成(即，孔洞145的填充)變得較為容易，進而改善最終產品的良率。因此，能夠有助於改善記憶體裝置的良率與臨界尺寸的平衡。

第四絕緣層122的底表面122B的寬度W4對第四絕緣層122的頂表面122T的寬度W5的比率為W4/W5，如第2圖所示。換言之，藉由將W4/W5調整至特定的範圍，可進一步改善記憶體裝置的良率與臨界尺寸的平衡。在一些實施例中，W4/W5為1.1-3.0。在一些實施例中，W4/W5為1.3-2.5。在另一些實施例中，W4/W5為1.5-2.0。

在第2圖所繪示的結構中，第四絕緣層122的厚度與剖面輪廓也是影響記憶體裝置100的良率的重要參數。

請參照第2圖，第四絕緣層122具有最大厚度T1。若T1太小，則位於孔洞145底部之第四絕緣層122的凸出部分會太薄，而無法有效地阻擋蝕刻溶液與保護第二絕緣層112。反之，若T1太大，則難以藉由第四蝕刻製程移除足夠的第四絕緣層122，而形成暴露第二接觸部件140的開口。因此，為了改善 良率，可將第四絕緣層122的最大厚度T1控制在特定的範圍內。在一些實施例中，第四絕緣層的最大厚度T1為10-60nm。在一些實施例中，T1為20-50nm。在另一些實施例中，T1為30-40nm。

請參照第2圖，第四絕緣層122的側壁122S與第四絕緣層122的底表面122B具有一夾角θ，且夾角θ可用以描述第四絕緣層122的剖面輪廓。

若夾角θ太小，則表示第四絕緣層122是和緩地縮窄。因此，第四絕緣層122的凸出部分較薄，無法有效地阻擋蝕刻溶液與保護第二絕緣層112。再者，在第四絕緣層122的最大厚度T1相同的條件下，夾角θ較小代表孔洞145所暴露出的第二接觸部件140的面積較小(亦即，寬度W8較小)，因此，電容結構160與第二接觸部件140之間的電阻值會隨之提升，不利於記憶體裝置100的操作。反之，若夾角θ太大，則表示第四絕緣層122是急遽地縮窄。因此，在第四絕緣層122的最大厚度T1相同的條件下，夾角θ較大代表第四絕緣層122的凸出部分較短(或是較窄)，無法有效地阻擋蝕刻溶液與保護第二絕緣層112及第三絕緣層114。再者，夾角θ較大代表孔洞145所暴露出的第二接觸部件140的面積較大(亦即，寬度W8較大)，第二接觸部件140與孔洞145的對準變得困難，不利於改善最終產品的良率。因此，為了改善良率，可將夾角θ控制在特定的範圍內。在一些實施例中，夾角θ為20-60度。在另一些實施例中，θ為30-50度。

此外，在一些實施例中，是先藉由第二蝕刻製程 形成寬度較小的開口127後，再藉由第三蝕刻製程增加開口127的上部分寬度，以形成源極/汲極接觸孔133。由於源極/汲極接觸孔133的下部分的寬度較小，可減少佔用基板102的可用面積，有利於記憶體裝置的小型化。另一方面，源極/汲極接觸孔133的上部分的寬度較大，可使第二導電材料121的填充變得較為容易，並且可減少在源極/汲極接觸插塞144中形成空洞。有利於降低源極/汲極接觸插塞144的電阻值。在本案中，藉由第二蝕刻製程與第三蝕刻製程，可簡單地形成具有上述剖面輪廓的源極/汲極接觸插塞144。相較於習知技術，可簡化製程的步驟並降低生產成本。

本發明之一些實施例提供一種記憶體裝置，請參照第1L圖，本發明之記憶體裝置100可包括基板102，其具有陣列區10及周邊區20。在陣列區10中，多個第一閘極結構形成於基板102上，以及多層絕緣結構，形成於這些第一閘極結構上。此多層絕緣結構由下而上依序包括第一絕緣層108、第二絕緣層112、第三絕緣層114及第四絕緣層122。第一絕緣層108形成於第一閘極結構上且覆蓋第一閘極結構。

請參照第2圖，第二絕緣層112的寬度W2小於第一絕緣層108的寬度W1。第三絕緣層114的寬度W3相同於第二絕緣層112的寬度W2。第四絕緣層122之底表面的寬度W4大於第三絕緣層112之頂表面的寬度W3。第四絕緣層122之底表面W4的寬度大於第四絕緣層122之頂表面的寬度W5。可藉由選擇合適的材料及控制第二蝕刻製程的參數條件而調整第一絕緣層108、第二絕緣層112、第三絕緣層114及第四絕緣層122等各層 之厚度的相對關係。

在陣列區10中有多個電容接觸插塞，每一個電容接觸插塞形成於相鄰的兩個第一閘極結構之間。電容接觸插塞由下而上依序包括第一接觸部件150、緩衝層130及第二接觸部件140。第二接觸部件140包括自第四絕緣層之底表面向下延伸的第一部分、自緩衝層130之頂表面向上延伸的第二部分；以及，形成於第一部分與第二部分之間的第三部分。第三部分鄰接於第一部分與第二部分，並且朝向第二部分逐漸縮窄。第二接觸部件140之頂表面的寬度W7大於第二接觸部件140之底表面的寬度W6，如第2圖所示。

請參照第1L圖，在陣列區10中形成有第五絕緣層124，在第五絕緣層124間形成有多個電容結構160。每一個電容結構160形成於一個電容接觸插塞之上，且其位置對應於電容接觸插塞的位置。請參照第2圖，第五絕緣層124的寬度相等於第四絕緣層122之頂表面的寬度W5。電容結構160之底部寬度W8小於第二接觸部件140之頂表面的寬度W7。

仍請參照第1L圖，在周邊區20中形成有多個第二閘極結構。閘極接觸插塞142形成在第二閘極結構上，且其位置對應於第二閘極結構的位置。兩個源極/汲極接觸插塞144分別形成在第二閘極結構的兩側。源極/汲極接觸插塞144包括上部分及下部分，且上部分的底表面的寬度大於下部分的頂表面的寬度。

如上文所述，在一些實施例中，藉由控制第二接觸部件140與第四絕緣層122的剖面輪廓，可大幅改善記憶體裝 置的良率與臨界尺寸的平衡。

請參照第2圖，在一些實施例中，第四絕緣層122具有頂表面122T、底表面122B及側壁122S。側壁122S為直線狀，且側壁122S與底表面122B具有一夾角θ。然而，第四絕緣層122的剖面輪廓並不以此為限。

第3圖為本發明一些實施例之第四絕緣層的剖面示意圖。第3圖的第四絕緣層222具有頂表面222T、底表面222B及側壁222S，且側壁222S與底表面222B具有一夾角θ。請同時參照第2圖及第3圖，第3圖的第四絕緣層222與第2圖的第四絕緣層122相似，差別在於第3圖的側壁222S為向內凹的曲線狀。再者，第3圖的第四絕緣層322的側壁322S為向外凸的曲線狀。此外，第3圖的第四絕緣層422的側壁422S為不規則的鋸齒狀。第2圖及第3圖所繪示的第四絕緣層之剖面輪廓僅用於說明，並非用以限定本發明。因此，第四絕緣層的側壁的剖面輪廓可為直線狀、曲線狀、鋸齒狀、不規則狀或上述之組合。

綜上所述，本發明之一些實施例提供一種可改善良率與臨界尺寸的記憶體裝置。再者，本發明之一些實施例提供一種低成本及高效率的製造方法，可用以形成良率與臨界尺寸均獲得改善的記憶體裝置。

具體而言，本發明實施例所提供之記憶體裝置及其製造方法的優點至少包括：

(1)第二接觸部件包括寬度較小的下部分，可降低臨界尺寸，而有利於記憶體裝置的小型化。

(2)第二接觸部件包括寬度較大的上部分，可使第二接觸部 件與電容結構的對準較為容易(增加操作視窗)，進而改善最終產品的良率。

(3)電容結構包括向下逐漸縮窄的下部分，可更進一步增加操作視窗，進而改善最終產品的良率。

(4)第四絕緣層覆蓋於第三絕緣層與第二接觸部件的界面上，且第四絕緣層之底表面的寬度大於第三絕緣層之頂表面的寬度，可有效地阻擋蝕刻溶液與保護第二絕緣層，更進一步改善最終產品的良率。

(5)第四絕緣層具有向上逐漸縮窄的剖面輪廓，可有效地阻擋蝕刻溶液與保護第二絕緣層112，並且可使第二接觸部件與電容結構的對準較為容易，可大幅改善最終產品的良率。

(6)藉由選擇合適的材料及控制第二蝕刻製程的參數條件，即可調整第一絕緣層、第二絕緣層、第三絕緣層及第四絕緣層等各層之厚度的相對關係。因此，不需要複雜的製程步驟，即可形成具有不同寬度的絕緣層。如此一來，可降低生產所耗費的時間與成本。

(7)本發明實施例所提供之記憶體裝置的製造方法可輕易地整合至既有的記憶體裝置製程中，而不需額外更換或修改生產設備。可在降低製程複雜度及生產成本的前提下，有效地改善記憶體裝置的良率與臨界尺寸。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為 準。

Claims (18)

1. 一種記憶體裝置，包括：一基板，其中該基板包括一陣列區及一周邊區；兩個第一閘極結構，形成於該陣列區中；一多層絕緣結構，形成於該等第一閘極結構上，其中該多層絕緣結構包括：一第一絕緣層，形成於該等第一閘極結構上，且覆蓋該等第一閘極結構；一第二絕緣層，形成於該第一絕緣層上，其中該第二絕緣層的寬度小於該第一絕緣層的寬度；一第三絕緣層，形成於該第二絕緣層上，其中該第三絕緣層的寬度相同於該第二絕緣層的寬度；以及一第四絕緣層，形成於該第三絕緣層上，其中該第四絕緣層的一底表面的寬度大於該第三絕緣層的一頂表面的寬度；以及一電容接觸插塞，形成於該等第一閘極結構之間，其中該電容接觸插塞包括：一第一接觸部件，形成於該基板上；一第二接觸部件，形成於該第一接觸部件上，其中該第二接觸部件的一頂表面的寬度大於該第二接觸部件的一底表面的寬度；以及一緩衝層，形成於該第一接觸部件與該第二接觸部件之間。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該第四絕緣層的該底表面與該第二接觸部件的該頂表面齊平且直接接觸。
3. 如申請專利範圍第1項所述之記憶體裝置，其中該第四絕緣層具有向上逐漸縮窄的剖面輪廓。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該第四絕緣層的該底表面的寬度對該第四絕緣層的該頂表面的寬度的比率為1.1-3.0。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該第四絕緣層的一側壁與該第四絕緣層的該底表面具有一夾角為20-60度。
6. 如申請專利範圍第5項所述之記憶體裝置，其中該第四絕緣層的該側壁為直線狀、曲線狀、鋸齒狀或不規則狀。
7. 如申請專利範圍第1項所述之記憶體裝置，其中該第四絕緣層的最大厚度為10-60nm。
8. 如申請專利範圍第1項所述之記憶體裝置，其中該第二接觸部件包括：一第一部分，自該第四絕緣層的該底表面向下延伸；一第二部分，自該緩衝層的一頂表面向上延伸；以及一第三部分，形成於該第一部分與該第二部分之間，並且鄰接於該第一部分與該第二部分，其中該第三部分朝向該第二部分逐漸縮窄。
9. 如申請專利範圍第5項所述之記憶體裝置，其中該第二接觸部件的該頂表面的寬度對該第二接觸部件的該底表面的寬度的比率為1.1-1.5。
10. 如申請專利範圍第1項所述之記憶體裝置，其中該第二接觸部件的該底表面高於該第一閘極結構的一頂表面。
11. 如申請專利範圍第1項所述之記憶體裝置，其中該第二絕緣層的材料不同於該第一絕緣層的材料，且該第二絕緣層的材料不同於該第三絕緣層的材料。
12. 如申請專利範圍第11項所述之記憶體裝置，其中該第一絕緣層為氮化物，該第二絕緣層為氧化物，該第三絕緣層為氮化物，且該第四絕緣層為氮化物。
13. 如申請專利範圍第1項所述之記憶體裝置，更包括：一第五絕緣層，形成於該第四絕緣層上，其中該第五絕緣層的材料不同於該第四絕緣層的材料；以及一電容結構，形成於該電容接觸插塞上。
14. 如申請專利範圍第1項所述之記憶體裝置，更包括：一第二閘極結構，形成於該周邊區中；一閘極接觸插塞，形成於該第二閘極結構上；一源極/汲極接觸插塞，形成於該基板上，其中該源極/汲極接觸插塞包括一上部分及一下部分，且該上部分的一底表面的寬度大於該下部分的一頂表面的寬度。
15. 一種記憶體裝置的製造方法，包括：提供一基板，其中該基板包括一陣列區及一周邊區；形成兩個第一閘極結構於該陣列區中；形成一多層絕緣結構於該等第一閘極結構上，其中該多層絕緣結構包括：一第一絕緣層，形成於該等第一閘極結構上，且覆蓋該等第一閘極結構；一第二絕緣層，形成於該第一絕緣層上，其中該第二絕緣層的寬度小於該第一絕緣層的寬度；一第三絕緣層，形成於該第二絕緣層上，其中該第三絕緣層的寬度相同於該第二絕緣層的寬度；以及一第四絕緣層，形成於該第三絕緣層上，其中該第四絕緣層的一底表面的寬度大於該第三絕緣層的一頂表面的寬度；以及形成一電容接觸插塞於該等第一閘極結構之間，其中該電容接觸插塞包括：一第一接觸部件，形成於該基板上；一第二接觸部件，形成於該第一接觸部件上，其中該第二接觸部件的一頂表面的寬度大於該第二接觸部件的一底表面的寬度；以及一緩衝層，形成於該第一接觸部件與該第二接觸部件之間。
16. 如申請專利範圍第15項所述之記憶體裝置的製造方法，其中形成該多層絕緣結構包括：在該陣列區中形成該第二絕緣層，以覆蓋該等第一閘極結構及該第一絕緣層，其中該第二絕緣層具有一平坦的頂表面；形成該第三絕緣層於該第二絕緣層上，其中該第三絕緣層在該陣列區中具有均一的厚度；進行一第一蝕刻製程，以將該第三絕緣層圖案化，其中圖案化後的該第三絕緣層的寬度小於其下方的該第一絕緣層的寬度；以圖案化後的該第三絕緣層為罩幕，進行一第二蝕刻製程，以移除部分的該第二絕緣層，並形成一開口於該等第一閘極結構之間；填入一導電材料於該開口中，以形成該第二接觸部件；形成該第四絕緣層於該第三絕緣層及該第二接觸部件上；以及進行一第三蝕刻製程，以移除部分的該第四絕緣層，並暴露出部分的該第二接觸部件的該頂表面。
17. 如申請專利範圍第16項所述之記憶體裝置的製造方法，其中在該第二蝕刻製程中，該第二絕緣層的蝕刻速率對該第一絕緣層的蝕刻速率之比率為5-50。
18. 如申請專利範圍第16項所述之記憶體裝置的製造方法，在形成該第四絕緣層之後，更包括：形成一第五絕緣層於該第四絕緣層上；進行該第三蝕刻製程，以移除部分的該第四絕緣層及第五絕緣層，並在該第五絕緣層中形成一孔洞於該第二接觸部件的該頂表面上；以及形成一電容結構於該孔洞中，其中該電容結構的底表面直接接觸該第二接觸部件的該頂表面。