CN110610922B - 接触结构及其形成方法 - Google Patents

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Abstract

本发明公开一种接触结构及其形成方法。此接触结构包括绝缘层形成于基板上。此接触结构包括导电部件，形成于基板上且位于绝缘层中。此接触结构包括第一衬层形成于绝缘层中且形成于导电部件的上部分的侧壁上。此接触结构包括第二衬层形成于导电部件的侧壁。第二衬层及导电部件形成导电接触插塞。在导电部件的上部分，第二衬层介于导电部件与第一衬层之间。在导电部件的下部分，第二衬层介于导电部件与绝缘层之间。

Description

接触结构及其形成方法
技术领域
本发明有关于一种内存装置，且特别有关于一种接触结构及其形成方法。
背景技术
随着可携式电子产品日渐普及，对于内存装置的需求也与日俱增。所有可携式电子产品(例如，数字相机、笔记本电脑、移动电话等)皆需要小型化且可靠的内存装置，以利于数据的储存及传输。
随着电子产品日渐小型化的趋势，对于内存装置亦有逐渐小型化的需求。然而，随着内存装置的小型化，提高产品的效能、耐久性、良率及可靠度变得更为困难。因此，对于且具有高效能、高耐久性、高良率及高可靠度的内存装置及其形成方法仍有所需求。
发明内容
本发明的一实施例揭示一种接触结构，包括：绝缘层，形成于基板上；导电部件，形成于基板上且位于绝缘层中；第一衬层，形成于绝缘层中且形成于导电部件的上部分的侧壁上；以及第二衬层，形成于导电部件的侧壁上，其中第二衬层及导电部件形成导电接触插塞，且其中在导电部件的上部分，第二衬层介于导电部件与第一衬层之间，且在导电部件的下部分，第二衬层介于导电部件与绝缘层之间。
本发明的另一实施例揭示一种形成接触结构的方法，包括：形成绝缘层于基板上；进行第一蚀刻制程，以形成接触开口于绝缘层中；顺应性地形成第一衬层材料于接触开口的侧壁及底部上；进行第二蚀刻制程，以移除位于接触开口底部上的第一衬层材料，且增加接触开口的深度，其中残留在接触开口侧壁上的第一衬层材料形成第一衬层；形成第二衬层于接触开口的侧壁与底部上；以及填充导电材料于该接触开口中，以形成导电部件于基板上且位于绝缘层中，其中第二衬层及导电部件形成导电接触插塞，且其中在导电部件的上部分，第二衬层介于导电部件与第一衬层之间，且在导电部件的下部分，第二衬层介于导电部件与绝缘层之间。
本发明的又一实施例揭示一种内存装置，包括：绝缘层，形成于基板上，其中该基板包括数组区及周边区；以及至少一个如上所述的接触结构，设置于周边区中。
为让本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，作详细说明如下：
附图说明
图1A至图1H为本发明一些实施例的内存装置在制程的各个阶段的剖面示意图。
图2为本发明另一些实施例的内存装置在一个制程阶段的剖面示意图。
图3为本发明另一些实施例的内存装置在一个制程阶段的剖面示意图。
100～内存装置
102～基板
106～栅极结构
106a～多晶硅栅极
106b～金属栅极
108～间隔物层
110～第一绝缘层
110a～第一子层
110b～第二子层
112～第二绝缘层
115～接触开口
115a～上部分
115b～下部分
120～第一衬层
120’～第一衬层材料
120a～下部分
120b～上部分
140～导电接触插塞
140a～第二衬层
140a’～第二衬层材料
140b～导电部件
140b’～导电材料
150～导电线路
300～内存装置
315～接触开口
315a～上部分
315b～下部分
500～内存装置
515～接触开口
515a～第一部分
515b～第二部分
515c～第三部分
H1～第一高度
H2～第二高度
W1～第一宽度
W2～第二宽度
W3～第三宽度
具体实施方式
为使本发明的上述和其他目的、特征、优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。然而，为了使说明更加清晰，可任意增减各种特征结构的相对尺寸比例或数量。再者，本实施例的不同范例中可能使用重复的参考符号及/或用字。这些重复符号或用字为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
在此，“约”、“大约”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内。在此给定的数量为大约的数量，意即在没有特定说明的情况下，仍可隐含“约”、“大约”的含义。
本发明的一些实施例提供一种内存装置及其形成方法。更具体而言，本发明实施例提供一种包含于内存装置的接触结构及其形成方法。图1A至图1H为本发明一些实施例的内存装置100在制程的各个阶段的剖面示意图。
请参照图1A，内存装置100包括基板102，且基板102包括数组区以及周边区。为了简化图示，图1A至图1H仅绘示内存装置100的周边区，并且省略数组区。然而，这样的省略是为了有利于说明，并非用以限定。在本实施例中，下文中所描述的接触结构是形成于周边区中。在一些实施例中，这些接触结构可形成于数组区中。在另一些实施例中，这些接触结构可形成于数组区及周边区中。
请参照图1A，在周边区中，形成栅极结构106于基板102上。在本实施例中，栅极结构106包括多晶硅栅极106a以及堆栈于多晶硅栅极106a上的金属栅极106b。应可理解，图1A经过简化。图1A可包括未绘示的其他部件，例如，浅沟隔离结构、栅极介电层或内存装置所包含的其他部件。
基板102的材料可包括硅、含硅半导体、绝缘层上覆硅(silicon on insulator,SOI)、其他合适的材料或上述材料的组合。金属栅极106b的材料可包括，例如，钨、铝、铜、金、银、钽、铪、锆上述的合金或其他合适的金属材料。可藉由合适的制程以形成栅极结构106。举例而言，可依序沉积多晶硅层与金属层之后，再将多晶硅层与金属层图案化。如此即可形成栅极结构106。
接着，形成间隔物层108于基板102上，且间隔物层108顺应性地覆盖于栅极结构106的侧壁与顶部分上。间隔物层的材料可包括，例如，氮化物、氧化物、氮氧化物、其他合适的绝缘材料或上述的组合。在本实施例中，间隔物层108为单层结构，且间隔物层108为氮化物层。在另一些实施例中，间隔物层108为双层结构或多层结构。
接着，形成第一绝缘层110于基板102上，以完全覆盖基板102及间隔物层108。之后，进行平坦化制程，以暴露出间隔物层108的顶表面。第一绝缘层110的材料可包括氧化物、氮氧化物、其他合适的绝缘材料或上述的组合。应注意的是，为了有利于后续的制程，第一绝缘层110的材料不同于间隔物层108的材料。在本实施例中，间隔物层108为氮化物(例如，氮化硅)，且第一绝缘层110为氧化物(例如，氧化硅)。
仍请参照图1A，接着，可视需要沉积第二绝缘层112于基板102上。第二绝缘层112的材料可与第一绝缘层110的材料相同或不同。在后续的制程期间，第二绝缘层112可保护数组区的间隔物层108(未绘示)免于受到伤害。在其他实施例中，在后续的制程期间，可在数组区上形成额外的保护层(未绘示)，且可省略形成于周边区的第二绝缘层112。
请参照图1B，接着，进行第一蚀刻制程，以形成接触开口115于第一绝缘层110与第二绝缘层112中。第一蚀刻制程可包括干式蚀刻制程、湿式蚀刻制程或上述的组合。
请参照图1C，接着，顺应性地形成第一衬层材料120’于第二绝缘层112上与接触开口115中。更具体而言，第一衬层材料120’形成于接触开口115的底部与侧壁上。形成第一衬层材料120’的制程可包括物理气相沉积制程、化学气相沉积制程、原子层沉积制程、其他合适的沉积制程或上述的组合。第一衬层材料120’可包括氮化物、氮氧化物、碳化物、多晶硅、其他合适的绝缘材料或上述的组合。在本实施例中，第一衬层材料120’为氮化硅。
请参照图1D，接着，进行第二蚀刻制程，以移除位于接触开口115的底部上的第一衬层材料120’，并且增加接触开口115的深度。第二蚀刻制程可为非等向性蚀刻。更具体而言，第二蚀刻制程可为两步骤的蚀刻制程。在第二蚀刻制程的第一步骤中，移除位于接触开口115的底部上的第一衬层材料120’，并且保留位于接触开口115的侧壁上的第一衬层材料120’。在第二蚀刻制程的第二步骤中，移除位于接触开口115下方的第一绝缘层110，以增加接触开口115的深度。
请参照图1D，在第二蚀刻制程之后，残留在接触开口115的侧壁上的第一衬层材料120’形成第一衬层120。在第二蚀刻制程之后，接触开口115可分为下部分115b及上部分115a。上部分115a具有从顶部往底部实质上均一的宽度，且下部分115b具有从顶部往底部逐渐缩窄的(tapered)宽度。
接着，进行至少一次的湿式制程。湿式制程可包括湿式清洁制程及湿式蚀刻制程。后续将形成的导电接触插塞的功能为提供电性连接。若在导电接触插塞与基板102(或是金属硅化物层)之间的界面存在绝缘材料，则可能会大幅增加导电接触插塞与基板102(或是导电接触插塞与金属硅化物层)之间的电阻值，并且增加操作电压。如此一来，将导致内存装置的能耗增加，并且及降低内存装置的效能及耐久性。为了避免绝缘材料不会残留于基板102(或是金属硅化物层)的表面，在后续的制程中，可进行至少一次的湿式清洁制程移除绝缘材料。此外，由于深宽比高，接触开口115的下部分115b的宽度从顶部往底部逐渐缩窄。因此，导电接触插塞与基板102之间的界面面积太小，且电阻值太高。为了增加界面面积，可在形成金属硅化物之前视需要进行湿式蚀刻制程。
经过上述的湿式制程之后，接触开口115的下部分115b的宽度增加，接触开口115的下部分115b具有从顶部往底部实质上均一的宽度，如图1E所示。
请参照图1F，沉积金属材料于接触开口115的底部，并且进行金属硅化制程。在金属硅化制程中，金属材料与基板102的硅在高温下进行硅化反应，而形成金属硅化物层122于接触开口115的底部。金属材料可包括钴、镍、钨、其他合适的金属材料或上述的组合。
接着，顺应性地形成第二衬层材料140a’于第二绝缘层112上与接触开口115中。如图1F所示，第二衬层材料140a’形成于接触开口115的侧壁与底部上。第二衬层材料140a’可包括金属、合金、金属氮化物、其他导电材料或上述的组合。在一些实施例中，第二衬层材料140a’包括钛、钽、氮化钛或氮化钽。形成第二衬层材料140a’的制程可包括化学气相沉积制程、原子层沉积制程、其他合适的沉积制程或上述的组合。
仍请参照图1F，接着，形成导电材料140b’于第二绝缘层112上，并且填入接触开口115中。导电材料140b’可包括金属，例如，钨、铝、铜、金、银、其他合适的金属材料或上述的组合。形成导电材料140b’的制程可包括物理气相沉积制程、化学气相沉积制程、原子层沉积制程、其他合适的沉积制程或上述的组合。
导电材料140b’与绝缘层(例如，第一绝缘层110、第二绝缘层112及第一衬层120)之间的黏合力不佳。藉由形成第二衬层140a，可改善导电材料140b’与绝缘层之间的黏合力，并且可避免导电材料140b’发生脱层。如此一来，能够改善内存装置100的良率。
请参照图1G，接着，进行平坦化制程，以移除一部分的第二绝缘层112、一部分的第一衬层120、一部分的第二衬层材料140a’及一部分的导电材料140b’，并且形成第二衬层140a及导电部件140b于接触开口115之中。在本实施例中，导电接触插塞140由第二衬层140a及导电部件140b所形成。因此，在本说明书中将第二衬层140a及导电部件140b合称为导电接触插塞140。在平坦化制程之后，第二绝缘层112的顶表面、第一衬层120的顶表面及导电接触插塞140的顶表面共平面。
请参照图1G，第一衬层120形成于导电部件140b的上部分的侧壁上。在一些实施例中，第一衬层120围绕导电部件140b的上部分。再者，在导电部件140b的上部分，第二衬层140a介于导电部件140b与第一衬层120之间。此外，在导电部件140b的下部分，第二衬层140a介于导电部件140b与第一绝缘层110之间。换句话说，在导电部件140b的上方具有两层衬层，且在导电部件140b的下方只具有一层衬层。
请参照图1H，接着，形成导电线路150于第二绝缘层112之上。导电线路150可将导电接触插塞140电性连接到内存装置100的其他部件或是外部电路。举例而言，可藉由沉积导电材料于基板102上，再将此导电材料图案化，以形成导电线路150。用以形成导电线路150的导电材料可包括金属，例如，铝、铜、金、银、钨、其他合适的金属材料或上述的组合。形成导电线路150的沉积制程可包括物理气相沉积制程、原子层沉积制程、溅镀制程、其他合适的沉积制程或上述的组合。在一些实施例中，导电材料140b’包括铜。
一般而言，当形成高深宽比(例如，深宽比大于4)的开口时，开口的宽度会从顶部往底部逐渐缩窄。如上所述，若是接触开口115与基板102(或是金属硅化物层122)之间的界面面积太小，则会产生上述因电阻值过高所导致的问题。内存装置的尺寸越小，开口的深宽比越高。因此，随着内存装置的小型化，上述因电阻值过高所导致的问题变得更加严重。
为了避免上述问题，可进行上述的湿式蚀刻制程增加接触开口115的底部的宽度。然而，如此一来，接触开口115的顶部的宽度也会增加。当形成导电接触插塞140于这样的接触开口115(即，具有扩大的顶部宽度的接触开口)中，导电接触插塞140的顶部与相邻的导电线路150(例如，位于图1H正中间的导电线路150)之间的距离(在水平方向上的距离)会变得较短。因此，导电接触插塞140与相邻的导电线路150可能会发生短路，并且使内存装置100的操作发生错误。如此一来，会大幅降低内存装置100的良率及可靠度。
再者，若是将导电线路150图案化时产生偏移或偏差，则可能会进一步缩短导电接触插塞140与相邻的导电线路150之间的距离，上述因短路所导致的问题将会变得更严重。
另一方面，为了确保绝缘材料不会残留于基板102(或是金属硅化物层122)的表面，可进行上述的湿式清洁制程的至少其中一个制程。这些湿式清洁制程都具有移除绝缘材料(例如，第一绝缘层110或第二绝缘层112)的能力。换句话说，这些湿式清洁制程也能够增加接触开口115的宽度。因此，即使不进行额外的湿式蚀刻制程，仍然有可能发生上述因短路所导致的问题。内存装置的尺寸越小，导电接触插塞140与相邻的导电线路150之间的距离越短。因此，随着内存装置的小型化，上述因短路所导致的问题将变得更加严重。
为了同时改善或避免上述因电阻值过高所导致的问题以及因短路所导致的问题，本发明的一些实施例提供了一种接触结构的形成方法。
请参照图1D，形成第一衬层120于接触开口115的侧壁上，之后，进行第二蚀刻制程。如此所得到的接触开口115具有下部分115b及上部分115a。第一衬层120位于上部分115a的侧壁上，但是并未位于下部分115b的侧壁上。在后续的湿式制程(例如，湿式清洁制程及/或湿式蚀刻制程)中，第一衬层120可保护上部分115a，使其宽度不会被扩大。如此一来，可改善或避免因短路所导致的问题。另一方面，下部分115b的侧壁上并无第一衬层120存在。因此，在后续的湿式制程中，下部分115b的宽度会被扩大，如图1E所示。如此一来，可改善或避免因电阻值过高所导致的问题。
此外，由于包含上文所述的接触结构，因此，能够同时大幅改善所形成的内存装置100的效能、耐久性、良率及可靠度。
为了避免上部分115a的宽度增加，可提高第一绝缘层110(及/或第二绝缘层112)对第一衬层120在上述各个湿式制程中的选择性。在上述湿式制程的至少其中一个制程中，第一绝缘层110(及/或第二绝缘层112)的移除速率(蚀刻速率)为R1，第一衬层120的移除速率(蚀刻速率)为R2，且第一绝缘层110(及/或第二绝缘层112)的移除速率(蚀刻速率)对第一衬层120的移除速率(蚀刻速率)的比率为R1/R2。在一些实施例中，在上述湿式制程的至少其中一个制程中，R1/R2为10-100。在另一些实施例中，在上述湿式制程的至少其中一个制程中，R1/R2为20-80。在又一些实施例中，在上述湿式制程的至少其中一个制程中，R1/R2为30-60。在上述湿式制程之后，第一衬层120的顶表面高于第二绝缘层112的顶表面，如图1E所示。
请参照图1G，导电接触插塞140的顶表面具有第二宽度W2，且第一衬层120的顶表面具有第三宽度W3。若第二宽度W2对第三宽度W3的比率太小，则开口115的宽度变得太小，且开口115的深宽比变得太高。因此，将导电材料140b’填入接触开口115中变得困难。如此一来，容易在导电接触插塞140中形成孔洞，因而降低内存装置100的良率及可靠度。若第三宽度W3太大(即，第一衬层120的厚度太厚)，也会发生类似的问题。反之，若第二宽度W2对第三宽度W3的比率太大，则第一衬层120的厚度太薄，而无法避免上部分115a的宽度在湿式制程中被扩大。如此一来，有可能发生上述因短路所导致的问题。再者，若第二宽度W2对第三宽度W3的比率太大，则导电接触插塞140与相邻的导电线路150之间的距离可能会太近。如此一来，也有可能发生上述因短路所导致的问题。
因此，可将第一衬层120的顶表面的宽度控制在特定的范围。如图1G所示，第一衬层120的顶表面具有第三宽度W3。在一些实施例中，第三宽度W3为3-10nm。在另一些实施例中，第三宽度W3为4-9nm。在又一些实施例中，第三宽度W3为5-8nm。此外，可将第二宽度W2对第三宽度W3的比率控制在特定的范围。在一些实施例中，第二宽度W2对第三宽度W3的比率W2/W3为5-40。在另一些实施例中，第二宽度W2对第三宽度W3的比率W2/W3为10-30。在又一些实施例中，第二宽度W2对第三宽度W3的比率W2/W3为15-20。
请参照图1G，导电接触插塞140的底表面具有第一宽度W1，且导电接触插塞140的顶表面具有第二宽度W2。在本实施例中，第一宽度W1大于第二宽度W2。此外，若第一宽度W1对第二宽度W2的比率太小，则第一宽度W1可能不够大。因此，无法大幅增加导电接触插塞140与基板102(或是金属硅化物层122)的接触面积。如此一来，将无法大幅改善上述因电阻值过高所导致的问题。反之，若第一宽度W1对第二宽度W2的比率太大，则第一宽度W1与第二宽度W2的差值太大。因此，将第二衬层材料140a’及导电材料140b’填入接触开口115中变得困难。如此一来，容易在导电接触插塞140中形成孔洞，因而降低内存装置100的良率。再者，若第一宽度W1对第二宽度W2的比率太大，则第一宽度W1可能变得太大。因此，会占据太多的基板可用面积。如此将不利于内存装置的小型化。
因此，可将第一宽度W1对第二宽度W2的比率控制在特定的范围。在一些实施例中，第一宽度W1对第二宽度W2的比率W1/W2为1.1-1.4。在另一些实施例中，第一宽度W1对第二宽度W2的比率W1/W2为1.1-1.3。在又一些实施例中，第一宽度W1对第二宽度W2的比率W1/W2为1.1-1.2。
请参照图1G，第一衬层120具有第一高度H1，且导电接触插塞140具有第二高度H2。若第一高度H1对第二高度H2的比率太小，则具有较小宽度的接触开口115的上部分115b的深度太浅。因此，所形成的导电接触插塞140的下部分与相邻的导电线路150之间的距离可能会太近。如此一来，可能会发生上述因短路所导致的问题。反之，若第一高度H1对第二高度H2的比率太大，则填入接触开口115中的导电材料变少。如此一来，将不利于降低导电接触插塞140与基板102之间的电阻值。再者，若是具有绝缘性的第一衬层120延伸到基板102的表面，则会减少导电接触插塞140与基板102之间的接触面积。如此将不利于降低导电接触插塞140与基板102之间的电阻值。
因此，可将第一高度H1对第二高度H2的比率控制在特定的范围。在一些实施例中，第一高度H1对第二高度H2的比率H1/H2为0.1-0.8。在另一些实施例中，第一高度H1对第二高度H2的比率H1/H2为0.3-0.7。在又一些实施例中，第一高度H1对第二高度H2的比率H1/H2为0.4-0.6。
此外，请参照图1E，第一衬层120的剖面轮廓包括下部分120a及上部分120b。第一衬层120的上部分120b自第一衬层120的顶表面向下延伸，且上部分120b实质上垂直于第二绝缘层112的顶表面。第一衬层120的下部分120a邻接于上部分120b，且沿着一倾斜的方向延伸到第一绝缘层110的侧壁。换句话说，在本实施例中，第一衬层120的下部分120a朝向下方逐渐缩窄。这样的第一衬层120的剖面轮廓可使第二衬层140a较容易形成于接触开口115的内侧侧壁上。再者，若第一衬层120的下部分120a的侧壁垂直于上部分120b的侧壁，则第二衬层140a在下部分120a与上部分120b的交界处可能会产生不连续的部分。由于没有第二衬层140a，此处可能会发生导电部件的脱层，进而降低内存装置100的良率。
相较之下，在本实施例中，第一衬层120的下部分120a是沿着倾斜的方向缓缓地缩窄。因此，所形成的第二衬层140a可为连续的膜层，而不会产生不连续的部分。如此一来，能够进一步改善内存装置100的良率。
本发明的一些实施例提供一种内存装置。请参照图1H，本发明的内存装置100可包括基板102，其具有数组区及周边区。内存装置100亦包括形成于基板102上的栅极结构106及间隔物层108。间隔物层108顺应性地覆盖于栅极结构106的侧壁与顶部分上。内存装置100亦包括位于周边区中的接触结构。此接触结构包括形成于基板102上的第一绝缘层110及第二绝缘层112。此接触结构亦包括导电接触插塞140形成于基板上且位于第一绝缘层110及第二绝缘层112中。导电接触插塞140由导电性的第二衬层140a及导电部件140b所形成。此接触结构亦包括位于第一绝缘层110及第二绝缘层112中的绝缘性的第一衬层120。第一衬层120围绕且直接接触导电接触插塞140的上部分。更具体而言，第一衬层120围绕导电部件140b的上部分。再者，在导电部件140b的上部分，第二衬层140a介于导电部件140b与第一衬层120之间。此外，在导电部件140b的下部分，第二衬层140a介于导电部件140b与第一绝缘层110之间。换句话说，在导电部件140b的上方具有两层衬层，且在导电部件140b的下方只具有一层衬层。
图2为本发明另一些实施例的内存装置300在一个制程阶段的剖面示意图。图2与图1E相似，差别在于图2中的接触开口315具有从顶部往底部实质上均一的宽度。图2与图1E相同的组件使用相同的标号表示。为了简化说明，关于相同于图1E的组件及其形成制程步骤，在此不再赘述。再者，在形成如图2所示的结构之后，可继续进行图1F到图1H的制程。为了简化说明，关于图1F到图1H的制程，在此不再赘述。
请参照图2，在本实施例中，藉由形成第一衬层120于接触开口315的上部分315a的侧壁上，可使接触开口315的上部分315a与下部分315b具有实质上均一的宽度。因此，能够使所形成的导电接触插塞140的底表面的第一宽度W1等于导电接触插塞140的顶表面的第二宽度W2。如此一来，能够大幅改善内存装置300的效能、耐久性、良率及可靠度。再者，在本实施例中，第一宽度W1不会变得太大。因此，不会占据太多的基板可用面积，而有利于内存装置的小型化。
图3为本发明另一些实施例的内存装置500在一个制程阶段的剖面示意图。图3与图1E相似，差别在于第一绝缘层110包括两个子层(sub-layer)。图3与图1E相同的组件使用相同的标号表示。为了简化说明，关于相同于图1E的组件及其形成制程步骤，在此不再赘述。再者，在形成如图3所示的结构之后，可继续进行图1F到图1H的制程。为了简化说明，关于图1F到图1H的制程，在此不再赘述。
请参照图3，在填充第二衬层材料140a’及导电材料140b’之前，接触开口515的剖面轮廓可包括第一部分515a、第二部分515b及第三部分515c。第一部分515a自接触开口515的顶部分向下延伸。第二部分515b自接触开口515的底部分向上延。第三部分515c形成于第一部分515a与第二部分515b之间，并且邻接于第一部分515a与第二部分515b。第三部分515c朝向第一部分515a逐渐缩窄。后续形成的导电接触插塞140的剖面轮廓与接触开口515的剖面轮廓相同。更具体而言，在本实施例中，导电接触插塞140的剖面轮廓包括第一部分、第二部分及第三部分。第一部分自导电接触插塞140的顶表面向下延伸。第二部分自导电接触插塞140的底表面向上延伸。第三部分形成于第一部分与第二部分之间，并且邻接于第一部分与第二部分，其中第三部分朝向第一部分逐渐缩窄。
请参照图3，于第一绝缘层110包括第一子层110a及形成于第一子层110a上的第二子层110b。第一子层110a与第二子层110b的交界处与第二部分515b与第三部分515c的交界处实质上等高。在本实施例中，第一子层110a的材料不同于第二子层110b的材料。因此，在上述湿式制程的至少其中一个制程中，第一子层110a的蚀刻速率不同于第二子层110b的蚀刻速率。如此一来，对应于第一子层110a与第二子层110b的接触开口515的剖面轮廓也不相同。更具体而言，请参照图3，经过上述湿式制程之后，第一子层110a具有实质上均一的宽度，且第二子层110b具有向下逐渐缩窄的宽度。接触开口515的剖面轮廓是由第一绝缘层110的剖面轮廓所决定，且接触开口515的剖面轮廓与第一绝缘层110的剖面轮廓彼此互补。因此，接触开口515的第三部分515c具有向上逐渐缩窄的剖面轮廓。换句话说，可藉由选择合适的材料形成第一子层110a与第二子层110b，而视需要将接触开口515的剖面轮廓调整成所需的形状。因此，能够改善制程的灵活性。第一子层110a与第二子层110b可独立地包括氧化物、氮氧化物或其他合适的绝缘材料，且第一子层110a的材料不同于第二子层110b的材料。在一些实施例中，第一子层110a与第二子层110b可分别包括第一氧化物与第二氧化物，且第一氧化物与第二氧化物分别由不同的制程所形成。在另一些实施例中，第一子层110a可包括旋转涂布氧化物(spin-on oxide)，且第二子层110b可包括高密度电浆氧化物(high density plasma oxide,HDP oxide)。图3所示的第一绝缘层110的子层数量仅用于说明，并非用以限定本发明。在其他实施例中，第一绝缘层110可包括三层或三层以上的子层。
第三部分515c的侧壁的剖面轮廓包括圆滑的曲线状部分，因此可更有利于将第二衬层材料140a’及导电材料140b’填入接触开口515中。再者，填入接触开口515中的导电材料的量增加。如此一来，可进一步降低导电插塞140的电阻值，并且进一步改善内存装置500的效能及耐久性。
图2及图3所示的接触开口的剖面轮廓仅用于说明，并非用以限定。在一些实施例中，接触开口的下部分的剖面轮廓可为直线状、曲线状、锯齿状、不规则状或上述的组合。
综上所述，本发明的一些实施例提供一种接触结构及其形成方法。再者，本发明的一些实施例提供一种包括此接触结构的内存装置，且此内存装置的效能、耐久性、良率及可靠度皆能够获得明显的改善。
虽然本发明已以数个较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当以本发明权利要求范围所界定者为准。

Claims (11)

1.一种内存装置，其特征在于，所述的内存装置包括：
一栅极结构，形成于一基板上；以及
两接触结构，形成于所述基板上且位于所述栅极结构的两侧，其中所述接触结构的一底表面与所述栅极结构的一底表面齐平，且每个所述接触结构包括：
一绝缘层，形成于所述基板上；
一导电部件，形成于所述基板上且位于所述绝缘层中；
一第一衬层，形成于所述绝缘层中且形成于所述导电部件的一上部分的侧壁上；以及
一第二衬层，形成于所述导电部件的侧壁上，其中所述第二衬层及所述导电部件形成一导电接触插塞，且其中在所述导电部件的所述上部分，所述第二衬层介于所述导电部件与所述第一衬层之间，且在所述导电部件的一下部分，所述第二衬层介于所述导电部件与所述绝缘层之间；
所述的导电接触插塞的剖面轮廓包括：
一第一部分，自所述导电接触插塞的一顶表面向下延伸；
一第二部分，自所述导电接触插塞的一底表面向上延伸；以及
一第三部分，形成于所述第一部分与所述第二部分之间，并且邻接于所述第一部分与所述第二部分，其中所述第三部分朝向所述第一部分逐渐缩窄。
2.如权利要求1所述的内存装置，其特征在于，所述的导电接触插塞的一底表面具有一第一宽度W1，所述导电接触插塞的一顶表面具有一第二宽度W2，且其中所述第一宽度W1大于或等于所述第二宽度W2。
3.如权利要求2所述的内存装置，其特征在于，所述第一宽度W1对所述第二宽度W2的比率W1/W2为1.1-1.4。
4.如权利要求1所述的内存装置，其特征在于，所述的第一衬层的剖面轮廓包括：
一上部分，自所述第一衬层的一顶表面向下延伸；以及
一下部分，邻接于所述第一衬层的所述上部分，其中所述第一衬层的所述下部分朝向下方逐渐缩窄。
5.如权利要求1所述的内存装置，其特征在于，所述的第一衬层的一顶表面具有一第三宽度W3，且其中所述第三宽度W3为3-10nm。
6.如权利要求2所述的内存装置，其特征在于，所述的第一衬层的一顶表面具有一第三宽度W3，且其中所述的第二宽度W2对所述第三宽度W3的比率W2/W3为5-40。
7.如权利要求1所述的内存装置，其特征在于，所述的第一衬层具有一第一高度H1，所述导电接触插塞具有一第二高度H2，且其中所述第一高度H1对所述第二高度H2的比率H1/H2为0.1-0.8。
8.一种形成接触结构的方法，其特征在于，所述的方法包括：
形成一绝缘层于一基板上；
进行一第一蚀刻制程，以形成一接触开口于所述绝缘层中；
顺应性地形成一第一衬层材料于所述接触开口的侧壁及底部上；
进行一第二蚀刻制程，以移除位于所述接触开口底部上的所述第一衬层材料，且增加所述接触开口的深度，其中残留在所述接触开口侧壁上的所述第一衬层材料形成一第一衬层，其中所述第一衬层不覆盖所述绝缘层的一顶表面；
形成一第二衬层于所述接触开口的侧壁与底部上；以及
填充一导电材料于所述接触开口中，以形成一导电部件于所述基板上且位于所述绝缘层中，其中所述第二衬层及所述导电部件形成一导电接触插塞，且其中在所述导电部件的一上部分，所述第二衬层介于所述导电部件与所述第一衬层之间，且在所述导电部件的一下部分，所述第二衬层介于所述导电部件与所述绝缘层之间，且其中所述导电接触插塞的剖面轮廓包括：
一第一部分，自所述导电接触插塞的顶表面向下延伸；
一第二部分，自所述导电接触插塞的底表面向上延伸；以及
一第三部分，形成于所述第一部分与所述第二部分之间，并且邻接于所述第一部分与所述第二部分，其中所述第三部分朝向所述第一部分逐渐缩窄。
9.如权利要求8所述的形成接触结构的方法，其特征在于，在形成所述第一衬层之后，且在填充所述导电材料之前，进行至少一次的湿式制程。
10.如权利要求9所述的形成接触结构的方法，其特征在于，在所述至少一次的湿式制程中，所述绝缘层的蚀刻速率对所述第一衬层的蚀刻速率的比率为10-100。
11.如权利要求8所述的形成接触结构的方法，其特征在于，所述的导电接触插塞的一底表面具有一第一宽度W1，所述导电接触插塞的一顶表面具有一第二宽度W2，且其中所述第一宽度W1大于或等于所述第二宽度W2。
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