TWI659517B - 半導體元件及其製造方法 - Google Patents

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conductive
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蔡柏豪
鄭心圃
莊博堯
翁得期
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件及製造方法，其中中介物及第一半導體元件置放至載體基底上且被密封。中介物包括第一部分及遠離第一部分延伸的導電柱。位於密封體的第一側上的重佈線層將導電柱電連接至第一半導體元件。

Description

半導體元件及其製造方法
本發明的實施例是有關於一種半導體元件及其製造方法。
半導體行業歸因於各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的整合密度的持續改良，而已經歷快速增長。主要地，整合密度的此改良已來自最小特徵大小的反覆減小(例如，使半導體製程節點朝向20nm以下的節點收縮)，其允許更多組件整合於給定區域中。隨著對小型化、較高速度及較大頻寬以及較低功率消耗及潛時的需求近來已增長，因此對半導體晶粒的更小且更具創造性封裝技術的需要已增長。
隨著半導體技術進一步發展，經堆疊並接合的半導體元件已顯現為有效替代例以更縮減半導體元件的實體大小。在經堆疊半導體元件中，諸如邏輯、記憶體、處理器電路等等的主動電路至少部分製造於獨立基底上，且接著實體且電性接合在一起以便形成功能元件。此接合製程利用複雜技術，且需要改良。
本發明實施例的一種製造半導體元件的方法，所述方法包括：將黏合層置放在載體上方；將第一半導體元件置放至所述載體上，所述第一半導體元件具有第一厚度；將第一基底置放至所述載體上，所述第一基底具有小於所述第一厚度的第二厚度，其中導電柱與所述第一基底實體接觸；以及密封體與所述第一基底、所述導電柱以及所述第一半導體元件中的每一者實體接觸。
本發明實施例的一種製造半導體元件的方法，所述方法包括：運用導電佈線形成中介物；將導電柱電鍍至所述中介物上且與所述導電佈線電連接；移除所述中介物的一部分以形成環；將所述環置放至第一載體基底上；將第一半導體元件置放至所述第一載體基底上，其中在所述置放所述環及所述置放所述第一半導體元件之後，所述環在自上而下視圖中環繞所述第一半導體元件；運用密封體填充所述第一半導體元件與所述環之間的空間，其中在所述填充所述空間之後，所述密封體覆蓋所述導電柱的側壁；在所述密封體的第一側上方形成重佈線層，其中所述重佈線層與所述導電柱及所述第一半導體元件的外部連接兩者實體接觸；以及將第一封裝體附接到所述密封體的與所述第一側相對的第二側。
本發明實施例的一種半導體元件，包括：第一半導體元件、中介物、重佈線層以及第一封裝體。第一半導體元件嵌入密封體內。中介物嵌入所述密封體內，其中所述中介物具有第一部分及遠離所述第一部分延伸的導電柱，所述導電柱具有倒置楔形形狀，所述第一部分具有小於所述第一半導體元件的第二厚度的第一厚度，所述中介物環繞所述第一半導體元件。重佈線層在所 述密封體的第一側上方，所述重佈線層將所述導電柱電連接至所述第一半導體元件。第一封裝體位於所述密封體與所述重佈線層相對的一側上，所述第一封裝體經由所述中介物的所述第一部分及所述導電柱連接至所述第一半導體元件。
101‧‧‧第一載體基底
103‧‧‧黏合層
105‧‧‧晶粒貼合膜
201‧‧‧第一半導體元件
203‧‧‧第一外部連接件
205‧‧‧第一保護層/聚合物層
301‧‧‧環
303‧‧‧聚合物層
305‧‧‧第二載體基底
307‧‧‧第一金屬化層
309‧‧‧第一介電層
311‧‧‧第一通孔
313‧‧‧第二金屬化層
315‧‧‧第二介電層
317‧‧‧第三介電層
319‧‧‧導電柱
321‧‧‧第四介電層
323‧‧‧內部部分
325‧‧‧頂部通孔
501‧‧‧密封體
701‧‧‧重佈線層(RDL)
703‧‧‧第一鈍化層
801‧‧‧第二外部連接件
1001‧‧‧第一開口
1003‧‧‧背側球墊
1101‧‧‧第三外部連接
1103‧‧‧封裝基底
1105‧‧‧第二半導體元件
1107‧‧‧第三半導體元件
1100‧‧‧第一封裝體
1111‧‧‧第二密封體
C-C'‧‧‧線
D1‧‧‧第一距離
H1‧‧‧第一高度
H2‧‧‧第二高度
H3‧‧‧第三高度
H4‧‧‧第四高度
L1‧‧‧內部長度
LRO‧‧‧總環長度
W1‧‧‧內部寬度
WR‧‧‧環寬度
WRO‧‧‧總環寬度
P1‧‧‧第一間距
WP1‧‧‧第一導柱寬度
WP2‧‧‧第二導柱寬度
WV‧‧‧通孔寬度
WVB‧‧‧底部通孔寬度
當結合附圖閱讀時，自以下實施方式最好地理解本發明的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為論述清楚起見，可任意增加或縮減各種特徵的尺寸。
圖1說明根據一些實施例的黏合層及晶粒貼合膜在載體上的置放。
圖2說明根據一些實施例的第一半導體元件。
圖3A至圖3E說明根據一些實施例的環的形成。
圖4說明根據一些實施例的第一半導體元件和環於載體上的置放。
圖5說明根據一些實施例的半導體晶粒和環的密封。
圖6說明根據一些實施例的密封體的平坦化。
圖7說明根據一些實施例的重佈線層的形成。
圖8說明根據一些實施例的外部連接件的形成。
圖9說明根據一些實施例的載體的移除。
圖10說明根據一些實施例的黏合層的圖案化。
圖11說明根據一些實施例的第一封裝體的接合。
以下揭露內容提供用於實施本發明的不同特徵的不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，此等組件及配置僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上的形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可在第一特徵與第二特徵之間形成使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考數字及/或字母。此重複是出於簡單性及清晰性的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
此外，空間相對術語，諸如「在...下方」、「在...之下」、「下部」、「在...上方」、「上部」等等在本文中可為了易於描述而使用，以描述如圖中所說明的一個器件或特徵與另一器件或特徵的關係。除了諸圖中所描繪的定向之外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞同樣可相應地進行解釋。
現將關於具有嵌入式中介物穿孔(through interposer via)以及背側重佈線層的異質扇出型(heterogeneous fan-out)結構來描述實施例。然而，實施例不限於具體描述的實施例，且可用於實施例的陣列中。
現參考圖1，展示具有黏合層103的第一載體基底101及第一載體基底101上方的晶粒貼合膜105。舉例而言，第一載體基底101包括矽基材料(諸如，玻璃或氧化矽)或其他材料(諸 如，氧化鋁)或此等材料中的任一者的組合等等。第一載體基底101為平坦的以便適應諸如第一半導體元件201的半導體元件與環301(亦被稱作中介物，圖1中未說明但下文相對於圖2至圖3D說明)的附接。
黏合層103置放於第一載體基底101上，以便輔助上覆結構(例如，第一晶粒貼合膜105)的黏合。在一實施例中，黏合層103可包括光熱轉換(light to heat conversion；LTHC)材料或紫外線膠，但是亦可使用其他類型的黏合劑，諸如壓敏黏合劑(pressure sensitive adhesive)、輻射可固化黏合劑(radiation curable adhesive)、環氧化物或此等黏合劑的組合等等。黏合層103可以在壓力下可易於變形的半液體或膠形式置放於第一載體基底101上。
第一晶粒貼合膜105可置放於黏合層103上以便輔助第一半導體元件201及環301至黏合層103的附接。在一實施例中，第一晶粒貼合膜105為環氧樹脂、酚醛樹脂(phenol resin)、丙烯酸橡膠(acrylic rubber)、二氧化矽填料或其組合，且使用層壓技術(lamination technique)塗覆。然而，可替代地利用任何其他合適的替代材料及形成方法。
圖2說明將附接至第一晶粒貼合膜105的第一半導體元件201。在一實施例中，第一半導體元件201為系統晶片(system-on-chip)，其包含邏輯區域及具有例如非揮發性記憶體(non-volatile memory；NVM)胞元的記憶體區域。邏輯區域可包含電路，諸如電晶體，其用於處理自非揮發性記憶體胞元接收的資訊及用於控制NVM胞元的讀取及寫入功能。在一些實施例中， NVM胞元可為電阻式隨機存取記憶體(resistive random-access memory；RRAM)胞元、相變隨機存取記憶體(phase-change random-access memory；PCRAM)胞元、磁阻式隨機存取記憶體(magnetoresistive random-access memory；MRAM)胞元，或基於電晶體的隨機存取記憶體，諸如快閃記憶體或靜態隨機存取記憶體(static random-access memory；SRAM)。NVM胞元可用於保存二進位資料段或位元。取決於記憶體胞元的類型，每一NVM胞元可包含一對金屬-絕緣體-金屬(metal-insulator-metal；MiM)結構。每一MiM結構可包含底部電極及頂部電極，其中介電層包夾在兩個電極之間。
第一半導體元件201亦包含淺溝槽隔離(shallow-trench isolation；STI)特徵及多個金屬化層以及通孔。在一實施例中，第一半導體元件201使用五個金屬化層製造，所述五個金屬化層具有五層金屬化通孔或互連件。其他實施例可含有更多或更少金屬化層及對應的更多或更少數目個通孔。邏輯區域包含全金屬化堆疊，所述金屬化堆疊包含藉由互連件連接的金屬化層中的每一者的一部分，其中一些通孔將所述堆疊連接至邏輯電晶體的源極/汲極接點。NVM胞元包含將MiM結構連接至記憶體胞元晶體管的全金屬化堆疊。第一半導體元件201中亦包含多個金屬間(inter-metal dielectric；IMD)介電層。額外IMD層可橫跨邏輯區域及記憶體胞元區域。IMD層可在許多製造製程步驟期間向第一半導體元件201的各種特徵提供電絕緣以及結構支撐，一些製造製程步驟將在本文中論述。
在一實施例中，第一半導體元件201可使用沈積製程、 蝕刻製程、平坦化製程或此等製程的組合等等形成，且可形成為具有第一高度H1，所述第一高度H1適於第一半導體元件201的既定使用。舉例而言，在第一半導體元件201將用於行動應用中(諸如用於蜂巢式手機中)的一實施例中，第一高度H1可在約50μm與約600μm之間，諸如約150μm。然而，可利用任何合適的尺寸。
圖2亦說明第一外部連接件203可形成以在金屬化層與例如重佈線層(redistribution layer；RDL)701(圖2中未說明但下文相對於圖7說明且描述)之間提供導電接觸區。在一實施例中，第一外部連接件203可為導電柱且可藉由起初形成厚度在約5μm與約20μm之間(諸如約10μm)的光阻(未示出)形成。所述光阻可在導電柱將延伸的地方被圖案化。一旦經圖案化，光阻接著可用作罩幕，且第一外部連接件203可形成在光阻的開口內。第一外部連接件203可由諸如銅的導電材料形成，但亦可使用其他導電材料，諸如鎳、金、焊料、金屬合金或此等導電材料的組合等等。另外，第一外部連接件203可使用諸如電鍍的製程形成，電流藉由所述製程穿過第一外部連接件203期望形成至的金屬化層或單獨晶種層(圖2中未單獨說明)的導電部分，且金屬化層或晶種層浸潤在溶液中。所述溶液及所述電流在開口內沈積例如銅以便填充及/或過度填充光阻的開口，藉此形成第一外部連接件203。所述開口外部的過量導電材料及光阻接著可使用例如灰化(ashing)製程、化學機械研磨(chemical mechanical polish；CMP)製程或此等製程的組合等等移除。
然而，如一般熟習此項技術者將認識到，用以形成第一 外部連接件203的上述製程僅為一個此描述，且並不意欲將實施例限於此準確製程。確切而言，所描述製程意欲僅為說明性的，此係因為可替代地利用用於形成第一外部連接件203的任何合適的製程。所有合適製程全部意欲包含於本發明實施例的範疇內。
視情況，一旦已形成第一外部連接件203，則第一保護層205可在第一外部連接件203上方形成以便提供支撐及保護。在一實施例中，第一保護層205可為保護性材料，諸如聚苯并噁唑(polybenzoxazole；PBO)或聚醯亞胺(polyimide；PI)、氧化矽、氮化矽、氮氧化矽、苯環丁烷(benzocyclobutene；BCB)或任何其他合適保護性材料。第一保護層205可使用諸如旋塗製程、沈積製程(例如化學氣相沈積)或其他合適製程的方法基於所選擇的材料形成，且可形成為厚度為約1μm與約100μm之間，諸如約20μm。
另外，雖然第一半導體元件201經說明為單個系統晶片，但此僅意欲為說明性的且不意欲對所述實施例具限制性。舉例而言，第一半導體元件201亦可包括任何合適的半導體元件，諸如單個半導體晶粒或多個半導體晶粒的組合。任何合適的元件可用於第一半導體元件201且所有此等實施例全部意欲包含在實施例的範疇內。
圖3A至圖3C說明亦將附接至第一晶粒貼合膜105的環301的形成。在一實施例中，製程可藉由於第二載體基底305上形成聚合物層303而起始。聚合物層303置放於視情況選用的黏合層(未單獨說明)上方且經利用以便為上覆層提供保護。在一實施例中，聚合物層303可為聚苯并噁唑(PBO)，但亦可利用任何 合適的材料，諸如聚醯亞胺或聚醯亞胺衍生物、預浸體(prepreg；PP)材料(諸如玻璃纖維、樹脂及填料)、味之素累積膜(Ajinomoto build-up film；ABF)或此等材料的組合等等。聚合物層303可使用例如旋轉塗佈製程而被置放成厚度在約0.5μm與約10μm之間，諸如約5μm，但可替代地使用任何合適的方法及厚度。
晶種層(未單獨說明)形成於聚合物層303上方。在一實施例中，晶種層為在後續處理步驟期間輔助形成較厚層的薄的導電材料層。晶種層可包括約1,000Å厚的鈦層，接著為約5,000Å厚的銅層。取決於所要材料，晶種層可使用諸如物理氣相沈積、蒸鍍或PECVD製程或金屬箔層壓製程等等的製程產生。晶種層可形成為具有介於約0.3μm與約1μm之間的厚度，諸如約0.5μm。
一旦已形成晶種層，則諸如乾膜光阻的光阻可在晶種層上方置放且被圖案化。在一實施例中，可使用例如層壓製程或旋轉塗佈技術將光阻置放於晶種層上至約80μm的高度。一旦處於適當位置，光阻即可接著藉由以下步驟來圖案化：使光阻曝露於經圖案化能量源(例如，經圖案化光源)以便誘發化學反應，藉此誘發光阻曝露於經圖案化光源的部分的物理變化。接著將顯影劑塗覆至曝露的光阻以利用所述物理變化，且取決於所要圖案而選擇性地移除光阻的曝露的部分或光阻的未曝露的部分。在一實施例中，形成至光阻中的圖案為用於第一金屬化層307的圖案。然而，可替代地利用用於圖案的任何合適的配置。
第一金屬化層307形成於光阻內。在一實施例中，第一金屬化層307包括一或多種導電材料，諸如銅、鎢或其他導電金屬等等，且可例如藉由電鍍或無電電鍍等等形成。在一實施例中， 使用電鍍製程，其中晶種層及光阻浸沒或浸潤於電鍍溶液中。晶種層表面電連接至外部DC電源的負側，使得晶種層在電鍍製程中充當陰極。諸如銅陽極的固體導電陽極亦浸潤於所述溶液中且附接至電源的正側。來自陽極的原子溶解於所述溶液中，例如晶種層的陰極自所述溶液獲取溶解的原子，藉此在光阻的開口內對晶種層的曝露的導電區域進行電鍍。
一旦已使用光阻及晶種層形成第一金屬化層307，則可使用合適移除製程移除光阻。在一實施例中，可使用電漿灰化製程以移除光阻，藉此可升高光阻的溫度，直至光阻經歷熱分解且可被移除為止。然而，可替代地利用任何其他合適製程，諸如濕式剝離。光阻的移除可曝露晶種層的底層部分。
一旦曝露，則可執行晶種層的曝露的部分的移除。在一實施例中，晶種層的曝露的部分(例如未由第一金屬化層307覆蓋的部分)可藉由例如濕式或乾式蝕刻製程移除。舉例而言，在乾式蝕刻製程中，可使用作為罩幕的第一金屬化層307將乾式蝕刻製程反應物導向晶種層。在另一實施例中，蝕刻劑可噴灑成或以其他方式與晶種層接觸以便移除晶種層的曝露的部分。
一旦已經形成第一金屬化層307，則置放第一介電層309以便幫助隔離第一金屬化層307。在一實施例中，第一介電層309可為味之素累積膜(ABF)，但可替代地利用任何合適的材料，諸如聚苯并噁唑(PBO)、聚醯亞胺或聚醯亞胺衍生物等等。第一介電層309可使用例如層壓製程或旋轉塗佈製程(至少部分地取決於所選擇的材料)置放，但可替代地使用任何合適的方法。一旦處於適當位置，則第一介電層309可使用例如CMP製程平坦化， 以便曝露第一金屬化層307且將厚度縮減至約35μm。
圖3B說明第一通孔311、第二介電層315、第二金屬化層313以及第三介電層317的形成。在一實施例中，第一通孔311、第二介電層315、第二金屬化層313以及第三介電層317可各自以與上文相對於第一金屬化層307及第一介電層309的形成所描述類似的方式形成。舉例而言，第一通孔311及第二金屬化層313中的每一者可藉由形成晶種層、置放且圖案化光阻以及在光阻的開口內進行電鍍以形成第一通孔311及第二金屬化層313而形成。一旦已經形成第一通孔311或第一金屬化層307，則其可分別由第二介電層315及第三介電層317覆蓋。
在另一實施例中，第二介電層315及第三介電層317可組合成經一次性塗覆的單個材料層。一旦經塗覆，則可執行先通孔(via-first)或後通孔(via-last)雙金屬鑲嵌(dual damascene)製程，其中用於第一通孔311及第二金屬化層313的開口使用例如微影遮罩及蝕刻製程形成，且所述開口接著填充有導電材料且經平坦化以便形成第一通孔311及第二金屬化層313。
在用以形成第一通孔311的又一實施例中，銅箔可層壓至第一介電層309上，且銅箔接著可經圖案化成所要設計。一旦已經圖案化銅箔，則第二介電層315置放在經圖案化銅箔上方，且開口使用例如雷射鑽孔製程或微影遮罩及蝕刻製程穿過第二介電層315形成以曝露底層銅箔。在視情況選用的去污製程之後，無電電鍍製程可用於填充開口且將銅圖案電鍍至第二介電層315上。接著可塗覆且平坦化第三介電層317。
另外，雖然已經描述用於製造第一通孔311、第二介電 層315、第二金屬化層313以及第三介電層317的多個實施例，但此等實施例僅意欲為說明性的且不意欲為限制性的。確切而言，可利用用於形成第一通孔311、第二介電層315、第二金屬化層313以及第三介電層317的任何合適的製程，且所有此等方法全部意欲包含在實施例的範疇內。
圖3C說明導電柱319及第四介電層321在第三介電層317上方的形成。在一實施例中，第四介電層321可類似於第三介電層317且可以類似方式塗覆。舉例而言，在一實施例中，第四介電層321可為使用層壓製程或旋轉塗佈製程塗覆的材料，諸如ABF或PBO。然而，可利用任何合適的材料或製程。
一旦已經形成及/或置放第四介電層321，則光阻(圖3C中未單獨說明)可置放在第四介電層321上方。一旦處於適當位置，則曝露且顯影光阻以形成穿過光阻的開口，其中所述開口呈導電柱319的所要形狀。另外，在成像且顯影以形成穿過光阻的開口期間，開口的側壁可經形成使得側壁不與底層第四介電層321垂直。確切而言，側壁與底層第四介電層321成一角度形成，使得當開口延伸穿過光阻時，開口的形狀為倒置楔形形狀。
一旦光阻已經圖案化以在所要形狀的導電柱319中形成開口，則光阻可用作用以移除第四介電層321的曝露的部分且曝露底層第二金屬化層313的罩幕。在一實施例中，使用例如諸如反應性離子蝕刻的非等向性蝕刻製程執行第四介電層321的移除，所述反應性離子蝕刻利用光阻作為罩幕。然而，可利用移除第四介電層321的曝露的部分的任何合適的方法。
一旦已經曝露第二金屬化層313，則導電柱319形成於 光阻內。在一實施例中，導電柱319包括一或多種導電材料，諸如銅、鎢、其他導電金屬等等，且可例如藉由電鍍、無電電鍍等等形成。在一實施例中，使用其中光阻浸沒或浸潤在電鍍溶液中的電鍍製程。第二金屬化層313或視情況所沈積晶種層(未單獨說明但在置放光阻之前沈積)電連接至外部DC電源的負側，使得第二金屬化層313或晶種層在電鍍製程中充當陰極。諸如銅陽極的固體導電陽極亦浸潤於所述溶液中且附接至電源的正側。來自陽極的原子溶解於所述溶液中，例如第二金屬化層313或晶種層的陰極從所述溶液獲取溶解的原子，藉此在光阻的開口內對第二金屬化層或晶種層的曝露的導電區域進行電鍍。
一旦已經使用光阻及第二金屬化層313或晶種層形成導電柱319，則可使用合適移除製程移除光阻。在一實施例中，可使用電漿灰化製程以移除光阻，藉此可升高光阻的溫度，直至光阻經歷熱分解且可被移除為止。然而，可替代地利用任何其他合適製程，諸如濕式剝離。光阻的移除可曝露晶種層的底層部分(若存在的話)。
若存在，一旦已經曝露晶種層，則可執行對晶種層的曝露的部分的移除。在一實施例中，晶種層的曝露的部分(例如，未由導電柱319覆蓋的彼等部分)可藉由例如濕式或乾式蝕刻製程移除。舉例而言，在乾式蝕刻製程中，可使用作為罩幕的導電柱319將製程反應物導向晶種層。在另一實施例中，蝕刻劑可噴灑成或以其他方式與晶種層接觸以便移除晶種層的曝露的部分。
另外，藉由在導電柱319的形成期間將穿過光阻的開口用作罩幕，導電柱319將採用穿過光阻的開口的形狀。舉例而言， 在穿過光阻的開口具有倒置楔形形狀的一實施例中，導電柱319將亦採用開口的倒置楔形形狀。因而，導電柱319可在導電柱319的頂部處具有在約50μm與約300μm(諸如約150μm)之間的第一導柱寬度WP1，且亦在導電柱319的底部處具有小於第一導柱寬度WP1的第二導柱寬度WP2，諸如在約50μm與約300μm之間，諸如約100μm。另外，導電柱319可間隔開以具有在約160μm與約400μm之間(諸如約270μm)的第一間距P1。然而，可利用任何合適的尺寸。
另外，一旦環301的製造完成，則環301可形成為具有第一部分(不具有導電柱319)，所述第一部分具有小於第一半導體元件201(參見圖2)的第一高度H1的第二高度H2。在一實施例中，第二高度H2可在約50μm與約300μm之間，諸如約100μm，而導電柱319可形成為具有在約10μm與約200μm(諸如約10μm)之間的第三高度H3(在第四介電層321上方)。然而，可利用任何合適尺寸。
圖3D說明圖3C的結構的俯視圖，且圖3C說明圖3D的沿著線C-C'的橫截面視圖。如圖3D中所說明，一旦已經形成圖3C的結構，則諸如環301的內部部分323的環301的部分可移除以便形成至所要「環」形狀中的結構。在一實施例中，包含環301的內部部分323的待移除的環301的部分可藉由以下步驟來移除：在結構上方塗覆光阻以便保護不期望移除的部分(例如包括導電柱319的部分)且接著曝光且顯影光阻以曝露期望移除的部分，諸如環301的內部部分323。一旦已經顯影光阻，則包含內部部分323的待移除部分可使用一或多個非等向性蝕刻製程來移 除，但可利用任何合適的移除製程。
在一實施例中，在移除內部部分323之後，環301可具有在約3mm與約30mm(諸如約12.6mm)之間的總環寬度WRO，及在約3mm與約30mm之間(諸如約12.6mm)的總環長度LRO。另外，環301可具有在約0.6mm與約2.5mm之間(諸如約1.8mm)的環寬度WR(自外部表面至內部部分323先前所位於的地方)。因而，內部部分323的移除可留下內部寬度W1在約1.4mm與約27.5mm之間(諸如約9mm)且內部長度L1在約1.4mm與約27.5mm之間(諸如約11mm)的開口。然而，可利用任何合適尺寸。
在另一實施例中，環301的形成可使用諸如矽基底或玻璃基底的基底起始，而非使用後續沈積、蝕刻以及平坦化製程構建環301。舉例而言，在此實施例中，厚度約100μm的矽或玻璃芯可在兩側層壓有銅箔。開口接著可使用例如雷射鑽孔製程穿過芯形成，但亦可利用任何其他合適製程，諸如具有一或多個蝕刻的微影遮罩及蝕刻製程。在去污製程之後，無電電鍍製程運用諸如銅的導電材料對開口的側壁進行電鍍，但不完全填充開口。接著可層壓、曝露以及顯影乾膜光阻，所述乾膜光阻接著在後續電鍍製程中用作罩幕以填充開口且形成導電圖案。塗覆、曝露且顯影另一光阻以曝露開口內的導電材料，且利用化學鍍鎳鈀浸金(Electroless Nickel Electroless Palladium Immersion Gold；ENEPIG)製程以塗佈開口內的導電材料且形成延伸穿過所述芯的穿基底通孔(through substrate via；TSV)。
一旦已經穿過所述芯形成TSV，則導電柱319可形成與TSV電連接。在一實施例中，導電柱319如上文相對於圖3C所描 述而形成。舉例而言，在所要形狀的導電柱319(例如倒置楔形形狀)中塗覆且顯影光阻且在光阻內對導電柱319進行電鍍。然而，可利用形成導電柱319的任何合適的方法。
另外，在形成導電柱319之後，可移除內部部分323以形成環形狀的芯。在一實施例中，如上文所描述，諸如藉由使用微影遮罩及蝕刻製程來移除內部部分323。然而，亦可利用任何合適的移除方法。
在環301將矽基底用作芯的實施例中，環301的厚度(例如第二高度H2)可隨著第一半導體元件201實現較佳熱效能。舉例而言，在環301用於行動應用內(例如用於蜂巢式電話內)的實施例中，包含矽可產生另一路徑以供熱自第一半導體元件201(例如SOC)移除。舉例而言，由第一半導體元件201產生的熱不僅藉由例如第一半導體元件201的第一側(例如藉由外部連接)及第一半導體元件201的第二側(例如藉由矽漿料)移除，而且亦可藉由環301移除，從而允許自第一半導體元件201的總體較大的熱移除。
圖3E說明另一實施例，其中形成頂部通孔325以延伸穿過第四介電層321且將導電柱319連接至第二金屬化層313，來代替形成穿過第四介電層321的導電柱319。在一實施例中，頂部通孔325可在置放第四介電層321之前藉由對諸如銅的導電材料層進行電鍍且接著圖案化導電材料層以形成頂部通孔325而形成。一旦已經形成頂部通孔325，則第四介電層321可形成或置放在頂部通孔325上方且接著被平坦化。
然而，藉由與導電柱319分離地形成頂部通孔325，頂 部通孔325可在第四介電層321的頂部處與導電柱具有不同寬度。舉例而言，在特定實施例中，頂部通孔325可具有小於第二導柱寬度WP2的通孔寬度WV，諸如藉由具有在約5μm與約50μm(諸如約30μm)之間的通孔寬度WV。另外，在一些實施例中，頂部通孔325可具有楔形形狀，使得頂部通孔325可在頂部通孔325的頂部處具有通孔寬度WV，同時頂部通孔325亦可具有在約10μm與約100μm之間(諸如約50μm)的底部通孔寬度WVB。然而，可利用任何合適尺寸。
圖4說明第一半導體元件201及環301至第一晶粒貼合膜105上的置放。在一實施例中，第一半導體元件201及環301可使用例如取放(pick and place)製程以面朝上的方向來置放於第一晶粒貼合膜105上。然而，亦可利用將第一半導體元件201及環301置放至第一晶粒貼合膜105上的任何合適的方法。
在一實施例中，第一半導體元件201及環301可置放至第一載體基底101上，其中在第一半導體元件201與環301之間具有足夠空間以允許容納密封體，且同時仍足夠接近以允許在第一半導體元件201的操作期間藉由密封體將熱轉移至環301。在特定實施例中，第一半導體元件201與環301可彼此間隔開在約50μm與約400μm之間(諸如約100μm)的第一距離D1。然而，可利用任何合適的距離。
藉由利用環301以及第一半導體元件201，可在第一晶粒貼合膜105上方利用單個步驟(例如用以置放環301及第一半導體元件201的取放製程)以提供自第一半導體元件201的一側至另一側的連接。第一晶粒貼合膜105上方的此單個步驟可縮減 所利用步驟的數目，從而允許較少製造時間及較大產出率。另外，藉由使用具有內部導電結構的環301，可實現諸如小於約2的較低扇出率，同時亦縮減或消除在後續模製製程期間的通孔塌陷的問題。
圖5說明第一半導體元件201及環301的密封。所述密封可在模製元件(圖5中未個別地說明)中執行，模製元件可包括頂部模製部分及與頂部模製部分可分離的底部模製部分。當頂部模製部分降至鄰近於底部模製部分時，可形成用於第一載體基底101、第一半導體元件201以及環301的模製空腔。
在密封製程期間，頂部模製部分可鄰近於底部模製部分置放，藉此圍封模製空腔內的第一載體基底101、第一半導體元件201以及環301。一旦經圍封，頂部模製部分及底部模製部分即可形成氣密密封，以便控制氣體的流入及氣體自模製空腔的流出。一旦經密封，密封體501可置放於模製空腔內。密封體501可為模製化合物樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂或此等材料之組合等等。可在頂部模製部分與底部模製部分對準之前將密封體501置放於模製空腔內，或可經由射出口將其射出至模製空腔中。
一旦密封體501已經置放於模製空腔中使得密封體501密封第一載體基底101、第一半導體元件201以及環301，則密封體501可固化以便硬化密封體501以用於最佳保護。雖然準確的固化製程至少部分地取決於為密封體501所選擇的特定材料，但在選擇模製化合物作為密封體501的一實施例中，固化可經由諸如將密封體501加熱至介於約100℃與約130℃之間(諸如，約125 ℃)持續約60秒至約3600秒(諸如，約600秒)的製程而發生。另外，引發劑及/或催化劑可包含於密封體501內以更好地控制固化製程。
然而，如一般熟習此項技術者將認識到，上文所描述的固化製程僅為例示性製程，且不意欲限制當前實施例。可替代地使用其他固化製程，諸如輻照射或甚至允許密封體501在環境溫度下硬化。可使用任何合適的固化製程，且所有此等製程全部意欲包含於本文中所論述的實施例的範疇內。
另外，藉由利用環301代替僅使用通孔而不使用環301的其餘部分，環301將佔據比個別通孔可佔據的空間大的空間。因而，可在密封製程期間利用較少材料的密封體501以密封相同量的空間，藉此節省材料成本。使用環301亦提供額外結構支撐，從而幫助縮減或防止在後續處理期間出現過度翹曲。
圖6說明用以曝露第一半導體元件201及環301以供進一步處理的密封體501的薄化。薄化可例如使用機械碾膜(mechanical grinding)或化學機械研磨(CMP)製程執行，其中蝕刻劑及研磨劑用以反應且碾膜掉密封體501、第一半導體元件201以及環301直至導電柱319(在環301上)及第一外部連接件203(在第一半導體元件201上)已經曝露為止。因而，第一半導體元件201及環301可具有亦與密封體501齊平的平坦表面。
在另一利用聚合物層205的實施例中，CMP製程可用於平坦化密封體501以及聚合物層205。在此實施例中，導電柱319將與聚合物層205齊平，而聚合物層205仍覆蓋底層第一外部連接件203(在第一半導體元件201上)。此外，聚合物層205及導 電柱319均與密封體501齊平。
然而，雖然上文所描述的CMP製程呈現為一個說明性實施例，但其不意欲限於所述實施例。任何其他合適移除製程可用於薄化密封體501、第一半導體元件201以及環301。舉例而言，可利用一系列化學蝕刻。此製程及任何其他合適製程可用以薄化密封體501、第一半導體元件201以及環301，且所有此等製程全部意欲包含在實施例的範疇內。
圖7說明用以互連第一半導體元件201、環301以及第二外部連接件801的RDL 701的形成。在一實施例中，第一介電層(圖7中未單獨說明)形成以覆蓋密封體501、第一半導體元件201以及環301。第一介電層接著使用例如微影遮罩及蝕刻製程加以圖案化以曝露第一半導體元件201及環301的底層導電元件。在存在聚合物層205的實施例中，第一介電層接著可用作罩幕以圖案化聚合物層205且曝露第一外部連接件203。
一旦已經曝露第一外部連接件203及導電柱319，則RDL 701可藉由起初經由諸如CVD或濺鍍的合適形成製程形成鈦銅合金的晶種層(未示出)而形成。接著可形成光阻(亦未示出)以覆蓋晶種層，且可接著圖案化光阻以曝露晶種層的位於RDL 701期望位於之處的部分。
一旦光阻已經形成且被圖案化，諸如銅的導電材料便可經由諸如電鍍的沈積製程形成於晶種層上。導電材料可形成為具有介於約1μm與約10μm之間的厚度，諸如約5μm。然而，雖然所論述的材料及方法適合於形成導電材料，但此等材料僅為例示性的。諸如AlCu或Au的任何其他合適材料及諸如CVD或PVD 的任何其他合適形成製程可用以形成RDL 701。
一旦已經形成導電材料，即可經由諸如灰化的合適移除製程來移除光阻。另外，在移除光阻之後，可經由例如使用導電材料作為罩幕的合適蝕刻製程移除晶種層的由光阻覆蓋的部分。
圖7亦說明用以為RDL 701及其他底層結構提供保護及隔離的第一鈍化層703在RDL 701上方的形成。在一實施例中，第一鈍化層703可為聚苯并噁唑(PBO)、ABF膜，但可利用任何合適材料，諸如聚醯亞胺或聚醯亞胺衍生物。在另一特定實施例中，第一鈍化層703可由與密封體501相同的材料形成。第一鈍化層703可使用例如旋轉塗佈製程或膜層壓製程置放成厚度在約5μm與約25μm之間，諸如約7μm，但可替代地使用任何合適的方法及厚度。
一旦已經形成RDL 701及第一鈍化層703，則可重複製程以形成另一RDL 701及另一第一鈍化層703。此製程可視需要重複許多次以形成任何合適數目個導電層及鈍化層，諸如三個RDL 701層。然而，可利用任何合適數目個層。
在一實施例中，RDL 701形成為具有適於總設計的高度。在其中第一半導體元件201將用於行動應用中的一實施例中，RDL 701可形成為具有在約10μm與約50μm之間(諸如約25μm)的第四高度H4。然而，可利用任何合適的高度。
藉由使用RDL 701以互連第一半導體元件201與環301，可視需要修改至底層環301及第一半導體元件201的電連接的位置。另外，藉由利用RDL 701及環301，元件的總接腳計數可增加，諸如大於1000。然而，可利用任何合適的接腳計數，無 論大於或小於1000。
圖8說明用以與RDL 701進行電接觸的第二外部連接件801的形成。在一實施例中，頂部鈍化層(圖8中未單獨說明)置放於RDL 701上，且可類似於第一鈍化層703。在已經形成頂部鈍化層之後，可藉由移除頂部鈍化層的部分來形成穿過頂部鈍化層的開口以曝露底層RDL 701的至少一部分。所述開口允許RDL 701與第二外部連接件801之間的接觸。所述開口可使用合適微影罩幕及蝕刻製程形成，但可使用任何合適的製程以曝露RDL 701的部分。
在一實施例中，第二外部連接件801可經由頂部鈍化層置放於RDL 701上，且可為包括諸如焊料的共晶材料的球柵陣列(ball grid array；BGA)，但可替代地使用任何合適材料。視情況，可在第二外部連接件801與RDL 701之間利用凸塊下金屬化物(underbump metallization)。在其中第二外部連接件801為焊料凸塊的一實施例中，第二外部連接件801可使用諸如直接落球(direct ball drop)製程的落球方法形成。替代地，焊料凸塊可藉由以下操作形成：起初經由諸如蒸鍍、電鍍、印刷、焊料轉移的任何合適方法形成錫層，且接著執行回焊以便使材料塑形為所要凸塊形狀。一旦已經形成第二外部連接件801，便可執行測試以確保結構適合進一步處理。
圖9說明第一載體基底101自第一半導體元件201及環301的剝離。在一實施例中，第二外部連接件801且因此包含第一半導體元件201及環301的結構可附接至環結構(未單獨說明)。環結構可為意欲在剝離製程期間及之後為結構提供支撐及穩定性 的金屬環。在一實施例中，第二外部連接件801、第一半導體元件201以及環301使用例如紫外線膠帶附接至環結構，但可替代地使用任何其他合適的黏合劑或附接件。
一旦第二外部連接件801且因此包含第一半導體元件201及環301的結構附接至環結構，則第一載體基底101可使用例如用以變更黏合層103的黏合屬性的熱製程自包含第一半導體元件201及環301的結構剝離。在一特定實施例中，利用諸如紫外線(UV)雷射、二氧化碳(CO2)雷射或紅外線(IR)雷射的能量源來輻照及加熱黏合層103，直至黏合層103喪失其黏合屬性中的至少一些為止。一旦執行，則第一載體基底101及黏合層103可自包括第二外部連接件801、第一半導體元件201以及環301的結構實體地分離且移除。
圖10說明接墊的曝露，其包括用以形成第一開口1001且曝露第一金屬化層307的第一晶粒貼合膜105的圖案化。在一實施例中，第一晶粒貼合膜105可使用例如乾式蝕刻製程或雷射鑽孔方法加以圖案化。另外，一旦已經圖案化第一晶粒貼合膜105，則可繼續蝕刻製程(或單獨蝕刻製程)以便移除聚合物層303的部分且曝露第一金屬化層307。然而，任何合適的製程可用以曝露第一金屬化層307。
視情況，在已經移除第一晶粒貼合膜105之後，可置放背側球墊1003或其他凸塊下金屬化物。在一實施例中，背側球墊1003可包括導電材料，諸如焊料膏或有機可焊性保護劑(organic solderability preservative；OSP)，但可替代地利用任何合適的材料。在一實施例中，可使用模板塗覆背側球墊1003，但可替代地 利用任何合適的塗覆方法，且接著回焊背側球墊以便形成凸塊形狀。
圖11說明與第一金屬化層307實體接觸的第三外部連接1101的置放(在其中不存在背側球墊1003的實施例中)。在一實施例中，第三外部連接1101可形成以在第一金屬化層307與例如第一封裝體1100之間提供外部連接。第三外部連接1101可為接觸凸塊，諸如微凸塊或受控塌陷晶片連接(controlled collapse chip connection；C4)凸塊，且可包括諸如錫的材料或諸如焊料膏、銀或銅的其他合適材料。在其中第三外部連接1101為錫焊料凸塊的一實施例中，第三外部連接1101可藉由起初經由諸如蒸鍍、電鍍、印刷、焊料轉移、植球等的任何合適的方法形成例如約100μm的厚度的錫層而形成。一旦錫層已經形成於結構上，即可執行回焊以便將材料塑形成所要凸塊形狀。
圖11亦說明第三外部連接1101至第一封裝體1100的接合。在一實施例中，第一封裝體1100可包括封裝基底1103、第二半導體元件1105、第三半導體元件1107(接合至第二半導體元件1105)、接觸墊(用於電連接至第三外部連接1101)以及第二密封體1111。在一實施例中，封裝基底1103可為例如包括用以將第二半導體元件1105及第三半導體元件1107連接至第三外部連接1101的內部互連件(例如穿基底通孔)的封裝基底。
替代地，封裝基底1103可為中介物，其用作用以將第二半導體元件1105及第三半導體元件1107連接至第三外部連接1101的中間基底。在此實施例中，封裝基底1103可為例如矽基底(摻雜或未摻雜)或絕緣層上矽(silicon-on-insulator；SOI)基底 的主動層。然而，封裝基底1103可替代地為玻璃基底、陶瓷基底、聚合物基底或可提供合適的保護及/或互連功能性的任何其他基底。此等及任何其他合適材料可替代地用於封裝基底1103。
第二半導體元件1105可為經設計以用於既定目的的半導體元件，諸如成為記憶體晶粒(例如DRAM晶粒)、邏輯晶粒、中央處理單元(central processing unit；CPU)晶粒、被動積體元件、射頻模組或此等元件的組合等等。在一實施例中，第二半導體元件1105於其中包括積體電路元件，諸如電晶體、電容器、電感器、電阻器、第一金屬化層(未示出)等等，其視需要用於特定功能性。在一實施例中，第二半導體元件1105經設計及製造以與第一半導體元件201一起或同時運作。
第三半導體元件1107可類似於第二半導體元件1105。舉例而言，第三半導體元件1107可為經設計用於既定目的(例如DRAM晶粒)且包括用於所要功能性的積體電路元件的半導體元件。在一實施例中，第三半導體元件1107經設計以與第一半導體元件201及/或第二半導體元件1105一起或同時運作。
第三半導體元件1107可接合至第二半導體元件1105。在一實施例中，第三半導體元件1107僅與第二半導體元件1105實體地接合，諸如藉由使用黏合劑實體地接合。在此實施例中，第三半導體元件1107及第二半導體元件1105可使用例如電線接合(未單獨說明)來電連接至封裝基底1103，但可利用任何合適的電氣接合。
在另一實施例中，第三半導體元件1107可實體地及以電氣方式接合至第二半導體元件1105。在此實施例中，第三半導 體元件1107可包括外部連接(圖11中未單獨說明)，所述外部連接與第二半導體元件1105上的外部連接(圖11中亦未單獨說明)連接以便將第三半導體元件1107與第二半導體元件1105互連。
接觸墊可形成於封裝基底1103上以在第二半導體元件1105與例如第三外部連接1101之間形成電連接。在一實施例中，接觸墊可在封裝基底1103內形成在電佈線上方且與電佈線電接觸(諸如經由基底通孔)。接觸墊可包括鋁，但可替代地使用諸如銅的其他材料。可使用諸如濺鍍的沈積製程以形成材料層(未示出)且可接著經由合適製程(諸如，微影遮罩及蝕刻)移除所述材料層的部分以形成接觸墊。然而，可利用任何其他合適製程以形成接觸墊。
第二密封體1111可用於密封且保護第二半導體元件1105、第三半導體元件1107以及封裝基底1103。在一實施例中，第二密封體1111可為模製化合物，且可使用模製元件(圖11中未說明)置放。舉例而言，封裝基底1103、第二半導體元件1105以及第三半導體元件1107可置放於模製元件的空腔內，且所述空腔可被氣密性密封。第二密封體1111可在空腔經氣密性密封之前置放於空腔內，或可經由射出***出至空腔中。在一實施例中，第二密封體1111可為模製化合物樹脂，諸如聚醯亞胺、PPS、PEEK、PES、耐熱晶體樹脂或此等材料的組合等等。
一旦第二密封體1111已經置放於所述空腔中使得第二密封體1111密封封裝基底1103、第二半導體元件1105以及第三半導體元件1107周圍的區域，則第二密封體1111可固化以便硬化第二密封體1111以用於最佳保護。雖然準確的固化製程至少部 分地取決於為第二密封體1111選擇的特定材料，但在選擇模製化合物作為第二密封體1111的一實施例中，固化可經由諸如將第二密封體1111加熱至約100℃與約130℃之間(諸如約125℃)持續約60秒至約3000秒(諸如約600秒)的製程而發生。另外，引發劑及/或催化劑可包含於第二密封體1111內以更好地控制固化製程。
然而，如一般熟習此項技術者將認識到，上文所描述的固化製程僅為例示性製程，且不意欲限制當前實施例。可使用其他固化製程，諸如輻照射或甚至允許第二密封體1111在環境溫度下硬化。可使用任何合適的固化製程，且所有此等製程全部意欲包含於本文中所論述的實施例的範疇內。
一旦已經形成第三外部連接1101，則第三外部連接1101與接觸墊對準且被置放成與接觸墊實體接觸，且執行接合。舉例而言，在其中第三外部連接1101為焊料凸塊的一實施例中，接合製程可包括回焊製程，其中第三外部連接1101的溫度上升至第三外部連接1101將液化且流動的程度，藉此，一旦第三外部連接1101重新固化，則第一封裝體1100將接合至第三外部連接1101。視情況，底填充材料或焊料膏可置放於第一封裝體1100與密封體501之間。
圖11亦說明用以將第一半導體元件201與置放於第一載體基底101上的其他半導體元件分離的單體化製程。在一實施例中，單體化可藉由使用鋸片(未單獨說明)以穿過密封體501切割而執行。然而，如一般熟習此項技術者將認識到，利用鋸片以用於單體化僅為一個說明性實施例且不意欲為限制性的。可利 用用於執行單體化的任何方法，諸如利用一或多個蝕刻。此等方法及任何其他合適方法可用以對第一半導體元件201進行單體化。
在一實施例中，一種製造半導體元件的方法包含：將黏合層置放在載體上方；將第一半導體元件置放至所述載體上，所述第一半導體元件具有第一厚度；將第一基底置放至所述載體上，所述第一基底具有與所述第一半導體元件齊平的第一表面且具有小於所述第一厚度的第二厚度，其中導電柱與所述第一基底實體接觸；以及密封體與所述第一基底、所述導電柱以及所述第一半導體元件中的每一者實體接觸。在一實施例中，所述方法包含形成連接導電柱與第一半導體元件的外部連接的第一重佈線層。在一實施例中，第一重佈線層具有在約10μm至約50μm之間的厚度。在一實施例中，所述第一基底為圍繞第一半導體元件的環。在一實施例中，導電柱遠離所述第一基底延伸一距離，所述距離在約10μm與約200μm之間。在一實施例中，所述第一基底具有在約50μm與約300μm之間的厚度。在一實施例中，第一半導體元件為系統晶片半導體元件。
在另一實施例中，一種製造半導體元件的方法包含：運用導電佈線形成中介物；將導電柱電鍍至所述中介物上且與所述導電佈線電連接；移除所述中介物的一部分以形成環；將所述環置放至第一載體基底上；將第一半導體元件置放至所述第一載體基底上，其中在所述置放所述環及所述置放所述第一半導體元件之後，所述環在自上而下視圖中環繞所述第一半導體元件；運用密封體填充所述第一半導體元件與所述環之間的空間，其中在所述填充所述空間之後，所述密封體覆蓋所述導電柱的側壁；在所 述密封體的第一側上方形成重佈線層，其中所述重佈線層與所述導電柱及所述第一半導體元件的外部連接實體接觸；以及將第一封裝體附接到所述密封體的與所述第一側相對的第二側。在一實施例中，第一封裝體為記憶體封裝體。在一實施例中，所述形成所述中介物包括依序將導電層及介電材料層構建至不同於所述第一載體基底的第二載體基底上。在一實施例中，所述形成所述中介物包括形成完全穿過矽基底的開口。在一實施例中，所述形成所述中介物包括形成完全穿過玻璃基底的開口。在一實施例中，所述電鍍所述導電柱進一步包含：將光阻置放至所述中介物上；圖案化所述光阻以曝露所述導電佈線的一部分；以及經由所述光阻將導電材料電鍍至所述導電佈線上。在一實施例中，所述電鍍所述導電柱形成倒楔形形狀。
在另一實施例中，一種半導體元件包含：嵌入密封體內的第一半導體元件；嵌入所述密封體內的中介物，其中所述中介物具有第一部分及遠離所述第一部分延伸的導電柱，所述導電柱具有倒置楔形形狀，所述第一部分具有小於所述第一半導體元件的第二厚度的第一厚度，所述中介物環繞所述第一半導體元件；所述密封體的第一側上方的重佈線層，所述重佈線層將所述導電柱電連接至所述第一半導體元件；以及位於所述密封體與所述重佈線層相對的一側上的第一封裝體，所述第一封裝體經由所述中介物的所述第一部分及所述導電柱連接至所述第一半導體元件。在一實施例中，所述導電柱具有在約10μm與約200μm之間的高度。在一實施例中，所述中介物的所述第一部分具有小於所述第一半導體元件的第二高度的第一高度。在一實施例中，所述第一 部分包括矽芯。在一實施例中，所述第一部分包括玻璃。在一實施例中，所述第一半導體元件具有與所述中介物的所述第一部分的第二表面齊平的第一表面，且其中所述第一半導體元件具有與所述導電柱的第四表面齊平的第三表面，所述第一表面與所述第三表面相對。
前文概述若干實施例的特徵，從而使得熟習此項技術者可較好地理解本發明的態樣。熟習此項技術者應瞭解，其可易於使用本發明作為設計或修改用於實現本文中所引入的實施例的相同目的及/或達成相同優點的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不脫離本發明的精神及範疇，且熟習此項技術者可在不脫離本發明的精神及範疇的情況下在本文中作出各種改變、替代及更改。

Claims (10)

  1. 一種製造半導體元件的方法，所述方法包括：將黏合層置放在載體上方；將第一半導體元件置放至所述載體上，所述第一半導體元件具有第一厚度；將第一基底置放至所述載體上，所述第一基底具有小於所述第一厚度的第二厚度，其中導電柱與所述第一基底實體接觸；密封體與所述第一基底、所述導電柱以及所述第一半導體元件中的每一者實體接觸；薄化所述密封體，直至露出所述導電柱；以及形成第一重佈線層於所述密封體上，所述導電柱位於所述第一基底與所述第一重佈線層之間。
  2. 如申請專利範圍第1項所述的方法，其中所述第一重佈線層連接所述導電柱與所述第一半導體元件的外部連接。
  3. 如申請專利範圍第1項所述的方法，其中薄化所述密封體直至露出所述導電柱，以使所述密封體的上表面與所述導電柱的上表面實質上齊平。
  4. 一種製造半導體元件的方法，所述方法包括：運用導電佈線形成中介物；將導電柱電鍍至所述中介物上且與所述導電佈線電連接；移除所述中介物的一部分以形成環；將所述環置放至第一載體基底上；將第一半導體元件置放至所述第一載體基底上，其中在所述置放所述環及所述置放所述第一半導體元件之後，所述環在自上而下視圖中環繞所述第一半導體元件；運用密封體填充所述第一半導體元件與所述環之間的空間，其中在所述填充所述空間之後，所述密封體覆蓋所述導電柱的側壁；薄化所述密封體，直至露出所述導電柱；在所述密封體的第一側上方形成重佈線層，其中所述重佈線層與所述導電柱及所述第一半導體元件的外部連接兩者實體接觸；以及將第一封裝體附接到所述密封體的與所述第一側相對的第二側。
  5. 如申請專利範圍第4項所述的方法，其中所述形成所述中介物包括依序將導電層及介電材料層構建至不同於所述第一載體基底的第二載體基底上。
  6. 如申請專利範圍第4項所述的方法，其中薄化所述密封體直至露出所述導電柱，以使所述密封體的上表面與所述導電柱的上表面實質上齊平。
  7. 如申請專利範圍第4項所述的方法，其中所述電鍍所述導電柱更包括：將光阻置放至所述中介物上；圖案化所述光阻以曝露所述導電佈線的一部分；以及經由所述光阻將導電材料電鍍至所述導電佈線上。
  8. 一種半導體元件，包括：第一半導體元件，嵌入密封體內；中介物，嵌入所述密封體內，其中所述中介物具有第一部分及遠離所述第一部分延伸的導電柱，所述導電柱具有倒置楔形形狀，所述第一部分具有小於所述第一半導體元件的第二厚度的第一厚度，所述中介物環繞所述第一半導體元件，其中所述第一半導體元件具有與所述中介物的所述第一部分的第二表面齊平的第一表面，且其中所述第一半導體元件具有與所述導電柱的第四表面齊平的第三表面，所述第一表面與所述第三表面相對；重佈線層，在所述密封體的第一側上方，所述重佈線層將所述導電柱電連接至所述第一半導體元件；以及第一封裝體，位於所述密封體與所述重佈線層相對的一側上，所述第一封裝體經由所述中介物的所述第一部分及所述導電柱連接至所述第一半導體元件。
  9. 如申請專利範圍第8項所述的半導體元件，其中所述中介物的所述第一部分具有小於所述第一半導體元件的第二高度的第一高度。
  10. 如申請專利範圍第8項所述的半導體元件，其中所述第一部分包括矽芯或玻璃。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397475A (zh) * 2019-08-15 2021-02-23 力成科技股份有限公司 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
TWI734388B (zh) * 2019-12-24 2021-07-21 大陸商長江存儲科技有限責任公司 磁阻式隨機存取記憶體

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10269682B2 (en) * 2015-10-09 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Cooling devices, packaged semiconductor devices, and methods of packaging semiconductor devices
CN108604586B (zh) 2016-02-10 2021-10-26 超极存储器股份有限公司 半导体装置
US10757800B1 (en) 2017-06-22 2020-08-25 Flex Ltd. Stripline transmission lines with cross-hatched pattern return plane, where the striplines do not overlap any intersections in the cross-hatched pattern
US11224117B1 (en) 2018-07-05 2022-01-11 Flex Ltd. Heat transfer in the printed circuit board of an SMPS by an integrated heat exchanger
US10636756B2 (en) * 2018-07-05 2020-04-28 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming protrusion E-bar for 3D SIP
KR102499039B1 (ko) * 2018-11-08 2023-02-13 삼성전자주식회사 캐리어 기판 및 상기 캐리어 기판을 이용한 반도체 패키지의 제조방법
US10964660B1 (en) 2018-11-20 2021-03-30 Flex Ltd. Use of adhesive films for 3D pick and place assembly of electronic components
US11088095B2 (en) * 2018-12-07 2021-08-10 Nanya Technology Corporation Package structure
US10896877B1 (en) * 2018-12-14 2021-01-19 Flex Ltd. System in package with double side mounted board
US11557541B2 (en) * 2018-12-28 2023-01-17 Intel Corporation Interconnect architecture with silicon interposer and EMIB
US10770433B1 (en) * 2019-02-27 2020-09-08 Apple Inc. High bandwidth die to die interconnect with package area reduction
CN111883506B (zh) * 2019-05-03 2022-09-06 矽品精密工业股份有限公司 电子封装件及其承载基板与制法
IT201900006740A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di strutturazione di substrati
IT201900006736A1 (it) 2019-05-10 2020-11-10 Applied Materials Inc Procedimenti di fabbricazione di package
US11931855B2 (en) 2019-06-17 2024-03-19 Applied Materials, Inc. Planarization methods for packaging substrates
US11171127B2 (en) * 2019-08-02 2021-11-09 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and method of manufacturing semiconductor device
US11862546B2 (en) 2019-11-27 2024-01-02 Applied Materials, Inc. Package core assembly and fabrication methods
KR102664267B1 (ko) * 2020-02-20 2024-05-09 삼성전자주식회사 반도체 패키지
US11257790B2 (en) 2020-03-10 2022-02-22 Applied Materials, Inc. High connectivity device stacking
US11454884B2 (en) 2020-04-15 2022-09-27 Applied Materials, Inc. Fluoropolymer stamp fabrication method
US11400545B2 (en) 2020-05-11 2022-08-02 Applied Materials, Inc. Laser ablation for package fabrication
DE102021100338A1 (de) * 2020-05-20 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterbauelement und herstellungsverfahren
US11508633B2 (en) * 2020-05-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure having taper-shaped conductive pillar and method of forming thereof
KR20220000273A (ko) 2020-06-25 2022-01-03 삼성전자주식회사 반도체 패키지
US11676832B2 (en) 2020-07-24 2023-06-13 Applied Materials, Inc. Laser ablation system for package fabrication
US11764179B2 (en) * 2020-08-14 2023-09-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
KR20220042705A (ko) * 2020-09-28 2022-04-05 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11521937B2 (en) 2020-11-16 2022-12-06 Applied Materials, Inc. Package structures with built-in EMI shielding
US11404318B2 (en) 2020-11-20 2022-08-02 Applied Materials, Inc. Methods of forming through-silicon vias in substrates for advanced packaging
US11705365B2 (en) 2021-05-18 2023-07-18 Applied Materials, Inc. Methods of micro-via formation for advanced packaging
TWI776710B (zh) * 2021-10-18 2022-09-01 創意電子股份有限公司 中介層及半導體封裝
US20230147337A1 (en) * 2021-11-06 2023-05-11 Onano Industrial Corp. Three-dimensional ltcc package structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201401466A (zh) * 2012-06-21 2014-01-01 Stats Chippac Ltd 形成嵌入式封裝上矽扇出封裝的半導體裝置及方法
JP5617846B2 (ja) * 2009-11-12 2014-11-05 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
CN107424940A (zh) * 2016-05-24 2017-12-01 台湾积体电路制造股份有限公司 集成扇出型封装体的制造方法

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5240043A (en) 1975-09-25 1977-03-28 Shimada Phys & Chem Ind Co Ltd Waveguide-type directional coupler
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
FR2944865B1 (fr) * 2009-04-27 2011-06-24 Commissariat Energie Atomique Capteur de contrainte et son procede de realisation.
EP2557597A4 (en) 2010-04-07 2014-11-26 Shimadzu Corp RADIATION DETECTOR AND METHOD FOR MANUFACTURING SAME
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8384227B2 (en) * 2010-11-16 2013-02-26 Stats Chippac, Ltd. Semiconductor device and method of forming interposer frame electrically connected to embedded semiconductor die
US8648470B2 (en) * 2011-01-21 2014-02-11 Stats Chippac, Ltd. Semiconductor device and method of forming FO-WLCSP with multiple encapsulants
DE102011001591A1 (de) * 2011-03-28 2012-10-04 Zf Lenksysteme Gmbh Vorrichtung zum Freigeben einer Öffnung in einem Gehäuseteil eines Lenkgetriebes
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US8810024B2 (en) * 2012-03-23 2014-08-19 Stats Chippac Ltd. Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US20130249101A1 (en) * 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US20140012494A1 (en) * 2012-07-06 2014-01-09 International Business Machines Corporation Collaborative gps tracking
US9165887B2 (en) * 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9559039B2 (en) * 2012-09-17 2017-01-31 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using substrate having base and conductive posts to form vertical interconnect structure in embedded die package
KR101419597B1 (ko) * 2012-11-06 2014-07-14 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9378982B2 (en) * 2013-01-31 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Die package with openings surrounding end-portions of through package vias (TPVs) and package on package (PoP) using the die package
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9087832B2 (en) * 2013-03-08 2015-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage reduction and adhesion improvement of semiconductor die package
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US8980691B2 (en) * 2013-06-28 2015-03-17 Stats Chippac, Ltd. Semiconductor device and method of forming low profile 3D fan-out package
US9583420B2 (en) * 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US10971476B2 (en) * 2014-02-18 2021-04-06 Qualcomm Incorporated Bottom package with metal post interconnections
US9735134B2 (en) * 2014-03-12 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with through-vias having tapered ends
US9449947B2 (en) * 2014-07-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package for thermal dissipation
CN106672888B (zh) * 2015-11-11 2022-03-11 恩智浦美国有限公司 封装集成电路管芯的方法和器件
KR101681031B1 (ko) * 2015-11-17 2016-12-01 주식회사 네패스 반도체 패키지 및 그 제조방법
US10276543B1 (en) * 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device package and method of forming semicondcutor device package
EP4181196A3 (en) * 2017-12-29 2023-09-13 INTEL Corporation Microelectronic assemblies with communication networks

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5617846B2 (ja) * 2009-11-12 2014-11-05 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
TW201401466A (zh) * 2012-06-21 2014-01-01 Stats Chippac Ltd 形成嵌入式封裝上矽扇出封裝的半導體裝置及方法
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法
CN107424940A (zh) * 2016-05-24 2017-12-01 台湾积体电路制造股份有限公司 集成扇出型封装体的制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397475A (zh) * 2019-08-15 2021-02-23 力成科技股份有限公司 具有微细间距硅穿孔封装的扇出型封装晶片结构及单元
TWI734388B (zh) * 2019-12-24 2021-07-21 大陸商長江存儲科技有限責任公司 磁阻式隨機存取記憶體

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