TWI659420B - 半導體記憶體裝置 - Google Patents

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田中千加
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Abstract

根據一實施方式，半導體記憶體裝置包含：第一記憶體單元，包含第一電晶體及第一電容器，第二記憶體單元，包含第二電晶體及第二電容器，第一字線，電耦合於第一電晶體，第二字線，電耦合於第二電晶體，及第一電路，在睡眠模式期間第一電路供應第一電壓至第一字線及與第一電壓不同的第二電壓至第二字線。

Description

半導體記憶體裝置
[0001] 於此所述的實施方式係一般關於半導體記憶體裝置。
[0002] 記憶體系統具有記憶體階層結構。記憶體階層結構包含具有不同操作速度的記憶體。更特定的是，記憶體階層結構包含依高速操作次序的SRAM(靜態隨機存取記憶體)、DRAM(動態隨機存取記憶體)、NAND快閃記憶體及其它。這些記憶體在資料滯留及操作速度上彼此不同。當記憶體之間的資料傳輸具有不同資料滯留，會因而發生管理耗費。因此，想要的是廣泛的系統由DRAM涵蓋以簡化記憶體階層結構且降低管理耗費。 　　[0003] 唯，使用傳統DRAM不能任意設定資料滯留及操作速度。因此，它以往都不能在記憶體階層結構中解決此問題。
[0004] 一般而言，根據一實施方式，半導體記憶體裝置包含：第一記憶體單元，包含第一電晶體及第一電容器，第二記憶體單元，包含第二電晶體及第二電容器，第一字線，電耦合於第一電晶體，第二字線，電耦合於第二電晶體，及第一電路，在睡眠模式期間第一電路供應第一電壓至第一字線及與第一電壓不同的第二電壓至第二字線。 　　[0005] 於此後實施方式將參照圖式敘述。於圖式中，相同的構件賦予相同的參考符號。
[0018] 根據實施方式的半導體記憶體裝置現在將於後參照圖1至12敘述。半導體記憶體裝置為DRAM的情況將於下敘述。此外，於之後的敘述，「耦合」不僅表示作出直接耦合的情況，而亦是耦合藉由任意元件作出的情況。此外，電晶體的第一端部代表源極及汲極的其中一者，且電晶體的第二端部代表源極及汲極的另一者。此外，電晶體的控制端部代表閘極。 [結構範例] 　　[0019] 首先，根據實施方式的半導體記憶體裝置的結構範例將被敘述。 　　[0020] 圖1為顯示包含半導體記憶體裝置(DRAM)的記憶體系統100的圖，根據實施方式。 　　[0021] 如圖1所示，記憶體系統100包含處理器110、DRAM120及NAND快閃記憶體130。 　　[0022] 處理器110控制記憶體系統100的整個操作。處理器包含SRAM111。SRAM111用作處理器110中的緩衝器。DRAM120用作處理器110的工作記憶體。NAND快閃記憶體130以非揮發的方式儲存使用者資料。處理器110、DRAM120及NAND快閃記憶體130藉由匯流排電耦合於主機200。 　　[0023] 如將於後敘述的，在此實施方式的DRAM120中，資料滯留及操作速度可任意設定。因此，DRAM120的部分可用作工作記憶體且可用以代替SRAM111或NAND快閃記憶體130。 　　[0024] 圖2為顯示半導體記憶體裝置的圖，根據實施方式。 　　[0025] 如圖2所示，DRAM120包含控制器121、字線控制電路122、位元線控制電路123及記憶體單元陣列125。 　　[0026] 記憶體單元陣列125包含第一記憶體區125A及第二記憶體區125B。第一記憶體區125A及第二記憶體區125B在資料的滯留上彼此不同。此外，第一記憶體區125A及第二記憶體區125B在操作速度上彼此不同(例如，寫入操作速度)。更特定的是，例如，第一記憶體區125A的資料滯留高於第二記憶體區125B的資料滯留。另一方面，第一記憶體區125A的操作速度低於第二記憶體區125B的操作速度。因此，例如，第一記憶體區125A儲存的資料具有的重要性等級高於第二記憶體區125B儲存的資料。 　　[0027] 圖3為顯示半導體記憶體裝置中的記憶體單元陣列125的圖，根據實施方式。 　　[0028] 如圖3所示，記憶體單元陣列125包含位元線BL(BL0至BLj)、字線WL(WL0至WLi)及記憶體單元MC。 　　[0029] 位元線BL0至BLj於第一方向延伸且於與第一方向交差的第二方向對準。字線WL0至WLi延伸於第二方向且於第一方向對準。記憶體單元MC分別提供於位元線BL0至BLj及字線WL0至WLi的交叉部分。亦即，記憶體單元MC配置為矩陣。 　　[0030] 各記憶體單元MC包含選擇電晶體SR及電容器C。選擇電晶體ST的第一端部電耦合於位元線BL0至BLj的其中之任一。選擇電晶體ST的控制端部電耦合於字線WL0至WLi的其中之任一。選擇電晶體ST的第二端部電耦合於電容器C的第一端部。電容器C的第二端部電耦合於接地端部。 　　[0031] 於此，例如，第一記憶體區125A包含記憶體單元MC，其電耦合於字線WL0至WLK，且第二記憶體區125B包含記憶體單元MC，其電耦合於字線WLk+1至WLi。亦即，第一記憶體區125A及第二記憶體區125B以字線的單位分開(於此，字線WL0至WLl及字線WLk+1至WLi) 　　[0032] 需注意的是，第一記憶體區125A及第二記憶體區125B的分開不限於上述的例子。於各第一記憶體區125A及第二記憶體區125B中的字線WL的數量為任意。此外，分開不限二(即，第一記憶體區125A及第二記憶體區125B)，分開為三或更多區是可能的。 　　[0033] 圖4為顯示半導體記憶體裝置中的選擇電晶體ST的閘極電壓與選擇電晶體ST關閉漏電流之間的關係，根據實施方式。圖5為顯示半導體記憶體裝置中的記憶體單元MC的資料滯留與選擇電晶體ST的關閉漏電流之間的關係，根據實施方式。 　　[0034] 於此例，選擇電晶體ST的通道包含氧化物半導體。氧化物半導體通道具有非常低的洩漏特性。亦即，如圖4所示，當選擇電晶體ST的閘極電壓降低，關閉漏電流降低非常多。當選擇電晶體ST的關閉漏電流可降低，記憶體單元MC的資料滯留可增加，如圖5所示。因此，於此例，當在睡眠模式的選擇電晶體的閘極電壓(關閉(OFF)電壓)降低，記憶體單元MC的資料滯留可增加。 　　[0035] 控制器121根據從主機200的指令控制字線控制電路122及位元線控制電路123的多樣的操作。控制器121包含快取記憶體121A。在寫入期間，主機200傳送寫入資料的滯留資訊，與寫入資料一起，至控制器121。滯留資訊為指示寫入資料應被保持的期間的資訊。快取記憶體121A基於從主機200的寫入資料及滯留資訊而儲存寫入資料的位址資訊、字線設定電壓資訊、及再新週期資訊。 　　[0036] 於此，寫入資料的位址資訊為指示寫入資料的位址的資訊，且它為，例如，指示寫入資料要寫入第一記憶體區125A及第二記憶體區125B中的何者的資訊。字線設定電壓資訊為指示在睡眠模式期間供應至第一記憶體區125A中的字線WL(WL至WLk)的電壓的資訊及供應至第二記憶體區125B的字線WL(WLk+1至WLi)的電壓的資訊。此外，再新週期資訊為指示對第一記憶體區125A中的記憶體單元MC執行的再新的週期及對第二記憶體區125B中的記憶體單元MC執行的再新的週期的資訊。 　　[0037] 記憶體單元MC的資料滯留(例如，一年)由在睡眠模式期間供應至字線WL的電壓決定。此外，再新的週期設定為不大於記憶體單元MC的資料滯留(例如，半年)的週期。因此，記憶體單元MC中的資料以實質非揮發的方式受到保障(例如，半年)。 　　[0038] 如圖2所示，位元線控制電路123包含位元線解碼器123A及感測放大器123B。位元線解碼器123A根據控制器121的控制選擇位元線BL。感測放大器123B基於被選擇的位元線BL中的電壓偵測儲存於記憶體單元MC中的資料。此外，感測放大器123B預充電位元線BL至預定的電壓。 　　[0039] 圖6為顯示半導體記憶體裝置中的字線控制電路122的圖，根據實施方式。 　　[0040] 如圖6所示，字線控制電路122包含字線解碼器122A、字線驅動器122B及電壓位移調整器122C。 　　[0041] 字線解碼器122A根據控制器121的控制選擇字線WL。字線驅動器122B供應預定的電壓至選擇的字線WL。電壓位移調整器122C位移電源供應電壓的電壓位準，且調節供應至字線WL的電壓範圍。 　　[0042] 更特定的是，電壓位移調整器122C基於快取記憶體121A中的位址資訊及字線設定電壓資訊調節供應至第一記憶體區125A及第二記憶體區125B的電壓範圍。字線驅動器122B供應由電壓位移調整器122C調節的電壓至字線WL。於此，字線驅動器122B供應電壓V1至V2至第一記憶體區125A中的字線WL0至WLk且供應電壓V1'至V2'至第二記憶體區125B中的字線WLk+1至WLi(V1'＞V1、V2'＞V2)。電壓V1為，例如負電壓。 　　[0043] 亦即，字線驅動器122B供應電壓V2作為選擇電晶體ST的的開啟(ON)電壓至第一記憶體區125A中的字線WL0至WLk，且供應電壓V1作為其關閉電壓。另一方面，字線驅動器122B供應電壓V2'作為選擇電晶體ST的的開啟電壓至第二記憶體區125B中的字線WLk+1至WLi，且供應電壓V1'作為其關閉電壓。 　　[0044] 需注意的是，電壓V1至V2及電壓V1'至V2'的電壓範圍是固定的(V2-V1=V2'-V1')。因此，在給予寫入資料的資料滯留優先的情況，電壓範圍被設定為低，且在給予寫入資料的寫入速度優先的情況，電壓範圍被設定為高。 [操作次序範例] 　　[0045] 根據實施方式的半導體記憶體裝置的操作次序範例現在將被敘述。 　　[0046] 圖7為顯示半導體記憶體裝置的操作次序的圖，根據實施方式。 　　[0047] 於此，圖顯示於第一記憶體區125A及第二記憶體區125B中寫入操作被執行且之後睡眠模式開始的次序。在睡眠模式期間再新週期地執行。於此，睡眠模式代表在操作中資料被保持的期間，此操作與多樣的操作(例如寫入、讀取或抹除)不同，且亦代表系統的電源為關閉的期間。此外，於第一記憶體區125A中，再新在週期T1中執行，且之後在執行資料重寫入(第二寫入操作)時，週期動態地改變至週期T3(＞T1)。另一方面，於第二記憶體區125B中，再新在週期T2(＜T1)中執行，且之後在執行資料重寫入時，週期動態地改變至週期T1。現在，操作次序將於後詳細敘述。 　　[0048] 首先，如圖7所示，於第一記憶體區125A及第二記憶體區125B中寫入操作被執行。此寫入操作為從主機200的資料被寫入於第一記憶體區125A及第二記憶體區125B的兩者的例子。於此時，首先，主機200傳送寫入資料及滯留資訊至控制器121。控制器121基於從主機200的寫入資料設定此寫入資料的位址資訊，且儲存位址資訊於快取記憶體121A中。此外，控制器121基於從主機200的滯留資訊而設定字線設定電壓資訊及再新週期資訊，且儲存字線設定電壓資訊及再新週期資訊於快取記憶體121A中。 　　[0049] 於此，作為字線設定電壓資訊，在睡眠模式期間供應至第一記憶體區125A中的字線WL的電壓(關閉電壓)V1及在睡眠模式期間供應至第二記憶體區125B中的字線WL的電壓(關閉電壓)V1被儲存。此外，作為再新週期資訊，對第一記憶體區125A中的記憶體單元MC的再新的週期T1及對第二記憶體區125B中的記憶體單元MC的再新的週期T2的被儲存。 　　[0050] 此外，當選擇電晶體的關閉電壓設定為電壓V1及V1'，在寫入操作期間供應至第一記憶體區125A中的字線WL的電壓V2(開啟電壓)及在寫入操作期間供應至第二記憶體區125B中的字線WL的電壓V2'(開啟電壓)被設定。亦即，於多樣的操作中電壓V1至V2可被供應至第一記憶體區125A中的字線WL，且於多樣的操作中電壓V1'至V2'可被供應至第二記憶體區125B中的字線WL。 　　[0051] 需注意的是，於多樣的操作預定的電壓為依序供應至位元線BL0至BLj，但此點將於以下的敘述中省略。 　　[0052] 圖8為顯示半導體記憶體裝置中的第一記憶體區125A的寫入操作的圖，根據實施方式。圖9為顯示半導體記憶體裝置中的第二記憶體區125B中的寫入操作的圖，根據實施方式。圖8顯示對電耦合於字線WL0的記憶體單元MC寫入，且圖9顯示對電耦合於字線WLk+1的記憶體單元MC寫入。 　　[0053] 如圖8所示，在第一記憶體區125A中的寫入資料期間，字線控制電路122基於字線設定電壓資訊而供應電壓V2至第一記憶體區125A中的選擇的字線WL0。此外，字線控制電路122基於字線設定電壓資訊而供應電壓V1至第一記憶體區125A中的非選擇的字線WL1至WLk。此外，字線控制電路122基於字線設定電壓資訊而供應電壓V1'至第二記憶體區125B中的非選擇的字線WLk+1至WLi。因此，電耦合於選擇的字線WL0的選擇電晶體ST開啟，且寫入於包含已開啟的選擇電晶體ST的記憶體單元MC中執行。另一方面，電耦合於非選擇的字線WL1至WLi的選擇電晶體ST關閉。 　　[0054] 如圖9所示，在第二記憶體區125B中的寫入資料期間，字線控制電路122基於字線設定電壓資訊而供應電壓V2'至第二記憶體區125B中的選擇的字線WLk+1。此外，字線控制電路122基於字線設定電壓資訊而供應電壓V1'至第二記憶體區125B中的非選擇的字線WLk+2至WLi。此外，字線控制電路122基於字線設定電壓資訊而供應電壓V1至第一記憶體區125A中的非選擇的字線WL0至WLk。因此，電耦合於選擇的字線WLk+1的選擇電晶體ST開啟，且寫入於包含已開啟的選擇電晶體ST的記憶體單元MC中執行。另一方面，電耦合於非選擇的字線WL0至WLk及WLk+2至WLi的選擇電晶體ST關閉。 　　[0055] 於此，在第二記憶體區125B中的寫入期間的電壓V2'大於在第一記憶體區125A中的寫入期間的電壓V2。因此，在第二記憶體區125B中的寫入操作速度高於在第一記憶體區125A中的寫入操作速度。 　　[0056] 接著，如圖7所示，第一記憶體區125A及第二記憶體區125B進入睡眠模式。 　　[0057] 圖10為顯示半導體記憶體裝置中的第一記憶體區125A及第二記憶體區125B的睡眠模式的圖，根據實施方式。 　　[0058] 如圖10所示，在睡眠模式期間，字線控制電路122基於字線設定電壓資訊而供應電壓V1至第一記憶體區125A中的字線WL0至WLk。另一方面，在睡眠模式期間，字線控制電路122基於字線設定電壓資訊而供應電壓V1'至第二記憶體區125B中的字線WLk+1至WLi。因此，電耦合於所有字線WL0至WLi的選擇電晶體ST關閉。 　　[0059] 於此，在睡眠模式期間的第二記憶體區125B中的電壓V1'大於在睡眠模式期間的第一記憶體區125A的電壓V1。因此，在第二記憶體區125B中的從記憶體單元MC的關閉漏電流大於在第一記憶體區125A中的從記憶體單元MC的關閉漏電流。亦即，第一記憶體區125A的資料滯留高於第二記憶體區125B的資料滯留。 　　[0060] 因此，如圖7所示，在睡眠模式期間，基於再新週期資訊在週期T1中第一記憶體區125A執行再新，且基於再新週期資訊在週期T2中第二記憶體區125B執行再新。 　　[0061] 圖11為顯示半導體記憶體裝置中的第一記憶體區125A的再新的圖，根據實施方式。 　　[0062] 如圖11所示，在第一記憶體區125A中的再新期間，字線控制電路122基於字線設定電壓資訊而依序供應電壓V2至第一記憶體區125A中的選擇的字線WL0至WLk。因此，電耦合於選擇的字線WL0至WLk的選擇電晶體ST依序開啟，且再新對包含已開啟的選擇電晶體ST的記憶體單元MC執行。此外，字線控制電路122基於字線設定電壓資訊而供應電壓V1'至第二記憶體區125B中的字線WLk+1至WLi。因此，電耦合於字線WLk+1至WLi的選擇電晶體ST關閉。 　　[0063] 圖12為顯示半導體記憶體裝置中的第二記憶體區125B的再新的圖，根據實施方式。 　　[0064] 如圖12所示，在第二記憶體區125B中的再新期間，字線控制電路122基於字線設定電壓資訊而依序供應電壓V2'至第二記憶體區125B中的字線WLk+1至WLi。因此，電耦合於選擇的字線WLk+1至WLi的選擇電晶體ST依序開啟，且再新對包含已開啟的選擇電晶體ST的記憶體單元MC執行。此外，字線控制電路122基於字線設定電壓資訊而供應電壓V1至第一記憶體區125A中的字線WL0至WLk。因此，電耦合於字線WL0至WLk的選擇電晶體ST關閉。 　　[0065] 之後，如圖7所示，於第一記憶體區125A及第二記憶體區125B中第二寫入操作被執行。此寫入操作為從主機200的資料僅被寫入於第一記憶體區125A的例子。於此時，首先，主機200傳送滯留資訊，與寫入資料一起，至控制器122。另一方面，第一記憶體區125A中的先前寫入的資料被重寫入於第二記憶體區125B中。控制器121基於從主機200的寫入資料重設此寫入資料的位址資訊，且儲存位址資訊於快取記憶體121A中。此外，控制器121基於從主機200的滯留資訊而重設字線設定電壓資訊及再新週期資訊，且儲存字線設定電壓資訊及再新週期資訊於快取記憶體121A中。 　　[0066] 此時，即使從主機200的滯留資訊未出現，位址資訊、字線設定電壓資訊、及再新週期資訊基於已儲存於快取記憶體121中的資訊而重設。 　　[0067] 於此，作為字線設定電壓資訊，在睡眠模式期間供應至第一記憶體區125A中的字線WL的電壓(關閉電壓)V3(＜V1)及在睡眠模式期間供應至第二記憶體區125B中的字線WL的電壓(關閉電壓)V1被儲存。此外，作為再新週期資訊，對第一記憶體區125A中的記憶體單元MC的再新的週期T3(＞T1)及對第二記憶體區125B中的記憶體單元MC的再新的週期T1的被儲存。 　　[0068] 此外，當選擇電晶體ST的關閉電壓設定為電壓V3及V1，在寫入操作中供應至第一記憶體區125A中的字線WL的電壓(開啟電壓)V4(＜V2)及在寫入操作中供應至第二記憶體區125B中的字線WL的電壓(開啟電壓)V2被設定。亦即，於多樣的操作中電壓V3至V4可被供應至第一記憶體區125A中的字線WL，且於多樣的操作中電壓V1至V2可被供應至第二記憶體區125B中的字線WL。 　　[0069] 之後，於第一記憶體區125A中，於寫入期間電壓V4被供應至選擇的字線WL，且電壓V3被供應至非選擇的字線WL。此外，於第一記憶體區125A中，於週期T3中的睡眠模式期間再新被執行。此外，在第一記憶體區125A中，在睡眠模式期間電壓V3被供應至字線WL。此外，在第一記憶體區125A中，在再新期間電壓V4依序被供應至字線WL。 　　[0070] 另一方面，在第二記憶體區125B中，因為先前寫入於第一記憶體區125A中的資料被重寫入，相同的上述操作於第一記憶體區125A中被執行。 [功效] 　　[0071] 根據上述實施方式，控制器121包含快取記憶體121A。快取記憶體121A基於從主機200的寫入資料及滯留資訊而儲存寫入資料的位址資訊、字線設定電壓資訊、及再新週期資訊。各記憶體區中的字線的電壓及再新週期可基於這些資訊項目而設定。因此，於各記憶體區中，資料滯留可被任意設定。 　　[0072] 此外，除了在各記憶體區的再新期間的字線的電壓(關閉電壓)，在各記憶體區的寫入期間的選擇的字線的電壓(開啟電壓)可被設定。因此，於各記憶體區中，寫入操作速度可被任意設定。 　　[0073] 如上所述，任意設定DRAM120中的各記憶體區的資料滯留及寫入操作速度致能DRAM120用作記憶體系統100的廣泛記憶體。亦即，可使用DRAM120取代NAND快閃記憶體130及SRAM111。因此，記憶體系統100中的記憶體階層結構可被簡化，且記憶體系統100的成本可降低。此外，可以最小化關聯於在記憶體系統100中的資料滯留上彼此不同的記憶體之間的資料傳輸的管理耗費。 　　[0074] 雖然敘述了特定的實施方式，這些實施方式僅以例子的方式呈現，且無意限制發明的範圍。確實，於此所述的新穎的實施方式可以多樣的其它形式實施；此外，對於於此所述的實施方式的多樣的省略、替代及形式的改變可被作出而不脫離發明的精神。隨附的申請專利範圍及它們的均等有意涵蓋此形式或修改，只要它們會落入發明的範圍及精神中。
[0075]
100‧‧‧記憶體系統
110‧‧‧處理器
111‧‧‧SRAM
120‧‧‧DRAM
121‧‧‧控制器
122‧‧‧字線控制電路
122A‧‧‧字線解碼器
122B‧‧‧字線驅動器
122C‧‧‧電壓位移調整器
123‧‧‧位元線控制電路
123A‧‧‧位元線解碼器
123B‧‧‧感測放大器
125‧‧‧記憶體單元陣列
125A‧‧‧第一記憶體區
125B‧‧‧第二記憶體區
130‧‧‧NAND快閃記憶體
200‧‧‧主機
[0006] 圖1為顯示包含半導體記憶體裝置的記憶體系統的圖，根據實施方式； 　　[0007] 圖2為顯示半導體記憶體裝置的圖，根據實施方式； 　　[0008] 圖3為顯示半導體記憶體裝置中的記憶體單元陣列的圖，根據實施方式； 　　[0009] 圖4為顯示半導體記憶體裝置中的選擇電晶體的閘極電壓與選擇電晶體的關閉漏電流之間的關係，根據實施方式； 　　[0010] 圖5為顯示半導體記憶體裝置中的記憶體單元的資料滯留與選擇電晶體的關閉漏電流之間的關係，根據實施方式； 　　[0011] 圖6為顯示半導體記憶體裝置中的字線控制電路的圖，根據實施方式； 　　[0012] 圖7為顯示半導體記憶體裝置的操作次序的圖，根據實施方式； 　　[0013] 圖8為顯示半導體記憶體裝置中的第一記憶體區中的寫入操作的圖，根據實施方式； 　　[0014] 圖9為顯示半導體記憶體裝置中的第二記憶體區中的寫入操作的圖，根據實施方式； 　　[0015] 圖10為顯示半導體記憶體裝置中的第一記憶體區及第二記憶體區的睡眠模式的圖，根據實施方式； 　　[0016] 圖11為顯示半導體記憶體裝置中的第一記憶體區的再新的圖，根據實施方式；且 　　[0017] 圖12為顯示半導體記憶體裝置中的第二記憶體區的再新的圖，根據實施方式。

Claims (13)

  1. 一種半導體記憶體裝置，包含：第一記憶體單元，包含第一電晶體及第一電容器；第二記憶體單元，包含第二電晶體及第二電容器；第一字線，電耦合於該第一電晶體；第二字線，電耦合於該第二電晶體；及第一電路，在睡眠模式期間該第一電路供應第一電壓至該第一字線及與該第一電壓不同的第二電壓至該第二字線。
  2. 如請求項1的裝置，更包含控制器，該控制器儲存在該睡眠模式期間供應至該第一字線的該第一電壓的資訊及在該睡眠模式期間供應至該第二字線的該第二電壓的資訊。
  3. 如請求項2的裝置，其中該控制器儲存該第一記憶體單元的第一再新週期的資訊及該第二記憶體單元的第二再新週期的資訊。
  4. 如請求項3的裝置，其中該第一電路基於該第一再新週期的該資訊在第一週期中對該第一記憶體單元執行再新，且基於該第二再新週期的該資訊在與該第一週期不同的第二週期中對該第二記憶體單元執行再新。
  5. 如請求項1的裝置，其中在寫入期間，當該第一記憶體單元為寫入目標時，該第一電路供應第三電壓至該第一字線，且當該第二記憶體單元為寫入目標時，該第一電路供應與該第三電壓不同的第四電壓至該第二字線。
  6. 如請求項2的裝置，其中在寫入期間，該控制器基於從外部的寫入資料及該寫入資料的滯留資訊而設定且儲存該第一電壓的該資訊及該第二電壓的該資訊。
  7. 如請求項3的裝置，其中在寫入期間，該控制器基於從外部的寫入資料及該寫入資料的滯留資訊而設定且儲存該第一再新週期的該資訊及該第二再新週期的該資訊。
  8. 一種半導體記憶體裝置，包含：第一記憶體單元，包含第一電晶體及第一電容器；第二記憶體單元，包含第二電晶體及第二電容器；第一字線，電耦合於該第一電晶體；第二字線，電耦合於該第二電晶體；第一電路，該第一電路供應在第一範圍的電壓至該第一字線及在與該第一範圍不同的第二範圍的電壓至該第二字線；及控制器，該控制器儲存在睡眠模式期間供應至該第一字線的第一電壓的資訊及在該睡眠模式期間供應至該第二字線的第二電壓的資訊。
  9. 如請求項8的裝置，其中該控制器儲存該第一記憶體單元的第一再新週期的資訊及該第二記憶體單元的第二再新週期的資訊。
  10. 如請求項9的裝置，其中該第一電路基於該第一再新週期的該資訊在第一週期中對該第一記憶體單元執行再新，且基於該第二再新週期的該資訊在與該第一週期不同的第二週期中對該第二記憶體單元執行再新。
  11. 如請求項8的裝置，其中在寫入期間，當該第一記憶體單元為寫入目標時，該第一電路供應第三電壓至該第一字線，且當該第二記憶體單元為寫入目標時，該第一電路供應與該第三電壓不同的第四電壓至該第二字線。
  12. 如請求項8的裝置，其中在寫入期間，該控制器基於從外部的寫入資料及該寫入資料的滯留資訊而設定且儲存該第一電壓的該資訊及該第二電壓的該資訊。
  13. 如請求項9的裝置，其中在寫入期間，該控制器基於從外部的寫入資料及該寫入資料的滯留資訊而設定且儲存該第一再新週期的該資訊及該第二再新週期的該資訊。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11726544B2 (en) 2020-07-03 2023-08-15 Mediatek Inc. Dynamic agent for multiple operators optimization
US20220004399A1 (en) * 2020-07-03 2022-01-06 Mediatek Inc. Dynamic loading neural network inference at dram/on-bus sram/serial flash for power optimization
JP2022064497A (ja) 2020-10-14 2022-04-26 キオクシア株式会社 メモリシステム

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999471A (en) * 1997-01-30 1999-12-07 Samsung Electronics, Co., Ltd. Semiconductor memory device having a refresh function and a method for refreshing the same
CN1357890A (zh) * 2000-12-05 2002-07-10 简篇 动态随机存取存储器结构及操作方法
US7002874B1 (en) * 2005-03-16 2006-02-21 United Memories, Inc. Dual word line mode for DRAMs
US20070070683A1 (en) * 2005-09-28 2007-03-29 Dirk Fuhrmann Random access memory including first and second voltage sources
TW200903512A (en) * 2007-05-18 2009-01-16 Qualcomm Inc Method and apparatus for reducing leakage current in memory arrays
TWM485348U (zh) * 2014-04-18 2014-09-01 jia-cheng Zhang 汽機車燈具改良結構

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007141286A (ja) 2005-11-15 2007-06-07 Nec Electronics Corp 半導体集積回路装置及びその制御方法
KR101866734B1 (ko) 2009-12-25 2018-06-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8958263B2 (en) 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102111738B1 (ko) * 2013-06-05 2020-05-15 삼성전자주식회사 메모리 장치, 메모리 시스템 및 이의 동작 방법
JP6517720B2 (ja) 2016-03-16 2019-05-22 東芝メモリ株式会社 半導体記憶装置
JP6538598B2 (ja) 2016-03-16 2019-07-03 株式会社東芝 トランジスタ及び半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5999471A (en) * 1997-01-30 1999-12-07 Samsung Electronics, Co., Ltd. Semiconductor memory device having a refresh function and a method for refreshing the same
CN1357890A (zh) * 2000-12-05 2002-07-10 简篇 动态随机存取存储器结构及操作方法
US7002874B1 (en) * 2005-03-16 2006-02-21 United Memories, Inc. Dual word line mode for DRAMs
US20070070683A1 (en) * 2005-09-28 2007-03-29 Dirk Fuhrmann Random access memory including first and second voltage sources
TW200903512A (en) * 2007-05-18 2009-01-16 Qualcomm Inc Method and apparatus for reducing leakage current in memory arrays
TWM485348U (zh) * 2014-04-18 2014-09-01 jia-cheng Zhang 汽機車燈具改良結構

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