TWI654615B - 記憶體系統之操作方法 - Google Patents

記憶體系統之操作方法

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TWI654615B TW104115110A TW104115110A TWI654615B TW I654615 B TWI654615 B TW I654615B TW 104115110 A TW104115110 A TW 104115110A TW 104115110 A TW104115110 A TW 104115110A TW I654615 B TWI654615 B TW I654615B
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Abstract

一種半導體記憶體系統的讀取方法，包含：對於非揮發性記憶體裝置內所儲存的第一資料，來執行第一ECC解碼之第一步驟，其中第一資料係使用第一讀取電壓來讀取；當第一ECC解碼失敗時，藉由使用第二讀取電壓重新讀取第一資料，來產生第二資料之第二步驟；利用對第二資料執行第二ECC解碼，來產生第三資料之第三步驟；當第二ECC解碼失敗時，利用計數第二資料與第三資料之間的位元差異，來獲得錯誤位元數之第四步驟；利用改變第二讀取電壓，重複第二至第四步驟，直到錯誤位元數小於預定臨界值之第五步驟；將第二讀取電壓設定為最佳讀取電壓，其中錯誤位元數小於預定臨界值，並進一步將使用最佳讀取電壓讀取的第二資料設定為最佳資料之第六步驟；以及對最佳資料執行第三ECC解碼之第七步驟。

Description

記憶體系統之操作方法
本發明的許多示範具體實施例係關於一記憶體系統，並且尤其係關於可改善資料讀取可靠度的該記憶體系統之讀取方法。
半導體記憶體裝置一般分成揮發性記憶體裝置與非揮發性記憶體裝置，揮發性記憶體裝置會在電力中斷時遺失儲存的資料，而非揮發性記憶體裝置則可在電源中斷時仍舊保留儲存的資料。非揮發性記憶體裝置的範例為ROM(唯讀記憶體)、EEPROM(可電抹除ROM)等等。以快閃EEPROM方式導入的快閃記憶體裝置在結構與操作方面與傳統EEPROM並不相同，該快閃記憶體裝置依照單體單元執行電抹除操作，並且依照位元單元執行程式操作。
當一記憶體裝置執行預定次數的編程/抹除，或在該記憶體區塊上執行該編程操作並且該編程/抹除操作次數已經超過一預定次數時，則該記憶體區塊的臨界電壓分佈會改變。該快閃記憶體裝置的臨界電壓改變會降低讀取資料的可靠度，因此利用透過改變該最佳讀取電壓來讀取資料，將錯誤位元數量降至最低。如此，使用提供一讀取重試表給一控制器，接著在一讀取操作期間改變該讀取重試表內含的該讀取電壓之方法、分析該臨界電壓分佈中該臨界電壓梯度之方法，以及分析其上一些記憶體單元在該等讀取電壓區段之間最小化的臨界電壓之方法，來設定該讀取電壓。
不過，該等方法使用臨界電壓分佈，因此設定該最佳讀取電壓的 可能性並不高。
本發明的許多具體實施例係指向一記憶體系統的操作方法，包含設定一最佳讀取電壓用於可靠讀取資料之方法。
依照本發明的具體實施例，包含一非揮發性記憶體裝置以及一記憶體控制器的一半導體記憶體系統之讀取方法可包含：對於該非揮發性記憶體裝置內所儲存的第一資料，來執行一第一ECC解碼之一第一步驟，其中該第一資料係使用一第一讀取電壓來讀取；當該第一ECC解碼失敗時，藉由使用一第二讀取電壓重新讀取該第一資料，來產生第二資料之一第二步驟；利用對該第二資料執行一第二ECC解碼，來產生第三資料之一第三步驟；當該第二ECC解碼失敗時，利用計數該第二資料與該第三資料之間的位元差異，來獲得錯誤位元數之一第四步驟；利用改變該第二讀取電壓，重複該第二步驟至該第四步驟，直到該錯誤位元數小於一預定臨界值之一第五步驟；將該第二讀取電壓設定為一最佳讀取電壓，其中該錯誤位元數小於一預定臨界值，並進一步將使用該最佳讀取電壓讀取的該第二資料設定為一最佳資料之一第六步驟；以及對該最佳資料執行一第三ECC解碼之一第七步驟。
該第四步驟可對該第二資料和該第三資料執行一互斥OR運算，以獲得該錯誤位元數。該第五步驟利用將該第二讀取電壓改變一固定電壓變化量，重複該第二步驟至該第四步驟。該第二ECC解碼可為一硬解碼，該第三ECC解碼可為一軟解碼。
依照本發明的具體實施例，包含一非揮發性記憶體裝置以及一記憶體控制器的一半導體記憶體系統之讀取方法可包含：對該非揮發性記憶體 裝置內儲存的該第一資料執行一第一ECC解碼之一第一步驟；當該第一ECC解碼失敗時，藉由使用一第二讀取電壓重新讀取該第一資料，來產生第二資料之一第二步驟；利用對該第二資料執行一第二ECC解碼，來產生第三資料之一第三步驟；當該第二ECC解碼失敗時，利用計數該第二資料與該第三資料之間的位元差異，來獲得錯誤位元數之一第四步驟；利用重複該第二步驟至該第四步驟以及利用改變該第二讀取電壓，獲得複數個錯誤位元數之一第五步驟；將該第二讀取電壓設定為一最佳讀取電壓，其中從該等複數個錯誤位元數之間獲得該最小錯誤位元數，並進一步將使用該最佳讀取電壓讀取的該第二資料設定為一最佳資料之一第六步驟；以及對該最佳資料執行一第三ECC解碼之一第七步驟。
該第四步驟可透過對該第二資料和該第三資料的一互斥OR運算，獲得該錯誤位元數。該第五步驟利用將該第二讀取電壓改變一固定量，重複該第二步驟至該第四步驟。該第二ECC解碼可為一硬解碼，該第三ECC解碼可為一軟解碼。
依照本發明的具體實施例，包含一非揮發性記憶體裝置以及一記憶體控制器的一半導體記憶體系統之讀取方法可包含：對於該非揮發性記憶體裝置內所儲存的第一資料，來執行一第一ECC解碼之一第一步驟，其中該第一資料係使用一第一讀取電壓來讀取；當該第一ECC解碼失敗時，藉由使用一第二讀取電壓重新讀取該第一資料，來產生第二資料之一第二步驟；利用對該第二資料執行一第二ECC解碼，來產生第三資料之一第三步驟；當該第二ECC解碼失敗時，利用計數該第二資料與該第三資料之間的位元差異，來獲得錯誤位元數之一第四步驟；利用改變該第二讀取電壓，將該第二步驟至該第四步驟重複一預定次數，直到該錯誤位元數小於一預定臨界值之一第五步驟；將該第二讀取電 壓設定為一最佳讀取電壓，其中從該等複數個錯誤位元數之間獲得該最小錯誤位元數，並進一步將使用該最佳讀取電壓讀取的該第二資料設定為一最佳資料之一第六步驟；以及對該最佳資料執行一第三ECC解碼之一第七步驟。
該第三步驟可透過對該第一資料和該第二資料的一互斥OR運算，獲得該錯誤位元數。該第四步驟利用將該讀取電壓改變一固定電壓變化量，重複該第二步驟和第三步驟。該第六步驟在該錯誤位元數仍舊大於該預定臨界值，而不管該第二步驟和第三步驟的該預定重複次數時，可根據由該第三步驟所獲得，對應至該等複數個錯誤位元數之間一最小錯誤位元數的該讀取電壓，來執行該第三ECC解碼。該第二ECC解碼可為一硬解碼，該第三ECC解碼可為一軟解碼。
根據本發明的具體實施例，藉由使用在以一已改變讀取電壓重複讀取的資料與由一硬解碼所形成的一硬解碼資料間之一錯誤位元數，設定該最佳讀取電壓，來可靠讀取資料。
10‧‧‧資料處理系統
100‧‧‧主機
110‧‧‧半導體記憶體系統
120‧‧‧記憶體控制器
130‧‧‧主機介面單元
140‧‧‧處理器
160‧‧‧錯誤修正碼單元
170‧‧‧電源管理單元
180‧‧‧NAND快閃控制器
190‧‧‧記憶體
210‧‧‧記憶體區塊
200‧‧‧半導體記憶體裝置
220‧‧‧控制電路
221‧‧‧單元串
230‧‧‧電壓供應單元
240‧‧‧列解碼器
250‧‧‧分頁緩衝區
260‧‧‧欄解碼器
251‧‧‧分頁解碼器
1111‧‧‧基板
1311-1314‧‧‧摻雜區
1112‧‧‧絕緣材料
1113‧‧‧圓柱
1114‧‧‧表面層
1115‧‧‧內層
1116‧‧‧絕緣層
1117‧‧‧第一子絕緣層
1118‧‧‧第二子絕緣層
1119‧‧‧第三子絕緣層
1211-1291‧‧‧導電材料
1212-1292‧‧‧導電材料
1213-1293‧‧‧導電材料
1233‧‧‧控制閘
1320‧‧‧汲極
1331-1333‧‧‧導電材料
6311‧‧‧基板
6321‧‧‧第一導電材料層
6322‧‧‧第二導電材料層
6323‧‧‧第三導電材料層
6324‧‧‧第四導電材料層
6325‧‧‧第五導電材料層
6326‧‧‧第六導電材料層
6327‧‧‧第七導電材料層
6328‧‧‧第八導電材料層
6361‧‧‧內部材料層
6362‧‧‧中間層
6363‧‧‧表面層
6312‧‧‧摻雜材料層
6340‧‧‧汲極
6351‧‧‧第一上方導電材料層
6352‧‧‧第二上方導電材料層
10000‧‧‧電子裝置
15000‧‧‧記憶體控制器
16000‧‧‧快閃記憶體裝置
13000‧‧‧顯示器
11000‧‧‧處理器
12000‧‧‧無線電收發器
14000‧‧‧輸入裝置
20000‧‧‧電子裝置
24000‧‧‧記憶體控制器
25000‧‧‧快閃記憶體裝置
21000‧‧‧處理器
23000‧‧‧顯示器
22000‧‧‧輸入裝置
30000‧‧‧電子裝置
34000‧‧‧半導體記憶體系統
31000‧‧‧卡介面
32000‧‧‧控制器
〔圖1〕為例示根據本發明具體實施例的一半導體記憶體系統之方塊圖。
〔圖2〕為例示圖1內所示一記憶體區塊的方塊圖。
〔圖3〕為例示圖1內所示根據本發明具體實施例的一半導體記憶體系統操作之流程圖。
〔圖4〕為例示圖1內所示根據本發明另一個具體實施例的一半導體記憶體系統操作之流程圖。
〔圖5〕為例示圖1內所示根據本發明尚且另一個具體實施例的一半導體記 憶體系統操作之流程圖。
〔圖6〕為例示圖1內所示一半導體記憶體系統操作的圖式。
〔圖7至圖11〕為圖解例示根據本發明具體實施例的一三維(3D)非揮發性記憶體裝置之圖式。
〔圖12至圖14〕為圖解例示根據本發明具體實施例的一3D非揮發性記憶體裝置之圖式。
〔圖15〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖16〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
〔圖17〕為圖解例示包含根據本發明具體實施例中一半導體記憶體系統的一電子裝置之方塊圖。
底下將參照附圖來更詳細說明許多具體實施例。不過，本發明可以有不同形式的修改，並且不受限於此處公佈的具體實施例。而是提供這些具體實施例，如此所揭示範圍更完整，並且將本發明範疇完整傳輸給精通此技術的人士。該等圖式並不需要依照比例尺，並且在某些實例中，比例會放大以便清晰例示具體實施例的特色。在整個揭露事項中，參考編號直接對應至本發明的許多圖式與具體實施例內相同之編號部分。另請注意，在本說明書中，「已連接/已耦合」表示一個組件不僅直接耦合另一個組件，也透過中間組件間接耦合另一個組件。此外，句子當中沒有特別提到時，單數型態可包含複數型態。吾人應了解，本文內「上」與「之上」的含意應廣義解釋，這樣「上」不僅表示「直接在上」，也 表示在其間具有中間部件或層的物體「上」，並且「之上」不僅表示直接在頂端上，也表示在其間具有中間部件或層的物體頂端上。當聲稱第一層在第二層「上」或基板「上」時，不僅代表該第一層直接形成於該第二層或該基板上之情況，也代表一第三層存在於該第一層與該第二層或該基板之間的情況。
圖1為例示根據本發明具體實施例的一半導體記憶體系統之方塊圖。圖1顯示一資料處理系統10，其包含根據本發明具體實施例的該半導體記憶體系統。
請參閱圖1，資料處理系統10可包含一主機100以及半導體記憶體系統110。
例如：主機100可包含一可攜式電子裝置，例如一行動電話、一MP3播放器、一膝上型電腦等等，以及一電子裝置，例如一桌上型電腦、一遊戲主機、一TV、一投影機等等。
半導體記憶體系統110可操作來回應主機100的要求，並且可儲存要由主機100存取的資料，如此半導體記憶體系統110可當成一主儲存裝置或一第二儲存裝置。半導體記憶體裝置110可用根據連結至主機100的一主機介面協定之許多儲存裝置之一者來實施，例如：半導體記憶體裝置110可用許多儲存裝置之一者來實施，例如固態硬碟(SSD，solid state drive)、多媒體卡(MMC，multimedia card)、嵌入式MMC(eMMC)、小型MMC(RS-MMC)和微型版MMC(MMCmicro)、SD卡、迷你SD(miniSD)卡、微型SD(microSD)卡、萬用序列匯流排(USB，universal storage bus)儲存裝置、萬用快閃儲存(UFS，universal flash storage)裝置、CF卡、SM卡、MS卡等等。
半導體記憶體系統110內包含的半導體記憶體裝置200可用揮 發性記憶體裝置來實施，例如DRAM(動態隨機存取記憶體)和SRAM(靜態RAM)，以及非揮發性記憶體裝置，例如ROM(唯讀記憶體)、MROM(遮罩ROM)、PROM(可程式ROM)、EPROM(可抹除PROM)、EEPROM(電可抹除PROM)、FRAM(鐵磁RAM)、PRAM(相變RAM)、MRAM(磁性RAM)、RRAM(電阻RAM)以及快閃記憶體。
半導體記憶體系統110可包含一半導體記憶體裝置200以及一記憶體控制器120，該半導體記憶體裝置200用於儲存由主機100存取的資料，該記憶體控制器120用於控制儲存在半導體記憶體裝置200的資料。
控制器120和半導體記憶體裝置200可整合為單一半導體裝置，例如：控制器120和半導體記憶體裝置200可整合為單一半導體裝置，形成固態硬碟(SSD，solid-state drive)。該固態硬碟可包含一儲存裝置，用於將資料儲存在半導體記憶體內。當使用半導體記憶體系統110做為SSD時，可顯著改善與半導體記憶體系統110連結的主機100之操作速度。
控制器120和半導體記憶體裝置200可整合為單一半導體裝置，以組態成一記憶卡，例如：控制器120和半導體記憶體裝置200可整合為單一半導體裝置，來形成一記憶卡，例如個人電腦記憶卡國際協會(PCMCIA)的PC卡、小型快閃(CF)卡、智慧媒體(SM)卡、memory stick、多媒體卡(MMC)、小型多媒體卡(RS-MMC)、微型多媒體卡(MMCmicro)、SD(secure digital)卡(SD、Mini-SD、Micro-SD、SDHC)、UFS(萬用快閃儲存)卡等等。
針對其他範例，可提供半導體記憶體系統110做為形成一電子裝置的許多元件之一者，例如電腦、超行動PC(UMPC)、工作站、網路筆記型電腦、個人數位助理(PDA)、可攜式電腦、網絡平板電腦、無線電話、行動電話、 智慧型電話、電子書閱讀器、可攜式多媒體播放器(PMP)、可攜式遊戲裝置、導航裝置、黑盒子、數位相機、數位多媒體廣播(DMB)播放器、3D電視、智慧型電視、數位音頻記錄器、數位音頻播放器、數位圖像記錄器、數位圖像播放器、數位視頻記錄器、數位視頻播放器、數據中心儲存裝置、可在無線環境中收發資訊的裝置、家庭網路電子裝置之一者、電腦網路電子裝置之一者、遠程通信網路電子裝置之一者、射頻識別(RFID)裝置或計算系統元件設備。
即使供應至半導體記憶體系統110的半導體記憶體裝置200電源已中斷，還是可保留其內儲存的資料。半導體記憶體裝置200可儲存來自主機100透過寫入操作提供的資料，並且可將儲存的資料透過讀取操作提供給主機100。
半導體記憶體裝置200可包含一個記憶體區塊210、一個控制電路220、一個電壓供應單元230、一個列解碼器240、一個分頁緩衝區250以及一個欄解碼器260。半導體記憶體裝置200可為非揮發性記憶體裝置，例如快閃記憶體裝置。半導體記憶體裝置200可為一3維堆疊結構。
記憶體區塊210可包含複數個頁面，每一者都包含連結至複數個字線的複數個記憶體單元。
控制電路220可控制有關半導體記憶體裝置200的編程、抹除與寫入操作之許多操作。
電壓供應單元230可根據一操作模式，將字線電壓，例如一編程電壓、一讀取電壓以及一通過電壓，供應到該等個別字線，並且可提供要供應給一整體(bulk)的一電壓，例如其中形成該等記憶體單元的井區域。電壓供應電路230的電壓產生操作可在控制電路220的控制之下執行。電壓供應單元230可產 生複數個可變讀取電壓，用來產生複數個讀取資料。
列解碼器240可選擇記憶體區塊或記憶體單元陣列210的扇區之一者，並且可在控制電路220的控制之下，選擇該已選取記憶體區塊的該等字線之一者。列解碼器240可在控制電路220的控制之下，將電壓供應電路230產生的該字線電壓提供給選取的字線或未選取的字線。
在該編程操作期間，分頁緩衝區250可操作當成一寫入驅動器，用於根據要儲存在記憶體區塊210內的資料來驅動該等位元線。在該編程操作期間，分頁緩衝區250可從一緩衝區(未例示)接收要寫入記憶體區塊210內的該資料，並且可根據該輸入資料來驅動該等位元線。分頁緩衝區250可由分別對應至該等欄(或該等位元線)或欄配對(或位元線配對)的複數個分頁緩衝區(PB，page buffer)251所形成。複數個分頁緩衝區251之每一者內都包含複數個閂鎖。
半導體記憶體系統110的記憶體控制器120可控制半導體記憶體裝置200，以回應來自主機100的要求。例如：記憶體控制器120可將從半導體記憶體裝置200讀取的資料提供給主機100，並且可將來自主機100的資料儲存進入半導體記憶體裝置200內。更進一步，記憶體控制器120可控制半導體記憶體裝置200的讀取、寫入、程式編輯以及抹除操作。
記憶體控制器120可包含一主機介面單元130、一處理器140、一錯誤修正碼(ECC，error correction code)單元160、一電源管理單元(PMU，power management unit)170、一NAND快閃控制器(NFC，NAND flash controller)180以及一記憶體190。
主機介面140可處理來自主機100的一指令與資料，並可透過許多介面協定之一或多者與一主機通訊，例如萬用序列匯流排(USB，universal serial bus)、多媒體卡(MMC，multi-media card)、高速週邊組件互連(PCI-E，peripheral component interconnect express)、小型電腦系統介面(SCSI，small computer system interface)、序列附加SCSI(SAS)、序列先進技術附件(SATA，serial advanced technology attachment)、並列先進技術附件(PATA，parallel advanced technology attachment)、先進小型磁碟介面(ESDI，enhanced small disk interface)以及整合磁碟電子裝置(IDE，integrated drive electronics)。
ECC單元160可偵測並修正在該讀取操作期間從記憶體區塊210讀取的資料內含之錯誤。ECC單元160可在從記憶體區塊210讀取的該資料上執行該ECC解碼、決定該ECC解碼是否成功、根據該決定結果輸出一指示信號，以及使用該ECC解碼期間產生的同位位元修正該讀取資料的錯誤位元。當該讀取資料內含的錯誤位元數超過ECC單元160的錯誤修正容量，則該ECC單元不會修正該等錯誤位元，如此會輸出一錯誤修正失敗信號。
ECC單元160可透過一編碼調變來修正錯誤，例如低密度同位元檢查(LDPC，low-density parity-check)碼、博斯-喬赫里-霍克文黑姆(BCH，Bose-Chaudhuri-Hocquenghem)碼、turbo碼、里德-所羅門(RS，Reed-Solomon)碼、一卷積碼、一遞歸系統碼(RSC，Recursive Systematic Code)、一網格編碼調變(TCM，Trellis-Coded Modulation)、塊編碼調變(BCM，Block Coded Modulation)，依此類推。ECC單元160可包含一錯誤修正電路、一錯誤修正系統以及一錯誤修正裝置。
PMU 170可提供電源給記憶體控制器120並管理之。
NFC 180可當成記憶體控制器120與半導體記憶體裝置200之間的介面，用於讓記憶體控制器120控制半導體記憶體裝置200來回應主機100。 當半導體記憶體裝置200為該快閃記憶體裝置時，例如該NAND快閃記憶體裝置，則NFC 180可產生半導體記憶體裝置200的一控制信號，並且在處理器140的控制之下處理資料。
記憶體190可為一操作記憶體，用於半導體記憶體系統110與記憶體控制器120，並且可儲存資料用於驅動半導體記憶體系統110與記憶體控制器120。當在半導體記憶體裝置200的該讀取、寫入、程式編輯和抹除操作期間，記憶體控制器120將從半導體記憶體裝置200讀取的資料提供給主機100，並且將來自主機100的資料儲存至半導體記憶體裝置200內，以回應主機100的要求時，記憶體190可儲存用於半導體記憶體系統110的該操作或記憶體控制器120與半導體記憶體裝置200之間該操作之資料。
記憶體190可用該揮發性記憶體裝置來實現，例如該DRAM和該SRAM。記憶體190可儲存用於記憶體控制器120與半導體記憶體裝置200之間該寫入與讀取操作的資料，以及該等寫入與讀取操作期間的資料。此外，記憶體190可包含一程式記憶體、一資料記憶體、一寫入緩衝區、一讀取緩衝區、一映射緩衝區等等。
另外，記憶體190可儲存用於ECC單元160與處理器140之間所發生操作的資料，例如從半導體記憶體裝置200讀取的資料，以及在該讀取操作期間產生的資料。如此，記憶體190可儲存從半導體記憶體裝置200讀取的資料。該資料可包含使用者資料、同位資料以及狀態資料。該狀態資料可包含在該程式操作期間供應給半導體記憶體裝置200的記憶體區塊210之一循環群組資訊。
處理器140可執行半導體記憶體系統110的許多一般控制操作。 處理器140可控制對於半導體記憶體裝置200的該寫入操作或該讀取操作，以回應主機100的一寫入要求或一讀取要求。處理器140可驅動韌體，稱之為一快閃轉譯層(FTL，flash translation layer)，用於半導體記憶體系統110的一般控制。處理器140可用一微處理器或一中央處理單元(CPU，central processing unit)來實現。
當處理器140接收來自ECC單元160的一錯誤修正失敗信號時，處理器140會檢查該循環群組。該循環群組資訊包含在來自記憶體190的該資料之該狀態資料內。處理器140可控制對半導體記憶體裝置200的該寫入操作，並使用根據處理器140所檢查的該循環群組選取之一讀取電壓來重新讀取該資料。處理器140可將該重新讀取資料提供給ECC單元160。
圖2為例示圖1內所示半導體記憶體裝置200之記憶體區塊210的方塊圖。圖2顯示一記憶體單元陣列電路。
請參閱圖2，記憶體區塊210可包含分別連結至位元線BLO至BLm-1的複數個單元串221。每一欄的單元串221都可包含一或多個汲極選擇電晶體DST以及一或多個源極選擇電晶體SST。複數個記憶體單元或記憶體單元電晶體可在該等選擇電晶體DST與SST之間串聯。
每一記憶體單元MCO至MCn-1都可由在每一單元內都儲存單一資料位元或多資料位元的資料資訊之一多階單元(MLC，multi-level cell)所形成。單元串221可分別電連結至該等對應位元線BLO至BLm-1。
圖3為例示圖1內根據本發明具體實施例的半導體記憶體系統110操作之流程圖。
請參閱圖3，在步驟S301上，記憶體控制器120可使用一第一 讀取電壓，從半導體記憶體裝置200的記憶體區塊210讀取第一資料。在步驟S303上，記憶體控制器120可對從記憶體區塊210讀取的該第一資料執行該ECC解碼操作，用於從記憶體區塊210讀取的該第一資料之錯誤偵測與錯誤修正。然後在步驟S305上，記憶體控制器120可決定該步驟S303的該ECC解碼操作是否成功。
當在步驟S305上記憶體控制器120決定步驟S303的該ECC解碼操作已經成功，則記憶體控制器120可將該ECC已解碼的第一資料提供給主機100。
不過，步驟S303的該ECC解碼操作可能失敗。
當記憶體控制器120在步驟S305上決定步驟S303的該ECC解碼操作已經失敗，則記憶體控制器120可將該第一讀取電壓改變為一第二讀取電壓，然後在步驟S307上，使用該第二讀取電壓從半導體記憶體裝置200的記憶體區塊210重新讀取該第一資料。使用該第二讀取電壓從半導體記憶體裝置200的記憶體區塊210重新讀取之該第一資料儲存為第二資料。
步驟S307可重複一次數，稍後將說明。該第一讀取電壓與該第二讀取電壓可用許多方式決定。在一個具體實施例內，利用改變，即是增加或降低，該第一讀取電壓一固定增量，可獲得該第二讀取電壓。在另一個具體實施例內，可從一預設讀取電壓表選擇該第二讀取電壓。
在步驟S309上，記憶體控制器120可將該重新讀取的資料RD儲存為該緩衝區內的該第二資料。
在步驟S311上，記憶體控制器120可對在步驟S307上重新讀取，也稱為重新讀取資料RD的該第二資料執行一硬解碼。
在步驟S313上，記憶體控制器120可決定該步驟S311的該硬解碼操作是否成功。該硬解碼的資料儲存為第三資料。
當在步驟S313上記憶體控制器120決定步驟S311的該硬解碼操作已經成功，則記憶體控制器120可將也稱為已硬解碼資料DD的該第三資料提供給主機100。
不過，步驟S311的該硬解碼操作可能失敗。
當在步驟S313上記憶體控制器120決定步驟S311的該硬解碼操作已經失敗，則記憶體控制器120可將也稱為已硬解碼資料DD的該第三資料儲存至一緩衝區。
在步驟S315上，記憶體控制器120可對該第二資料(也就是該重新讀取資料RD)以及該第三資料(也就是該硬解碼資料DD)執行該互斥OR運算，並計數錯誤位元的數量T。該等錯誤位元的數量T為該第二資料(該重新讀取資料RD)與該第三資料(該硬解碼資料DD)彼此不同的位元數。
在步驟S317上，記憶體控制器120可將該錯誤位元的數量T與一預定臨界值比較，並決定該錯誤位元的數量T是否小於該預定臨界值。
當在步驟S317上決定該錯誤位元的數量T等於或大於該預定臨界值時，記憶體控制器120可改變該第二讀取電壓，並重複步驟S307至S317，直到該錯誤位元的數量T小於該預定臨界值。
當在步驟S317上決定該錯誤位元的數量T小於該預定臨界值時，則在步驟S319上，記憶體控制器120可將該當前改變的第二讀取電壓設定為一軟讀取電壓。底下將參考圖6描述，根據透過對該第二資料(或該重新讀取資料RD)和該第三資料(或該硬解碼資料DD)進行該互斥OR運算，所獲得的該 錯誤位元數量T之該當前改變第二讀取電壓設定為一最佳讀取電壓。該當前改變的第二資料設定為一最佳讀取資料。
在步驟S321上，記憶體控制器120可對該最佳讀取資料執行軟解碼操作。該軟解碼的資料儲存為第四資料。在步驟S323上，記憶體控制器120可決定該步驟S321的該軟解碼操作是否成功。
當在步驟S323上記憶體控制器120決定步驟S321的該軟解碼操作已經成功，則記憶體控制器120可將該第四資料(也稱為該軟解碼資料)提供給主機100。
當在步驟S323上記憶體控制器120決定步驟S321的該軟解碼操作失敗，則在步驟S325上記憶體控制器120可提供一讀取失敗信號給主機100，因為使用該最佳讀取電壓重新讀取的該最佳讀取資料(或該當前改變的第二資料)具有低可靠度。
圖4為例示圖1內所示半導體記憶體系統110操作的流程圖。
請參閱圖4，在步驟S401上，記憶體控制器120可使用一第一讀取電壓，從半導體記憶體裝置200的記憶體區塊210讀取第一資料。
在步驟S403上，記憶體控制器120可對從記憶體區塊210讀取的該第一資料執行該ECC解碼操作，用於從記憶體區塊210讀取的該第一資料之錯誤偵測與錯誤修正，然後在步驟S405上決定步驟S403的該ECC解碼操作是否成功。
當在步驟S405上記憶體控制器120決定步驟S403的該ECC解碼操作已經成功，則記憶體控制器120可將該ECC已解碼的第一資料提供給主機100。
不過，步驟S403的該ECC解碼操作可能失敗。根據本發明的具體實施例，為了找出最佳讀取電壓，記憶體控制器120可執行該讀取操作R[n]一預定次數R[n]_max，同時改變該讀取電壓。該已改變的讀取電壓稱為一第二讀取電壓，並且可用許多方式決定。例如：該第一讀取電壓可用一固定量的電壓變化來改變，或在另一個具體實施例內，根據一預設讀取電壓表來選擇該第二讀取電壓。根據本發明的具體實施例，該第二讀取電壓可改變該固定量的電壓變化。
當在步驟S405上記憶體控制器120決定步驟S403的該ECC解碼操作已經失敗，則記憶體控制器120可將該第一讀取電壓改變為一第二讀取電壓，然後在步驟S407上，使用該第二讀取電壓執行該讀取操作R[n]，從半導體記憶體裝置200的記憶體區塊210重新讀取該第一資料。該重新讀取的資料儲存為第二資料。
在步驟S407上，該第二讀取電壓可用許多方式決定。例如在步驟S407上，該第一讀取電壓可改變一固定量的電壓變化。
在步驟S409上，記憶體控制器120可將該讀取操作R[n]結果的該第二讀取資料(也稱為重新讀取資料RD[n])儲存在該緩衝區內。
在步驟S411上，記憶體控制器120可對在步驟S407上重新讀取的該第二資料(或該重新讀取資料RD[n])執行一硬解碼。該硬解碼的第二資料儲存為第三資料。
在步驟S413上，記憶體控制器120可決定該步驟S411的該硬解碼操作是否成功。
當在步驟S413上記憶體控制器120決定步驟S411的該硬解碼操作已經成功，則記憶體控制器120可將該第三資料(也稱為硬解碼的資料DD[n]) 提供給主機100。
不過，步驟S411的該硬解碼操作可能失敗。
當在步驟S413上記憶體控制器120決定步驟S411的該硬解碼操作已經失敗，則記憶體控制器120可將該第三資料(或該硬解碼的資料DD[n])儲存至一緩衝區。
在步驟S415上，記憶體控制器120可對該第二資料(或該重新讀取資料RD[n])和該第三資料(或該硬解碼的資料DD[n])執行互斥OR運算，並且計數該第二資料(或該重新讀取資料RD[n])與該第三資料(或該硬解碼的資料DD[n])的該等位元彼此不同之錯誤位元數T[n]。
在步驟S417上，記憶體控制器120可檢查該讀取操作的該重複次數R[n]，並且將該讀取操作的該重複次數R[n]與該預定次數R[n]_max比較。
當該讀取操作的該重複次數R[n]與該預定次數R[n]_max不同時，則在步驟S419上記憶體控制器120可增加該讀取操作的該重複次數R[n](n++)，並將來自步驟S407的該讀取操作R[n]重複一預定次數，直到該讀取操作的該重複次數R[n]與該預定次數R[n]_max相同。
當該讀取操作的該重複次數R[n]與該預定次數R[n]_max相同時，記憶體控制器120可執行步驟S421，因為記憶體控制器120已經執行該預定次數R[n]_max的該讀取操作R[n]。
在步驟421上，記憶體控制器120可選擇一第二讀取電壓，其為錯誤位元的該數量T[n]為最小時的電壓，及一，在該讀取操作重複次數R[n]達到如該預定次數R[n]_max期間，使用在步驟S407上該經改變的讀取電壓，透過在複數個重新讀取資料RD[1]至RD[n]與複數個硬解碼資料DD[1]至DD[n] 之間的該互斥OR運算，所獲得複數個錯誤位元的數量T[1]至T[n]之間錯誤位元的最小數量T[n]_min。記憶體控制器120可將對應至複數個錯誤位元數量T[1]至T[n]之間該錯誤位元最小數量T[n]_min的該讀取電壓設定為該軟讀取電壓。
記憶體控制器120可用許多方式，決定對應至該錯誤位元最小數量T[n]_min的該讀取電壓，例如：雖然記憶體控制器120執行該讀取操作R[n]該預定次數R[n]_max，但是記憶體控制器120可比較錯誤位元的一第一數量T[1]與錯誤位元的一第二數量T[2]，錯誤位元的一第一數量T[1]係透過根據一第一讀取電壓對該第一重新讀取資料RD[1]和該第一硬解碼資料DD[1]執行該互斥OR運算所獲得，錯誤位元的一第二數量T[2]係透過根據一第二讀取電壓對該第二重新讀取資料RD[2]和該第二硬解碼資料DD[2]執行該互斥OR運算所獲得。記憶體控制器120可根據該比較，決定對應至該錯誤位元最小數量T[n]_min的該讀取電壓。當錯誤位元的該第二數量T[2]小於該錯誤位元的該第一數量T[1]，則記憶體控制器120可決定錯誤位元的該第二數量T[2]為錯誤位元的該最小數量T[n]_min。在該讀取操作R[n]重複次數如同該預定次數R[n]_max期間，這種比較與決定可重複錯誤位元的該等複數個數量T[1]至T[n]。
在步驟S423上，記憶體控制器120可根據對應至錯誤位元最小數量T[n]_min的該讀取電壓，針對該重新讀取資料RD[n]上的該錯誤偵測與該錯誤修正執行一軟解碼操作，然後在步驟S425上決定步驟S423的該軟解碼操作是否成功。
當在步驟S425上記憶體控制器120決定步驟S423的該軟解碼操作已經成功，則記憶體控制器120可將該已軟解碼的資料提供給主機100。
當在步驟S425上記憶體控制器120決定步驟S423的該軟解碼 操作失敗，則在步驟S427上記憶體控制器120可提供該讀取失敗信號給主機100，因為根據對應至錯誤位元該最小數量T[n]_min的該讀取電壓重新讀取之該重新讀取資料RD[n]具有低可靠度。
圖5為例示圖1內所示半導體記憶體系統110操作的流程圖。
請參閱圖5，在步驟S501上，記憶體控制器120可使用一讀取電壓，從半導體記憶體裝置200的記憶體區塊210讀取資料。
在步驟S503上，記憶體控制器120可對從記憶體區塊210讀取的該資料執行該ECC解碼操作，用於從記憶體區塊210讀取的該資料之錯誤偵測與錯誤修正，然後在步驟S505上決定步驟S503的該ECC解碼操作是否成功。
當在步驟S505上記憶體控制器120決定步驟S503的該ECC解碼操作已經成功，則記憶體控制器120可將該ECC已解碼的資料提供給主機100。
不過，步驟S503的該ECC解碼操作可能失敗。根據本發明的具體實施例，為了設定最佳讀取電壓，記憶體控制器120可執行該讀取操作R[n]一預定次數R[n]_max，同時改變該讀取電壓。記憶體控制器120可將一錯誤位元數量T[n]與一預定臨界值比較，該錯誤位元數量T[n]為該讀取操作R[n]重複次數與該預定次數R[n]_max一樣期間所獲得的該重新讀取資料RD[n]與該硬解碼資料DD[n]間之位元差異。當該錯誤位元數量T[n]小於該預定臨界值，即使該讀取操作R[n]仍舊要重複至該預定次數R[n]_max，一當前的讀取電壓也可設定為一軟讀取電壓。
當在步驟S505上記憶體控制器120決定步驟S503的該ECC解 碼操作已經失敗，則記憶體控制器120可改變該讀取電壓，然後在步驟S507上，使用該已改變的讀取電壓，對從半導體記憶體裝置200的記憶體區塊210重新讀取之該資料執行該讀取操作。步驟S507可重複一次數，稍後將說明。該已改變的讀取電壓可用許多方式決定。例如：該讀取電壓可用一固定量的電壓變化來改變，或根據一預設讀取電壓表來改變。在步驟S507上，該起始讀取電壓可預定，並且該讀取電壓可用該固定量的電壓變化來改變。
在步驟S509上，記憶體控制器120可將該讀取操作R[n]結果的該重新讀取資料RD[n]儲存在該緩衝區內。
在步驟S511上，記憶體控制器120可對在步驟S507上重新讀取該重新讀取資料RD[n]執行一硬解碼。
在步驟S513上，記憶體控制器120可決定該步驟S511的該硬解碼操作是否成功。
當在步驟S513上記憶體控制器120決定步驟S511的該硬解碼操作已經成功，則記憶體控制器120可將該已硬解碼的資料提供給主機100。
不過，步驟S511的該硬解碼操作可能失敗。
當在步驟S513上記憶體控制器120決定步驟S511的該硬解碼操作失敗時，則記憶體控制器120可將該硬解碼資料DD[n]儲存至一緩衝區。
在步驟S515上，記憶體控制器120可對該重新讀取資料RD[n]和該硬解碼資料DD[n]執行互斥OR運算，並且計數該重新讀取資料RD[n]與該硬解碼資料DD[n]的該等位元彼此不同之錯誤位元數T[n]。
在步驟S517上，記憶體控制器120可將該錯誤位元的數量T[n]與一預定臨界值比較，並決定該錯誤位元的數量T[n]是否小於該預定臨界值。
當在步驟S517上已決定該錯誤位元數量T[n]小於該預定臨界值，則在步驟S525上，即使該讀取操作R[n]仍舊要重複至該預定次數R[n]_max，記憶體控制器120還是可將該當前已變更讀取電壓設定為該軟讀取電壓。
在步驟S527上，記憶體控制器120可執行軟解碼操作，然後在步驟S529上決定步驟S527的該軟解碼操作是否成功。
當在步驟S529上記憶體控制器120決定步驟S527的該軟解碼操作已經成功，則記憶體控制器120可將該已軟解碼的資料提供給主機100。
當在步驟S529上記憶體控制器120決定步驟S527的該軟解碼操作失敗，則在步驟S531上記憶體控制器120可提供該讀取失敗信號給主機100，因為根據該已變更讀取電壓重新讀取的該重新讀取資料具有低可靠度。
當在步驟S517上已決定該錯誤位元數量T[n]大於該預定臨界值，則在步驟S519上，記憶體控制器120可檢查該讀取操作的該重複次數R[n]，並且將該讀取操作的該重複次數R[n]與一預定次數R[n]_max比較。
當在步驟S519上決定該讀取操作的該重複次數R[n]與該預定次數R[n]_max不同時，則在步驟S521上記憶體控制器120可增加該讀取操作的該重複次數R[n](n++)，並重複來自步驟S507的該讀取操作R[n]，直到該錯誤位元數量T[n]小於該預定臨界值。
當在步驟S519上決定該讀取操作的該重複次數R[n]與該預定次數R[n]_max相同時，記憶體控制器120可執行步驟S523，因為記憶體控制器120已經執行該預定次數R[n]_max的該讀取操作R[n]。
當在步驟S519上決定該讀取操作的該重複次數R[n]與該預定次數R[n]_max不相同時，儘管該讀取操作的重複次數R[n]與該預定次數R[n]_max 一樣，在步驟523上，使用在步驟S507上的已改變讀取電壓，於該讀取操作R[n]重複次數與該預定次數R[n]_max一樣期間，透過在複數個重新讀取資料RD[1]至RD[n]與複數個硬解碼資料DD[1]至DD[n]之間的該互斥OR運算，記憶體控制器120可決定對應於所獲得複數個錯誤位元的數量T[1]至T[n]之間錯誤位元的最小數量T[n]_min之一讀取電壓。記憶體控制器120可將對應至複數個錯誤位元數量T[1]至T[n]之間該錯誤位元最小數量T[n]_min的該讀取電壓設定為該軟讀取電壓。
在步驟S527上，記憶體控制器120可根據對應至錯誤位元最小數量T[n]_min的該讀取電壓，針對該重新讀取資料RD[n]上的該錯誤偵測與該錯誤修正執行一軟解碼操作，然後在步驟S529上決定步驟S527的該軟解碼操作是否成功。
當在步驟S529上記憶體控制器120決定步驟S527的該軟解碼操作已經成功，則記憶體控制器120可將該已軟解碼的資料提供給主機100。
當在步驟S529上記憶體控制器120決定步驟S527的該軟解碼操作失敗，則在步驟S531上記憶體控制器120可提供該讀取失敗信號給主機100，因為根據對應至錯誤位元該最小數量T[n]_min的該讀取電壓重新讀取之該重新讀取資料RD[n]具有低可靠度。
圖6為例示圖1內所示一半導體記憶體系統操作的圖式。圖6顯示根據本發明具體實施例的該當前已變更讀取電壓可設定為該最佳讀取電壓之模擬結果。
請參閱圖6，由於該臨界電壓分佈扭曲，所以一記憶體單元的一第一電壓狀態PV1與一第二電壓狀態PV2彼此重疊。圖6的虛線顯示該資料內 含的錯誤位元真實數量FB，而該資料來自於根據讀取電壓具有該第一電壓狀態PV1和第二電壓狀態PV2的該記憶體單元。
請參閱圖6的錯誤位元真實數量FB，在該第一電壓狀態PV1和第二電壓狀態PV2的該重疊電壓區內含最少11個錯誤位元。
根據本發明的具體實施例，考量到複數個錯誤位元數量T[1]至T[n]，其透過在該等複數個第二資料(重新讀取資料RD[1]至RD[n])和該等複數個第三資料(硬解碼資料DD[1]至DD[n])執行互斥OR運算並使用在該第一電壓狀態PV1和第二電壓狀態PV2的重疊電壓區內之該讀取電壓所獲得，該等複數個錯誤位元數量T[1]至T[n]的分佈類似於該錯誤位元真實數量FB的分佈。圖6顯示對應至複數個錯誤位元數量T[1]至T[n]之間該錯誤位元最小數量T[n]_min的該讀取電壓類似於對應至該錯誤位元真實數量FB最小數量11之讀取電壓。
也就是在該第一電壓狀態PV1和第二電壓狀態PV2的該重疊電壓區內，複數個錯誤位元數量T[1]至T[n]的分佈類似於該錯誤位元真實數量FB的分佈。因此，使用對應至透過該讀取資料與該硬解碼資料之間該互斥OR運算所獲得之該錯誤位元數量T的讀取電壓，就可從該記憶體單元可靠讀取資料。
底下將參閱圖7至圖14，描述用3維非揮發性記憶體裝置實現的該半導體記憶體系統所內含之半導體記憶體裝置200。
圖7至圖11為圖解例示根據本發明具體實施例的一三維(3D)非揮發性記憶體裝置200之圖式。圖9至圖13例示根據本發明具體實施例，以3D形式實施的該半導體記憶體裝置，例如快閃記憶體裝置。
圖7為圖1內所示記憶體區塊210的方塊圖。
請參閱圖7，半導體記憶體裝置200可包含複數個記憶體區塊 BLK0至BLKn-1，其中n為整數。圖7顯示圖2內所示半導體記憶體裝置200之記憶體區塊210。該等許多記憶體區塊BLK0至BLKn-1的每一者都具有3D結構或垂直結構，例如：該等複數個記憶體區塊BLK0至BLKn-1的每一者都可包含沿著第一至第三方向(例如該x、y和z方向)延伸的結構。
該等複數個記憶體區塊BLK0至BLKn-1的每一者都可包含沿著該第二方向延伸的複數個NAND串NS。在另一個具體實施例內，沿著該第一或第三方向可提供複數個NAND串NS，NAND串NS之每一者都可連結至一位元線BL、一或多個串選擇線SSL、一或多個接地選擇線GSL、複數個字線WL、一或多個假字線DWL以及一共用源極線CSL。也就是，該複數個記憶體區塊BLK0至BLKn-1之每一者都可連結至複數個位元線BL、複數個串選擇線SSL、複數個接地選擇線GSL、複數個字線WL、複數個假字線DWL以及複數個共用源極線CSL。
圖8為選自於圖7內所示該等複數個記憶體區塊BLK0至BKLn-1之間一單一記憶體區塊BLKj之透視圖，其中j為介於0至n-1之間的整數。圖9為沿著圖8內所示該記憶體區塊BLKj的I-I’線之剖面圖。
此時可提供一基板1111，例如：基板1111可包含摻雜第一型雜質的矽材料。例如：基板1111可包含摻雜p型雜質或p型井，例如一口袋p井的矽材料。基板1111可進一步包含圍繞該p型井的一n型井。在具體實施例內，基板1111為一p型矽。不過，基板1111將不受限於該p型矽。
基板1111之上可提供沿著該第一方向延伸的複數個摻雜區1311至1314，例如：該等複數個摻雜區1311至1314可具有與基板1111的不同之第二型摻雜物，例如：該等複數個摻雜區1311至1314可為n型區。在具體實施例 內，該第一摻雜區1311至第4摻雜區1314為n型區。不過，該第一摻雜區1311至第4摻雜區1314將不受限於n型區。
在該第一摻雜區1311與第二摻雜區1312之間基板1111的一區域之上，沿著該第二方向依序提供沿著該第一方向延伸的複數個絕緣材料1112(請參閱圖9)，例如：該等複數個絕緣材料1112與基板1111可沿著該第二方向提供，如此相隔一預定距離。例如，該等複數個絕緣材料1112可沿著第二方向彼此相隔。例如，該等絕緣材料1112可包含一絕緣體，例如一氧化矽。
在該第一摻雜區1311與該第二摻雜區1312之間基板1111的一區域之上，沿著該第一方向依序提供複數個圓柱1113，並且該等圓柱可沿著該第二方向穿透絕緣材料1112，例如：複數個圓柱1113之每一者都可穿透絕緣材料1112，與基板1111接觸，例如：複數個圓柱1113的每一者都可由複數個材料構成。例如，複數個圓柱1113每一者的一表面層1114可包含具有第一型摻雜物的一矽材料。例如，複數個圓柱1113每一者的表面層1114可包含摻雜與基板1111的相同型摻雜物之一矽材料。在具體實施例內，複數個圓柱1113每一者的表面層1114都包含p型矽。不過，複數個圓柱1113每一者的表面層1114將不受限於包含p型矽。
複數個圓柱1113每一者的一內層1115都可由絕緣材料形成，例如：複數個圓柱1113每一者的內層1115都可填入絕緣材料，例如氧化矽。
在該第一摻雜區1311與第二摻雜區1312之間的一區域內，沿著絕緣材料1112、圓柱1113以及基板1111的露出表面，提供一絕緣層1116，例如：絕緣材料1116的厚度可小於絕緣材料1112之間距離的一半。如此，在絕緣材料1112的一第一絕緣材料底部表面之上提供的絕緣層1116與第一絕緣材 料底下該第二絕緣材料頂端表面之上提供的絕緣層1116之間，提供其中放置絕緣材料1112與絕緣層1116以外材料的一區域。
在該第一第二摻雜區1311和第二摻雜區1312之間的該區域內，可在絕緣層1116的露出表面之上提供導電材料1211至1291，例如：在基板1111與和基板1111相鄰的複數個絕緣材料1112之間，可提供沿著該第一方向延伸的導電材料1211。尤其是，在基板1111與和基板1111相鄰的絕緣材料1112底下絕緣層1116之間，可提供沿著該第一方向延伸的導電材料1211。
在絕緣材料1112之間一特定絕緣材料之上的絕緣層1116與該特定絕緣材料之上提供的一絕緣層之下的絕緣層1116之間，可提供沿著該第一方向延伸的一導電材料。例如：在絕緣材料1112之間可提供沿著該第一方向延伸的複數個導電材料1221至1281。另外，在絕緣材料1112上可提供沿著該第一方向延伸的一導電材料1291，例如：沿著該第一方向延伸的導電材料1211至1291可為金屬材料。例如，沿著該第一方向延伸的導電材料1211至1291可為導電材料，例如多晶矽。
在第二摻雜區1312與第三摻雜區1313之間，可提供與放置在第一摻雜區1311與第二摻雜區1312上相同的結構，例如：沿著該第一方向延伸的複數個絕緣材料1112、依序排列在該第一方向內並且沿著該第三方向穿透複數個絕緣材料1112之複數個圓柱1113、複數個絕緣材料1112與複數個圓柱1113的露出表面之上提供之絕緣層1116，以及可在第二摻雜區1312與第三摻雜區1313之間提供沿著該第一方向延伸的複數個導電材料1212至1292。
在第三摻雜區1313與第四摻雜區1314之間，可提供與放置在第一摻雜區1311與第二摻雜區1312上相同的結構，例如：沿著該第一方向延 伸的複數個絕緣材料1112、依序排列在該第一方向內並且沿著該第三方向穿透複數個絕緣材料1112之複數個圓柱1113、複數個絕緣材料1112與複數個圓柱1113的露出表面之上提供之絕緣層1116，以及提供沿著該第一方向延伸的複數個導電材料1213至1293。
在複數個圓柱1113之上可分別提供汲極1320，例如：汲極1320可為摻雜第2型材料的矽材料，例如：汲極1320可為摻雜n型材料的矽材料。在一個具體實施例內，汲極1320可為摻雜n型材料的矽材料。不過，汲極1320將不受限於n型矽材料，例如：汲極1320的寬度可比複數個圓柱1113的對應一者寬度還要寬，例如：在複數個圓柱1113的對應一者之頂端表面之上，可提供焊墊形狀的汲極1320。
在汲極1320之上可提供往該第三方向延伸的導電材料1331至1333，導電材料1331至1333大體上可沿著該第一方向放置，導電材料1331至1333可分別連結至對應區域內的汲極1320，例如：汲極1320和沿著該第三方向延伸的導電材料1333可分別透過接點插頭彼此連結，例如：沿著該第三方向延伸的導電材料1331至1333可為金屬材料。例如，導電材料1331至1333可為例如多晶矽的導電材料。
請參閱圖8與圖9，複數個圓柱1113之每一者都可與絕緣層1116的相鄰區以及沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293之間一相鄰區，一起形成一串，例如：複數個圓柱1113之每一者可與絕緣層1116的相鄰區以及沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293之間一相鄰區，一起形成一NAND串NS，該NAND串NS可包含複數個電晶體結構TS。
圖10為圖9內所示該電晶體結構TS的剖面圖。
請參閱圖10，絕緣層1116可包含第一至第三子絕緣層1117、1118和1119。
複數個圓柱1113每一者內的P型矽114都當成一本體。第一子絕緣層1117與複數個圓柱1113每一者相鄰，可當成一穿隧絕緣層，例如：第一子絕緣層1117與複數個圓柱1113每一者相鄰，可包含一熱氧化物層。
第二子絕緣層1118可當成一電荷儲存層，例如：第二子絕緣層1118可當成一電荷捕捉層。例如，第二子絕緣層1118可包含一氮層或一金屬氧化物層，例如氧化鋁層、氧化鋯層等等。
第三子絕緣層1119與一導電材料1233相鄰，可當成一阻擋絕緣層，例如：第三子絕緣層1119與沿著該第一方向延伸的導電材料1233相鄰，可具有單層或多層結構。第三子絕緣層1119可為一高介電層，例如氧化鋁層、氧化鋯層等等，具有一介電常數高於第一子絕緣層1117和第二子絕緣層1118。
導電材料1233可當成一閘極或控制閘。如此，閘極或控制閘233、阻擋絕緣層1119、電荷捕捉層1118、穿隧絕緣層1117以及本體1114可形成一電晶體或記憶體單元電晶體結構，例如：第一子絕緣層1117至第三子絕緣層1119可形成一氧化物-氮-氧化物(ONO)結構。在該描述當中，複數個圓柱1113每一者內P型矽1114可看待成在該第二方向內延伸的一本體。
該記憶體區塊BLKj可包含複數個圓柱1113，如此該記憶體區塊BLKj可包含複數個NAND串NS，尤其是，該記憶體區塊BLKj可包含沿著該第二方向或與基板1111垂直的一方向延伸之複數個NAND串NS。
該NAND串NS每一者都可包含複數個電晶體結構TS，其在該 第二方向內堆疊。每一NAND串NS的該等複數個電晶體結構TS之一或多者可當成一串選擇電晶體SST，每一NAND串NS的該等複數個電晶體結構TS之一或多者可當成一接地選擇電晶體GST。
該等閘極或控制閘可對應至沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293，如此該等閘極或控制閘可延伸該第一方向延伸，形成字線WL以及二或多條選擇線，例如一或多條串選擇線SSL以及一或多條接地選擇線GSL。
沿著該第三方向延伸的導電材料1331至1333可連結至該NAND串NS的一末端，例如：沿著該第三方向延伸的導電材料1331至1333可當成位元線BL，如此在一個記憶體區塊BLKj內，一單位元線BL可連結至該等複數個NAND串。
沿著該第一方向延伸的第二型摻雜區1311至1314可設置於該NAND串NS的另一末端，沿著該第一方向延伸的第二型摻雜區1311至1314可當成共用源極線CSL。
如上述，該記憶體區塊BLKj可包含沿著垂直於基板1111的一方向(第二方向)延伸的複數個NAND串NS，並可操作當成一NAND快閃記憶體區塊，例如一電荷捕捉型記憶體，其中複數個NAND串NS已連結至單位元線BL。
請參閱圖8至圖10，描述沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293堆疊形成9層。不過，沿著該第一方向延伸的該等第一導電材料1211至1291、1212至1292以及1213至1293並不受限於9個層，例如：可在8、16或更多層上提供沿著該第一方向延伸的該等導 電材料。如此，一NAND串可包含8、16或更多電晶體。
參閱圖8至圖10，3個NAND串NS已經連結至單位元線BL。不過，本發明並不受限於3個NAND串NS連結至單位元線BL。例如，在該記憶體區塊BLKj內，m個NAND串NS可連結至單位元線BL，其中m為整數。在此，沿著該第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293之數量以及共用源極線311至314之數量也可改變，如此對應至連結至單位元線BL的NAND串NS之數量。
參閱圖8至圖10，3個NAND串NS已經連結至沿著該第一方向延伸的單一導電材料。不過，本發明並不受限於3個NAND串NS連結至單一導電材料。例如，n個NAND串NS可連結至單一導電材料，其中n為整數。在此，沿著該第三方向延伸的導電材料1331至1333之數量也可改變，如此對應至連結至單一導電材料的NAND串NS之數量。
圖11為例示參考圖8至圖10所述該記憶體區塊BLKj的等效電路圖。
請參閱圖8至圖11，在一第一位元線BL1與一共用源極線CSL之間可提供NAND串NS11至NS41，該第一位元線BL1可對應至沿著該第三方向延伸的導電材料1331。在一第二位元線BL2與該共用源極線CSL之間可提供NAND串NS12、NS22和NS42，該第二位元線BL2可對應至沿著該第三方向延伸的導電材料1332。在一第三位元線BL3與該共用源極線CSL之間可提供NAND串NS13、NS23和NS43，該第三位元線BL3可對應至沿著該第三方向延伸的導電材料1333。
每一NAND串NS的一串選擇電晶體SST都可連結至一對應的 位元線BL，每一NAND串NS的一接地選擇電晶體GST都可連結至該共用源極線CSL。每一NAND串NS的該串選擇電晶體SST與該接地選擇電晶體GST之間都可提供記憶體單元MC。
該等NAND串NS可用列與欄為單位來定義，通常連結至單位元線的該等NAND串NS可形成單一欄，例如：連結至該第一位元線BL1的該等NAND串NS11至NS31可對應至第1欄，連結至該第二位元線BL2的該等NAND串NS12至NS32可對應至第2欄，連結至該第三位元線BL3的該等NAND串NS13至NS33可對應至第3欄，連結至單串選擇線SSL的該等NAND串NS可形成單一列，例如：連結至該第一串選擇線SSL1的該等NAND串NS11至NS31可形成第一列，連結至第二串選擇線SSL2的該等NAND串NS21至NS23可形成第二列，連結至第三串選擇線SSL3的該等NAND串NS31至NS33可形成第三列。
每一NAND串NS都可定義一高度，就是厚度，例如：在每一NAND串NS內，該接地選擇電晶體GST的高度，就是厚度，可定義為「1」之值。在每一NAND串NS內，越靠近該串選擇電晶體SST，該記憶體單元的高度就越高。在每一NAND串NS內，與該串選擇電晶體SST相鄰的該記憶體單元MC6之高度可定義為6。
相同列中該等NAND串NS的該串選擇電晶體SST可共享串選擇線SSL，而不同列中該等NAND串NS的該串選擇電晶體SST可分別與不同的串選擇線SSL1、SSL2和SSL3連結。
在相同列的該等NAND串NS內具有相同高度，也就是相同位準之該等記憶體單元MC可共享該字線WL。在一預定高度或位準上，不同列的 該等NAND串NS之該等記憶體單元MC會共享該字線WL。在預定高度上，相同列的該等NAND串NS之假記憶體單元DMC可共享一假字線DWL。在不同列內但是相同位準或相同高度上該等NAND串NS的該等假記憶體單元DMC可共享該假字線DWL。
例如：位於相同位準上的該等字線WL可彼此共同連結。類似地，位於相同位準上的該等假字線DWL可彼此共同連結。例如：往第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293可透過一接點連結至上層。在該第一方向內延伸的導電材料1211至1291、1212至1292以及1213至1293可在該上層內共同連結。相同列中該等NAND串NS的該接地選擇電晶體GST可共享該接地選擇線GSL，不同列中該等NAND串NS的該接地選擇電晶體GST可共享該接地選擇線GSL，如此該等NAND串NS11至NS13、NS21至NS23以及NS31至NS33可共同連結至該相同接地選擇線GSL。
該共用源極線CSL可共同連結至該等NAND串NS，例如：第一摻雜區1311至第四摻雜區1314可在基板1111的活性區上彼此連結，例如：第一摻雜區1311至第四摻雜區1314可透過一接點連結至上層，第一摻雜區1311至第四摻雜區1314可在該上層上共同連結。
如圖11內所示，相同高度的該等字線WL可彼此共同連結。因此，當選擇特定高度上一字線WL，則會選取已連結至該選取字線WL的所有該等NAND串NS。不同列內的該等NAND串NS可連結至不同的串選擇線SSL。因此，在已連結至相同字線WL的該等NAND串NS之間，透過該等串選擇線SSL1至SSL3的選擇，該未選取列的該等NAND串NS可與該等位元線BL1至BL3電絕緣。如此，利用選擇該等串選擇線SSL1至SSL3，就可選擇該等NAND 串NS的單一特定列。該選取列的該等NAND串NS可進一步經過該等位元線BL1至BL3的選擇，來選擇一單一特定NAND串NS。
在每一NAND串NS內，可提供該假記憶體單元DMC。在一個具體實施例內，在該假記憶體單元DMC與該接地選擇電晶體GST之間可提供該第一記憶體單元MC1至第三記憶體單元MC3。
在該假記憶體單元DMC與該串選擇電晶體SST之間可提供該第四記憶體單元MC4至第六記憶體單元MC6。在一個具體實施例內，每一NAND串NS內該等記憶體單元MC都利用該假記憶體單元DMC分成記憶體單元群組。在該等記憶體單元群組之間，與該接地選擇電晶體GST相鄰的一記憶體單元群組，例如MC1至MC3，可稱為下方記憶體單元群組。在該等記憶體單元群組之間，與該串選擇電晶體SST相鄰的一記憶體單元群組，例如MC4至MC6，可稱為上方記憶體單元群組。
本文將參考圖7至圖11，描述包含一或多個單元串，每一串都排列在與一基板垂直的方向內，與記憶體控制器120連結並包含記憶體單元、一串選擇電晶體和一接地選擇電晶體之半導體記憶體系統110操作方法。在一個具體實施例內，將一第一讀取指令提供給半導體記憶體系統110，使用第一硬決策讀取電壓以及與該第一硬決策讀取電壓不同的第二硬決策讀取電壓，來執行第一硬決策讀取操和第二硬決策讀取操作、可形成硬決策資料、可根據該硬決策資料的一錯誤位元狀態來選擇該第一硬決策電壓和第二硬決策電壓之特定一者、可使用與該第一硬決策讀取電壓和第二硬決策讀取電壓不同的一軟讀取電壓來形成軟決策資料，以及將該軟決策資料提供給記憶體控制器120。
圖12至圖14為圖解例示根據本發明具體實施例的一3D非揮 發性記憶體裝置200之圖式。圖12至圖14例示根據本發明具體實施例，以3D形式實施的半導體記憶體系統110，例如快閃記憶體裝置200。
圖12為例示圖7內所示記憶體區塊的一BLKj之透視圖。圖13為例示圖14內所示該記憶體區塊BLKj沿著VII-VII’線的剖面圖。
請參閱圖12和圖13，該記憶體區塊BLKj可包含沿著第一至第三方向延伸的結構。
此時可提供一基板6311，例如：基板6311可包含摻雜第一型雜質的矽材料。例如：基板6311可包含摻雜p型雜質或p型井，例如一口袋p井的矽材料。基板6311可進一步包含圍繞該p型井的一n型井。在具體實施例內，基板6311為一p型矽。不過，基板6311將不受限於該p型矽。
沿著該X方面與該Y方向的第一導電材料層6321至第四導電材料層6324可置於基板6311之上，第一導電材料層6321至第四導電材料層6324可在該Z方向內彼此相隔。
沿著該X方面與該Y方向的第五導電材料層6325至第八導電材料層6328可置於基板6311之上，第五導電材料層6325至第八導電材料層6328可在該Z方向內彼此相隔。第五導電材料層6325至第八導電材料層6328可在該Y方向內與第一電材料6321至第四導電材料6324相隔。
透過第一導電材料6321至第四導電材料6324可形成複數個下方圓柱DP，該等複數個下方圓柱DP每一者都可在該Z方向內延伸。透過第五導電材料6325至第八導電材料6328可形成複數個上方圓柱UP，該等複數個上方圓柱UP每一者都可在該Z方向內延伸。
該等下方圓柱DP與該等上方圓柱UP每一者可包含一內部材料 層6361、一中間層6362以及一表面層6363。中間層6362可當成該單元電晶體的一通道。表面層6363可包含一阻擋絕緣層、一電荷儲存層以及一穿隧絕緣層。
該等複數個下方圓柱DP與該等複數個上方圓柱UP可透過一管閘PG連結在一起。該管閘PG可形成於基板6311內，例如：該管閘PG可包含大體上與該等複數個下方圓柱DP與該等複數個上方圓柱UP相同的材料。
具有第二摻雜物的摻雜材料層6312可置於該等複數個下方圓柱DP之上，摻雜材料層6312可在該X方向與在該Y方向內延伸，例如：具有該第二摻雜物的摻雜材料層6312可包含一n型矽材料。具有該第二摻雜物的摻雜材料層6312可當成該共用源極線CSL。
在該等複數個上方圓柱UP每一者之上可形成汲極6340，例如：汲極6340可包含n型矽材料。在汲極6340之上可形成第一上方導電材料層6351和第二上方導電材料層6352，第一上方導電材料層6351和第二上方導電材料層6352可在該Y方向內延伸。
第一上方導電材料層6351和第二上方導電材料層6352可在該X方向內彼此相隔，例如：第一上方導電材料層6351和第二上方導電材料層6352可由金屬製成。例如：第一上方導電材料層6351和第二上方導電材料層6352可透過接點插頭連結至汲極6340。第一上方導電材料層6351和第二上方導電材料層6352可分別當成第一位元線BL1和第二位元線BL2。
第一導電材料層6321可當成該源極選擇線SSL、第二導電材料層6322可當成該第一假字線DWL1，並且第三導電材料層6323和第四導電材料層6324可分別當成該第一主字線MWL1和第二主字線MWL2。第五導電材料層6325和第六導電材料層6326可分別當成該第三主字線MWL3和第四主字 線MWL4、第七導電材料層6327可當成該第二假字線DWL2，並且第八導電材料層6328可當成該汲極選擇線DSL。
該等複數個下方圓柱DP每一者以及與該下方圓柱DP相鄰的第一導電材料層6321至第四導電材料層6324可形成一下方串，該等複數個上方圓柱UP每一者以及與該上方圓柱UP相鄰的第五導電材料層6325至第八導電材料層6328可形成一上方串，該下方串與該上方串可透過一管閘PG連結在一起。該下方串的一端可連結至當成該共用源極線CSL的該第二型摻雜材料層6312。該上方串的一端可透過汲極6320連結至一對應位元線。該下方串與該上方串彼此透過一管閘PG連結在一起。一單一下方串與一單一上方串可形成在該第二型摻雜材料層6312與對應位元線之間連結之一單一單元串。
如此，該下方串可包含該源極選擇電晶體SST、該第一假記憶體單元DMC1以及該第一主記憶體單元MMC1和第二主記憶體單元MMC2。該上方串可包含該第三主記憶體單元MMC3和第四主記憶體單元MMC4、該第二假記憶體單元DMC2以及該汲極選擇電晶體DST。
請參閱圖12和圖13，該上方串與該下方串可形成具有複數個電晶體結構TS的該NAND串NS。該電晶體TS的結構與參閱圖7說明的結構相同。
圖14為例示參考圖12和圖13所述該記憶體區塊BLKj的等效電路圖。圖14根據具體實施例，例示該記憶體區塊BLKj內含該等串之間的第一串和第二串。
請參閱圖14，該記憶體區塊BLKj可包含複數個單元串，每一者都包含透過該管閘PG彼此連結的一單一上方串與一單一下方串，如參閱圖 12和圖13所描述。
在該記憶體區塊BLKj內，沿著一第一通道層CH1堆疊的記憶體單元、一或多個源極選擇閘以及一或多個汲極選擇閘可形成一第一串ST1。沿著一第二通道層CH2堆疊的記憶體單元、一或多個源極選擇閘以及一或多個汲極選擇閘可形成一第二串ST2。
該第一串ST1和第二串ST2可連結至一單一汲極選擇線DSL以及一單一源極選擇線SSL。該第一串ST1可連結至一第一位元線BL1，並且該第二串ST2可連結至一第二位元線BL2。
圖14顯示該第一串ST1和第二串ST2透過該汲極選擇閘DSG0連結至一單一汲極選擇線DSL，以及透過該源極選擇閘SSG0連結至一單一源極選擇線SSL。該第一串ST1和第二串ST2可分別連結至位元線BL1和BL2。在另一個具體實施例內，該第一串ST1可連結至該第一汲極選擇線DSL1，並且該第二串ST2可連結至該第二汲極選擇線DSL2。在另一個具體實施例內，該第一串ST1和第二串ST2可共同連結至該相同汲極選擇線DSL以及一單一位元線BL。在這種情況下，該第一串ST1可連結至該第一源極選擇線SSL1，並且該第二串ST2可連結至該第二源極選擇線SSL2。
圖15為圖解例示包含根據本發明具體實施例中一記憶體控制器15000與一快閃記憶體裝置16000的一電子裝置10000之方塊圖。
請參閱圖15，像是行動電話、智慧型電話或平板PC的電子裝置10000可包含利用快閃記憶體裝置200實施的快閃記憶體裝置16000以及用於控制快閃記憶體裝置16000的記憶體控制器15000。
快閃記憶體裝置16000可對應至上面參閱圖1至圖13所描述的 半導體記憶體裝置200。快閃記憶體裝置16000可儲存隨機資料。
記憶體控制器15000可由一處理器11000控制，其控制電子裝置10000的整體操作。
快閃記憶體裝置16000上儲存的資料可在記憶體控制器15000的控制之下，在處理器11000的控制之下運作，透過一顯示器13000來顯示。
一無線電收發器12000可透過一天線ANT交換一無線電信號，例如：無線電收發器12000可將接收自該天線ANT的無線電信號轉換成處理器11000可處理的信號。如此，處理器11000可處理來自無線電收發器12000的該已轉換信號，並且可將該已處理的信號儲存在快閃記憶體裝置16000內。否則，處理器11000可透過顯示器13000顯示該已處理的信號。
無線電收發器12000可將來自處理器11000的信號轉換成無線電信號，並且可透過該天線ANT將該已轉換的無線電信號輸出至一外部裝置(未顯示)。
一輸入裝置14000可接收用來控制處理器11000的操作之一控制信號，或要由處理器11000處理的資料，並且可由一指標裝置來實施，例如觸控板或電腦滑鼠、小鍵盤或鍵盤。
處理器11000可控制顯示器13000，如此可透過顯示器13000顯示來自快閃記憶體裝置16000的該資料、來自無線電收發器12000的該無線電信號或來自輸入裝置14000的該資料。
圖16為圖解例示包含根據本發明具體實施例中一記憶體控制器24000與一快閃記憶體裝置25000的一電子裝置20000之方塊圖。
請參閱圖16，電子裝置20000可由一資料處理裝置來實施，例 如個人電腦(PC)、平板電腦、網路筆記型電腦、電子書閱讀器、個人數位助理(PDA)、可攜式多媒體播放器(PMP)、MP3播放器或MP4播放器，並且可包含例如快閃記憶體裝置200的快閃記憶體裝置25000，以及控制快閃記憶體裝置25000的操作之記憶體控制器24000。
電子裝置20000可包含一處理器21000，來控制電子裝置20000的整體操作。記憶體控制器24000可受到處理器21000的控制。
處理器21000可根據來自輸入裝置22000的一輸入信號，透過一顯示器23000顯示半導體記憶體系統內儲存的資料，例如：輸入裝置22000可由一指標裝置來實施，例如觸控板、電腦滑鼠、小鍵盤或鍵盤。
圖17為圖解例示包含根據本發明具體實施例中一半導體記憶體系統34000的一電子裝置30000之方塊圖。
請參閱圖17，電子系統30000可包含一卡介面31000、記憶體控制器32000以及半導體記憶體系統34000，例如快閃記憶體裝置200。
電子裝置30000可透過卡介面31000，與一主機交換資料。卡介面31000可為一SD卡介面或MMC介面，這將不限制本發明的範圍。卡介面31000可與該主機HOST介接，並且記憶體控制器32000可根據該主機HOST的通訊協定與電子裝置30000通訊。
記憶體控制器32000可控制電子裝置30000的整體操作，並且控制卡介面31000與半導體記憶體系統34000之間的資料交換。記憶體控制器32000的一緩衝記憶體33000可緩衝在卡介面31000與半導體記憶體系統34000之間傳輸的資料。
記憶體控制器32000可透過一資料匯流排DATA以及一位址匯 流排ADDRESS，與卡介面31000和半導體記憶體系統34000連結。根據一個具體實施例，記憶體控制器32000可透過該位址匯流排ADDRESS，從卡介面31000接收要讀取或寫入的資料位址，並且可將其傳送至半導體記憶體系統34000。
另外，記憶體控制器32000可透過與卡介面31000或半導體記憶體系統34000連接的該資料匯流排DATA，接收或傳輸要讀取或寫入的資料。
當電子裝置30000與該主機HOST連接，例如PC、平板PC、數位相機、數位音頻播放機、行動電話、中控台遊戲硬體或數位機上盒，則該主機HOST可透過卡介面31000以及記憶體控制器32000與半導體記憶體系統34000交換資料。

Claims (16)

  1. 一種包含一非揮發性記憶體裝置與一記憶體控制器的半導體記憶體系統之讀取方法，該讀取方法包含：對於該非揮發性記憶體裝置內所儲存的第一資料，來執行一第一ECC解碼之一第一步驟，其中該第一資料係使用一第一讀取電壓來讀取；當該第一ECC解碼失敗時，藉由使用一第二讀取電壓重新讀取該第一資料，來產生第二資料之一第二步驟；利用對該第二資料執行一第二ECC解碼，來產生第三資料之一第三步驟；當該第二ECC解碼失敗時，獲得一錯誤位元數之一第四步驟，其中該錯誤位元數係該第二資料與該第三資料之間的位元差異的一數值；利用改變該第二讀取電壓，重複該第二步驟至該第四步驟，直到該錯誤位元數小於一預定臨界值之一第五步驟；以及對一最佳資料執行一第三ECC解碼之一第六步驟，其中該最佳資料係使用該第二讀取電壓讀取的該第二資料，藉由該第二讀取電壓該錯誤位元數小於該預定臨界值。
  2. 如申請專利範圍第1項所述之半導體記憶體系統之讀取方法，其中該第四步驟對該第二資料和該第三資料執行一互斥OR運算，以獲得該錯誤位元數。
  3. 如申請專利範圍第1項所述之半導體記憶體系統之讀取方法，其中該第五步驟利用將該第二讀取電壓改變一固定電壓變化量，重複該第二步驟至該第四步驟。
  4. 如申請專利範圍第1項所述之半導體記憶體系統之讀取方法，其中該第二ECC解碼為一硬解碼。
  5. 如申請專利範圍第1項所述之半導體記憶體系統之讀取方法，其中該第三ECC解碼為一軟解碼。
  6. 一種包含一非揮發性記憶體裝置與一記憶體控制器的半導體記憶體系統之讀取方法，該讀取方法包含：對該非揮發性記憶體裝置內儲存的第一資料執行一第一ECC解碼之一第一步驟，其中該第一資料係使用一第一讀取電壓來讀取；當該第一ECC解碼失敗時，藉由使用一第二讀取電壓重新讀取該第一資料，來產生第二資料之一第二步驟；利用對該第二資料執行一第二ECC解碼，來產生第三資料之一第三步驟；當該第二ECC解碼失敗時，獲得一錯誤位元數之一第四步驟，其中該錯誤位元數係該第二資料與該第三資料之間的位元差異的一數值；利用改變該第二讀取電壓，利用重複N次該第二步驟至該第四步驟，獲得N組錯誤位元數之一第五步驟；以及對一最佳資料執行一第三ECC解碼之一第六步驟，其中該最佳資料係使用該第二讀取電壓讀取的該第二資料，藉由該第二讀取電壓該錯誤位元數係從該等N組錯誤位元數之間的最小值。
  7. 如申請專利範圍第6項所述之半導體記憶體系統之讀取方法，其中該第四步驟對該第二資料和該第三資料執行一互斥OR運算，以獲得該錯誤位元數。
  8. 如申請專利範圍第6項所述之半導體記憶體系統之讀取方法，其中該第五步驟利用將該第二讀取電壓改變一固定電壓變化量，重複該第二步驟至該第四步驟。
  9. 如申請專利範圍第6項所述之半導體記憶體系統之讀取方法，其中該第二ECC解碼為一硬解碼。
  10. 如申請專利範圍第6項所述之半導體記憶體系統之讀取方法，其中該第三ECC解碼為一軟解碼。
  11. 一種包含一非揮發性記憶體裝置與一記憶體控制器的半導體記憶體系統之讀取方法，該讀取方法包含：對於該非揮發性記憶體裝置內所儲存的第一資料，來執行一第一ECC解碼之一第一步驟，其中該第一資料係使用一第一讀取電壓來讀取；當該第一ECC解碼失敗時，藉由使用一第二讀取電壓重新讀取該第一資料，來產生第二資料之一第二步驟；利用對該第二資料執行一第二ECC解碼，來產生第三資料之一第三步驟；當該第二ECC解碼失敗時，獲得一錯誤位元數之一第四步驟，其中該錯誤位元數係該第二資料與該第三資料之間的位元差異的一數值；利用改變該第二讀取電壓，利用重複N次該第二步驟至該第四步驟，獲得N組錯誤位元數，直到該錯誤位元數小於一預定臨界值之一第五步驟；以及 對一第一最佳資料執行一第三ECC解碼之一第六步驟，其中該第一最佳資料係使用該第二讀取電壓讀取的該第二資料，藉由該第二讀取電壓，在所重複該第二步驟至該第四步驟達N次之前，該錯誤位元數小於該預定臨界值。
  12. 如申請專利範圍第11項所述之半導體記憶體系統之讀取方法，其中該第三步驟對該第二資料和該第三資料執行一互斥OR運算，以獲得該錯誤位元數。
  13. 如申請專利範圍第11項所述之半導體記憶體系統之讀取方法，其中該第五步驟利用將該讀取電壓改變一固定電壓變化量，重複該第二步驟至該第四步驟。
  14. 如申請專利範圍第11項所述之半導體記憶體系統之讀取方法，更包含對一第二最佳資料執行該第三ECC解碼之一第七步驟，其中該第二最佳資料係使用該第二讀取電壓讀取的該第二資料，在所重複該第二步驟至該第四步驟達N次之後，當該等N組錯誤位元數中的任一個不小於該預定臨界值時，藉由該第二讀取電壓，該錯誤位元數係從該等N組錯誤位元數之間的最小值。
  15. 如申請專利範圍第11項所述之半導體記憶體系統之讀取方法，其中該第二ECC解碼為一硬解碼。
  16. 如申請專利範圍第11項所述之半導體記憶體系統之讀取方法，其中該第三ECC解碼為一軟解碼。
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