TWI649841B - High frequency module and manufacturing method thereof - Google Patents

High frequency module and manufacturing method thereof Download PDF

Info

Publication number
TWI649841B
TWI649841B TW102126185A TW102126185A TWI649841B TW I649841 B TWI649841 B TW I649841B TW 102126185 A TW102126185 A TW 102126185A TW 102126185 A TW102126185 A TW 102126185A TW I649841 B TWI649841 B TW I649841B
Authority
TW
Taiwan
Prior art keywords
main surface
semiconductor substrate
resin layer
substrate
connection terminal
Prior art date
Application number
TW102126185A
Other languages
English (en)
Other versions
TW201405726A (zh
Inventor
野村忠志
高木陽一
小川伸明
鎌田明彥
西田憲正
松本充弘
Original Assignee
村田製作所股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 村田製作所股份有限公司 filed Critical 村田製作所股份有限公司
Publication of TW201405726A publication Critical patent/TW201405726A/zh
Application granted granted Critical
Publication of TWI649841B publication Critical patent/TWI649841B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

目的在於提供一種散熱特性優異之模組及此模組之製造方法。
模組2，具備：配線基板11；半導體基板9，構裝在配線基板11之一主面11a；柱狀之連接端子8，豎設在一主面11a；以及樹脂層13a，設在一主面11a，以半導體基板9之下面9a側之端部與連接端子8之下端部露出之方式被覆半導體基板9及連接端子8分別之側面之一部分，藉此，熱傳導率較樹脂層13a之樹脂高之半導體基板9之下面9a側之端部及連接端子8之下端部從樹脂層13a表面露出，因此可獲得散熱特性優異之模組2。

Description

高頻模組及其製造方法
本發明係關於一種在配線基板之一主面上配置有半導體基板與連接端子之模組及此模組之製造方法。
近年來，隨著行動電話等行動終端裝置之小型、薄型化，要求搭載於此之模組之小型化。因此，在以往，如圖5所示，提案有具備在構成模組100之配線基板101之一主面上以面朝下構裝(覆晶構裝)之半導體基板102、與該半導體基板102配置在同一主面上之柱狀之連接端子103、及被覆半導體基板102及柱狀之連接端子103之樹脂層104之模組(專利文獻1)。
此情形，在模組100之一主面上形成有柱狀之連接端子103後，覆晶構裝半導體基板102，接著，形成被覆該半導體基板102及連接端子103之樹脂層104。接著，以連接端子103之端面從樹脂層104上面露出之方式，研磨樹脂層104與半導體基板102之上面而形成模組100。
覆晶構裝之半導體基板102，在與配線基板101之對向面形成有電路，藉由研磨半導體基板102之上面(與配線基板之非對向面)，不改變半導體基板102之特性即可使模組100之高度變低，因此藉由研磨樹脂層104及半導體基板102直到連接端子103之端面露出為止，可使模組100之高度變低。又，熱傳導率較樹脂層104之樹脂高之半導體基板102之上面從 樹脂層104之表面露出，因此模組100之散熱特性亦提升。
專利文獻1：日本特開2002-343904號(參照段落0013、圖1等)
然而，在上述習知技術，由於僅半導體基板102之上面從樹脂層104露出，因此在構裝發熱性高之半導體基板(例如，在高頻模組等使用之功率放大器IC等)之情形，會有散熱不足、半導體基板102產生誤動作等缺陷之虞。
本發明係有鑑於上述問題而構成，其目的在於提供一種散熱特性優異之模組及此模組之製造方法。
為了達成上述目的，本發明之模組，具備：配線基板；半導體基板，構裝在該配線基板之一主面；以及樹脂層，設在該一主面，以該半導體基板之一面側之端部露出之方式被覆該半導體基板之側面之一部分。
藉由以上述方式構成，不僅熱傳導率較樹脂層高之半導體基板之一面從樹脂層表面露出，側面之一部分亦從樹脂層表面露出，因此與僅半導體基板之一面從樹脂層露出之習知模組相較，可提升模組之散熱特性。
又，在該配線基板之該一主面，以一端部從該樹脂層露出之方式豎設有柱狀之連接端子亦可。藉由以上述方式構成，藉由連接端子可連接模組與外部之母基板等。又，由於熱傳導率高之連接端子從樹脂層表面露出，因此亦可使從模組產生之熱從連接端子散熱，藉此，能進一步提 升模組之散熱特性。
又，由於連接端子之側面從樹脂層之表面露出，藉由焊料連接模組與母基板時，焊料形成濕潤至連接端子側面為止之狀態之圓角形狀，因此模組與母基板之連接強度提升。
又，該連接端子之該一端部側之端面離該配線基板之該一主面之高度較該半導體基板之該一面側之端面離該一主面之高度高亦可。如此，將模組連接於外部之母基板等時，半導體基板不會成為妨礙，可容易地進行模組與母基板之連接。
又，該半導體基板之該一面側之端面離該配線基板之該一主面之高度較該連接端子之該一端部側之端面離該一主面之高度高亦可。此情形，將模組連接於母基板等時，半導體基板之一面與母基板之距離變短，因此從模組產生之熱容易透過形成在母基板之面狀之接地電極等散熱，模組之散熱特性進一步提升。
又，藉由焊料連接母基板與連接端子時，母基板與連接端子之距離較母基板與半導體基板之距離大，因此可在母基板與連接端子之間形成間隙。如此，連接母基板與連接端子之焊料不會被擠壓，焊料不易從連接部分露出，因此可防止焊料與相鄰端子(例如，相鄰之連接端子)之短路。
又，較佳為，該樹脂層表面與該半導體基板之接觸部，從該半導體基板側面在該一面側之端緣朝向樹脂層形成為展開之圓角狀。如此，施加於樹脂層表面與半導體基板之接觸部之應力係藉由形成為圓角狀之樹脂分散，因此可防止樹脂層之樹脂從半導體基板剝離。
又，該半導體基板從該樹脂層表面突出之部分之角部被去角 亦可。藉由以上述方式構成，可抑制半導體基板之裂開或破裂。
又，在該半導體基板之該一主面形成有凹凸亦可。若在從樹脂層露出之半導體基板之一面形成有凹凸，則熱傳導率高之半導體基板之表面積(露出部分)增加，因此可謀求散熱特性進一步提升。
又，在從樹脂層露出之該半導體基板之該一面之至少一部分形成有金屬膜亦可。此情形，藉由熱傳導率較半導體基板高之金屬膜，使模組之散熱特性進一步提升。又，藉由將金屬膜利用為與外部之母基板等之連接用之電極，能以連接端子與金屬膜進行模組與母基板之連接，因此可謀求母基板與模組之連接強度之提升。
又，在該金屬膜之表面形成有凹凸亦可。此情形，由於金屬膜之表面積增加，因此模組之散熱特性進一步提升。又，將金屬膜利用為與母基板之連接用之電極之情形，連接面積亦增加，因此可謀求模組與母基板之連接強度之提升。
又，模組之製造方法，具備：準備步驟，準備具備配線基板、構裝在該配線基板之一主面之半導體基板、及被覆該半導體基板之設在該一主面之樹脂層之模組坯體；以及除去步驟，以該半導體基板之一面側之端部從該樹脂層表面露出之方式，研磨或研削該模組坯體之該樹脂層之表面以除去一部分。
藉由以上述方式製造模組，以半導體基板之一面側之端部露出之方式，可形成被覆半導體基板側面之一部分之樹脂層，因此可製造散熱特性優異之模組。
又，在該準備步驟，準備進一步具備在被該樹脂層被覆之狀 態下豎設在該配線基板之該一主面之柱狀之連接端子之該模組坯體；在該除去步驟，以該半導體基板之該一面側之端部及該連接端子之一端部露出之方式除去該樹脂層之一部分亦可。
藉由以上述方式構成，可製造散熱特性優異且能與外部之母基板連接之模組。又，藉由使連接端子之一端部(包含側面)從樹脂層表面露出，藉由焊料連接模組與母基板時，該焊料濕潤至連接端子側面為止，因此可製造與母基板之連接強度高之模組。
又，在該除去步驟，以該連接端子之該一端部側之端面離該配線基板之該一主面之高度較該半導體基板之該一面側之端面離該一主面之高度高之方式製造模組亦可。如此，可製造與外部之母基板之連接容易之模組。
又，在該除去步驟，以該半導體基板之該一面側之端面離該配線基板之該一主面之高度較該連接端子之該一端部側之端面離該一主面之高度高之方式製造模組亦可。如此，將母基板與模組(連接端子)加以連接時，由於母基板與半導體基板之距離變短，因此可製造從模組產生之熱容易透過母基板之接地電極等散熱之模組。
又，由於母基板與連接端子之距離較母基板與半導體基板之距離大，因此可在母基板與連接端子之間形成間隙。如此，接合母基板與連接端子之焊料不會被擠壓，焊料不易從接合部分露出，因此可製造可防止與相鄰端子之短路之模組。
根據本發明，以配置在配線基板之一主面之半導體基板之一面側之端部露出之方式，形成被覆半導體基板及連接端子分別之側面之一 部分之樹脂層，藉此，與以往般僅半導體基板之一面露出之模組相較，可謀求模組之散熱特性之提升。
2‧‧‧模組
8‧‧‧連接端子
9‧‧‧半導體基板
10‧‧‧金屬膜
11‧‧‧配線基板
13a,13b‧‧‧樹脂層
18‧‧‧模組坯體
圖1係構裝有本發明一實施形態之模組之模組搭載裝置之剖斷前視圖。
圖2係圖1之A區域之放大圖。
圖3(a)~(c)係圖1之模組之製造方法之說明圖。
圖4(a)、(b)係圖1之模組之製造方法之說明圖。
圖5係習知模組之剖面圖。
(模組搭載裝置之構成)
參照圖1說明搭載有本發明一實施形態之模組2之模組搭載裝置1。此外，圖1係搭載有模組2之模組搭載裝置1之剖斷前視圖。
搭載有本實施形態之模組2之模組搭載裝置1，如圖1所示，具備母基板3、構裝在該母基板3之模組2、及用以保護母基板3與模組2之連接部之由樹脂形成之底填樹脂層4，搭載於例如行動電話等使用高頻之電子機器。
母基板3，在內部形成有接地用之接地電極5與構成各種電路之配線圖案(未圖示)，接地電極5及配線圖案係藉由通孔導體6等連接於既定配線圖案或形成在母基板3之表面背面之構裝用電極7等。本實施形態中，形成在母基板3之接地電極5係透過通孔導體6連接於構裝電極7，該構裝電極7係連接於形成在後述模組2之柱狀之連接端子8及半導體基 板9之下面9a之金屬膜10。又，母基板3由玻璃環氧樹脂、陶瓷等材料形成。
又，底填樹脂層4由例如環氧樹脂構成，以將在母基板3上構裝有模組2時之母基板3與模組2之間之間隙填埋之方式填充樹脂而形成。此外，無底填樹脂層4亦可。
(模組2之構成)
接著，參照圖1及圖2說明本實施形態之模組2。此外，圖2係圖1中A區域之放大圖。
模組2，如圖1所示，係具備配線基板11、構裝在該配線基板11之一主面11a之半導體基板9及豎設之柱狀之連接端子8、構裝在配線基板11之另一主面11b之晶片零件12a,12b,12c、被覆配線基板11之一主面11a之半導體基板9與連接端子8之樹脂層13a、被覆配線基板11之另一主面11b之晶片零件12a~12c之樹脂層13b之模組，作為其例，可舉出Bluetooth(註冊商標)模組、無線LAN模組、配置在行動電話之緊鄰天線下方之天線開關模組等。
配線基板11由玻璃環氧樹脂基板、低溫同時燒成陶瓷(LTCC)基板、玻璃基板等形成，在其兩主面11a,11b形成構裝用電極15、連接端子8形成用之電極15a、配線圖案(未圖示)等，且在內部形成接地用之接地電極14、其他配線圖案(未圖示)、通孔導體(未圖示)等。此外，配線基板11使用單層基板及多層基板之任一者皆可。
例如，配線基板11為LTCC多層基板之情形之製造方法，形成氧化鋁及玻璃等之混合粉末與有機結合劑及溶劑等一起混合後之漿料 片化後之陶瓷坯片，在此陶瓷坯片之既定位置藉由雷射加工等形成通孔，將含有Ag或Cu等之導體糊填充於已形成之通孔，形成層間連接用之通孔導體，藉由使用導體糊之印刷形成各種電極圖案。之後，藉由將各陶瓷坯片積層、壓接形成陶瓷積層體，在約1000℃前後之低溫進行燒成、所謂低溫燒成而製造。
又，在配線基板11之兩主面11a,11b，作為構裝零件，構裝半導體基板9與晶片零件12a~12c。半導體基板9，藉由在與配線基板11之一主面11a對向之表面形成既定電路，構成例如處理RF訊號或基頻訊號之系統IC，面朝下構裝(覆晶構裝)於配線基板11之一主面11a。又，晶片零件12a~12c由晶片電容器、晶片電感器、晶片電阻構成，藉由周知之表面構裝技術構裝在配線基板11之另一主面11b。又，柱狀(銷狀)之連接端子8以例如Cu為主成分，透過焊料構裝在形成在配線基板11之一主面之電極15a。
此情形，在配線基板11之一主面11a僅配置覆晶構裝之半導體基板9與連接端子8，在配線基板11之另一主面11b配置半導體基板9以外之其他構裝零件(晶片零件12a~12c)。又，在半導體基板9之下面9a(相當於本發明之一面)與連接端子8之下端面8a形成金屬膜10。此金屬膜10為例如在半導體基板9之下面9a(或連接端子8之下端面8a)形成Ni層且從該Ni層之上形成有Au層之Ni/Au膜。
又，在構裝在配線基板11之另一主面11b之晶片零件12a~12c之中，在分別被構裝之狀態下，有離配線基板11之另一主面11b之高度不同者，本實施形態中，如圖1所示，晶片零件12a在所有晶片零件12a~12c之中離配線基板11之另一主面11b之高度最低。又，半導體基板9 與連接端子8分別在構裝或豎設之狀態下，形成為離配線基板11之一主面11a之高度相同。
再者，在配線基板11之一主面11a，以離配線基板11之一主面11a之高度最高之半導體基板9(或連接端子8)之高度Ht較配線基板11之另一主面11b之晶片零件12a(在另一主面11b高度最低之晶片零件)離該另一主面11b之高度H0低之方式形成有半導體基板9(或連接端子8)。
又，使用分別俯視各構裝零件9,12a~12c之情形，半導體基板9較其他構裝零件(各晶片零件12a~12c)之任一者面積(橫剖面積)皆較大者。
此外，以連接端子8之下端面8a(一面側之端面)離配線基板11之一主面11a之高度較半導體基板9之下面9a(一面側之端面)離一主面11a之高度高之方式形成連接端子8亦可。藉由以上述方式形成連接端子8，將模組2構裝於外部之母基板3時，半導體基板9不會成為妨礙，可提升模組2之構裝性。
又，以半導體基板9之下面9a離配線基板11之一主面11a之高度較連接端子8之下端面8a離一主面11a之高度高之方式形成半導體基板9亦可。此情形，將模組2連接於母基板3時，半導體基板9之下面9a與母基板3之距離變短，因此從模組2產生之熱容易透過形成在母基板3之面狀之接地電極5散熱，模組2之散熱特性提升。
又，藉由焊料連接母基板3與連接端子8時，母基板與連接端子8之距離較母基板與半導體基板9之距離大，因此可在母基板與連接端子8之間形成間隙。如此，連接母基板與連接端子8之焊料不會被擠壓， 焊料不易從連接部分露出，因此可防止與和連接端子8相鄰之其他端子之短路。
配線基板11之一主面11a之樹脂層13a由例如環氧樹脂構成，如圖1所示，以半導體基板9之下面9a側之端部與連接端子8之下端部(相當於本發明之一端部)露出之方式，被覆半導體基板9及連接端子8分別之側面之一部分而形成。半導體基板9之下面9a側之端部係包含半導體基板9之下面9a及與半導體基板9之下面9a相鄰之側面之一部分之部分。亦即，以半導體基板9之下端部與連接端子8之下端部分別從樹脂層13a表面突出之方式形成樹脂層13a。
此時，樹脂層13a表面與半導體基板9之接觸部16，如圖2所示，從半導體基板9側面9b在該半導體基板9下面側之端緣朝向樹脂層13a形成為展開之圓角狀。又，半導體基板9從樹脂層13a表面突出之部分之角部9c被去角。此等形狀可藉由後述除去樹脂之除去步驟形成。
配線基板11之另一主面11b之樹脂層13b由例如與一主面11a之樹脂層13a同種之環氧樹脂構成，如圖1所示，以各晶片零件12a~12c不露出之方式在被覆各晶片零件全部之狀態下形成。
此外，在樹脂層13b側之厚度相對於樹脂層13a側之厚度充分厚之情形等，模組2之彎曲較大時，為了抑制該彎曲，較佳為，形成樹脂層13b之樹脂係使用線膨脹係數較形成樹脂層13a之樹脂小者。
(模組2之製造方法)
接著，參照圖3及圖4說明本實施形態之模組2之製造方法。此外，圖3係顯示製造模組2之各步驟之一部分，圖4係顯示接續圖3之各步驟。
首先，如圖3(a)所示，準備配線基板11，該配線基板11，在其內部形成面狀之接地用接地電極14與配線圖案，且在其兩主面11a,11b形成有半導體基板9與各晶片零件12a~12c之構裝用電極15及連接端子形成用之電極15a(配線基板準備步驟)。
接著，如圖3(b)所示，在配線基板11之構裝用電極15分別對應之位置構裝半導體基板9、連接端子8及各晶片零件12a~12c(零件、連接端子構裝步驟)。此時，將半導體基板9面朝下構裝(覆晶構裝)在配線基板11之一主面11a，將各晶片零件12a~12c藉由周知之表面構裝技術構裝在配線基板11之另一主面11b。又，在配線基板11之連接端子形成用之電極15透過焊料構裝銷狀之連接端子8。作為連接端子8，可使用例如Cu或由以Cu為主成分之合金構成之柱狀之金屬。
接著，如圖3(c)所示，在配線基板11之一主面11a，形成被覆半導體基板9及連接端子8之樹脂層13a，且在另一主面11b形成被覆各晶片零件12a~12c之樹脂層13b(樹脂層形成步驟)。此時，使用分配方式或印刷方式等在兩主面11a,11b上塗布或印刷樹脂，放入設定成既定硬化溫度(例如，若為環氧樹脂則為180℃程度)之烤爐，使樹脂硬化而形成兩樹脂層13a,13b。
以上述方式，製造模組坯體18，該模組坯體18具備構裝在配線基板11之一主面11a之半導體基板9及柱狀之連接端子8、設在配線基板11之一主面11a之被覆半導體基板9及連接端子8之樹脂層13a、構裝在配線基板11之另一主面11b之晶片零件12a~12c、及設在配線基板11之另一主面11b之被覆各晶片零件12a~12c之樹脂層13b。
此外，如上述作為連接端子8使用銷狀之金屬，則在半導體基板9之構裝步驟可容易構裝連接端子8，但連接端子8之形成方法除了上述方法外，在配線基板11之一主面11a構裝半導體基板9前，藉由鍍敷處理形成柱狀之連接端子8亦可。此情形，在連接端子8形成後構裝半導體基板9，藉由樹脂被覆構裝在一主面11a上之半導體基板9及連接端子8而形成樹脂層13a即可。根據此方法，與構裝上述銷狀之連接端子8之情形不同，即使研磨或研削連接端子8，用以連接連接端子之焊料亦不會如上述從樹脂層13a露出。是以，可在配線基板11之一主面11a上高精度地形成細微徑之連接端子8，能使連接端子8狹間距化。
又，在構裝半導體基板9後、形成連接端子8前，形成樹脂層13a，藉由對樹脂層13a之表面照射雷射等，以連接端子形成用電極15a之表面露出之方式在樹脂層13a形成連接端子形成用之凹部，使用印刷技術對該凹部填充導電糊(例如，Ag糊或Cu糊)、或藉由鍍敷處理等形成導體(例如，Cu)、或在配線基板11之一主面11a形成柱狀之連接端子8亦可。
此外，圖3(a)~圖3(c)之步驟(配線基板準備步驟~樹脂層形成步驟)相當於本發明之準備步驟。
接著，如圖4(a)所示，以半導體基板9之下面9a與連接端子8之下端部從樹脂層13a表面露出之方式，研磨或研削模組坯體18之樹脂層13a表面以除去一部分(除去步驟)。
例如，藉由研磨除去樹脂層13a之樹脂之情形，較佳為，藉由使用游離磨粒之拋光研磨、噴砂等進行。藉由調整游離磨粒之粒徑或材質等，可優先地除去樹脂層13a之樹脂，因此能以半導體基板9之下面9a 側之端部及連接端子8之下端部露出之方式，容易形成被覆半導體基板9及連接端子8分別之側面之一部分之樹脂層13a。此外，在此步驟，除去半導體基板9及連接端子8之下端部之一部分亦可。
又，藉由除去步驟，半導體基板9之從樹脂層13a表面突出之部分之角部9c被去角，且樹脂層13a表面與半導體基板9(側面9b)之接觸部16，從半導體基板9側面9b之該半導體基板9之下面9a側之端緣朝向樹脂層13a形成為展開之圓角狀(參照圖2)。此外，藉由調整游離磨粒之粒徑或材質等，角部9c不被去角亦可，使接觸部16不為圓角狀亦可。再者，以在半導體基板9之下面9a亦可形成凹凸之方式進行研磨或研削。如上述，若在半導體基板9之下面9a形成凹凸，則在該下面9a形成金屬膜10時，在該金屬膜10亦可形成凹凸，可增加熱傳導率高之金屬膜10之表面積。
此外，若半導體基板9之下面9a之平均粗度(Ra)之值過小，則不易在半導體基板9之下面9a藉由鍍敷處理等形成金屬膜10，若平均粗度(Ra)之值過大，則有半導體基板9破損之虞，因此較佳為，形成在半導體基板9之下面9a之凹凸以表面平均粗度(Ra)為0.1μm~15μm之範圍形成。
又，本實施形態中，在除去步驟，以半導體基板9及連接端子8分別離配線基板11之一主面11a之高度相同之方式，與樹脂層13a表面一起研磨或研削半導體基板9及連接端子8。再者，以離配線基板11之一主面11a之高度最高之半導體基板9(或連接端子8)之高度Ht較離配線基板11之另一主面11b之高度最低之晶片零件12a之高度H0低之方式，研磨或研削半導體基板9(或連接端子8)。
此外，如上述，半導體基板9與連接端子8分別離配線基板 11之一主面11a之高度不一定要一致，以其中一方較高之方式研磨或研削半導體基板9(或連接端子8)亦可。此情形，例如，藉由調整研磨時使用之游離磨粒之粒徑或材質等，可調整半導體基板9及連接端子8之高度。
接著，如圖4(b)所示，在從樹脂層13表面露出之半導體基板9之下面9a及連接端子8之下端面8a形成金屬膜10(金屬膜形成步驟)，製造模組2。此時，金屬膜10係使用鍍敷處理或印刷技術等形成。例如，鍍敷處理之情形，在半導體基板9之下面9a及連接端子8之下端面8a使Ni層成長，從其上使Au層成長以形成金屬膜10。此外，半導體基板9之下面9a之金屬膜10無需形成在半導體基板9之下面9a之整面，只要形成在至少一部分即可。
此外，製造模組搭載裝置1之情形，以藉由上述模組2之製造方法製造之模組2之配線基板11之一主面11a與母基板3對向之方式，透過焊料等將形成在半導體基板9之下面9a及連接端子8之下端面8a之金屬膜10與形成在母基板3之表面之構裝電極7加以連接而製造。
此外，在母基板3與模組2之連接不使用焊料，例如，在使用導電性接著劑之情形，在半導體基板9及連接端子8不形成金屬膜10亦可連接母基板3與模組2。
是以，根據上述實施形態，在配線基板11之一主面11a僅配置覆晶構裝之半導體基板9與連接端子8，且在另一主面11b配置晶片電容器等之晶片零件12a~12c。
為了使模組2小型化(使配線基板11之構裝面積變小)，在配線基板11之兩主面11a,11b配置構裝零件較有效。又，如圖6所示之習 知技術，藉由將半導體基板9之下面9a與連接端子8一起研磨等而高度變低，對謀求模組2之小型化亦有效。然而，例如，若在配線基板11之相同主面上構裝半導體基板9與各晶片零件12a~12c，則不易研磨半導體基板9之下面9a而謀求使模組2高度變低。其原因在於，若藉由研磨晶片電容器或晶片電感器即各晶片零件12a~12c而研削，則會有特性劣化之虞。因此，若以上述方式構成，則無法使半導體基板9離該相同主面之高度較構裝在相同主面上之各晶片零件12a~12c之高度低。
因此，本實施形態中，如上述，在配線基板11之一主面11a僅配置即使研磨該下面9a特性亦不會劣化之覆晶構裝之半導體基板9與連接端子8，且在另一主面11b配置晶片電容器或晶片電感器等之各晶片零件12a~12c，將配線基板11之一主面11a之樹脂層13a之表面與半導體基板9及連接端子8一起研磨或研削，藉此成為可謀求模組2高度變低之模組構成。
又，以離配線基板11之一主面11a之高度最高之半導體基板9(或連接端子8)之高度Ht較離配線基板11之另一主面11b之高度最低之晶片零件12a之高度H0低之方式研磨或研削半導體基板9(或連接端子8)，因此可確實地謀求模組2高度變低。
又，半導體基板9之下面9a從樹脂層13之表面露出，因此與半導體基板9之下面9a被樹脂層13a被覆之模組構成相較，在母基板3構裝有模組2時，半導體基板9之下面9a與形成在母基板3之面狀之接地電極5之距離變短，藉此，使半導體基板9之屏蔽特性提升。又，若半導體基板9之下面9a與母基板3之接地電極5之距離變短，則容易使從模組 2產生之熱透過接地電極5散熱，可提升模組2之散熱特性。
又，藉由研磨或研削樹脂層13a之表面，能使連接於母基板3之接地電極5之連接端子8之長度(離配線基板11之一主面11a之高度)變短，因此可降低起因於連接端子8之寄生電感，藉此可謀求接地之強化。
又，如上述，若研磨配線基板11之一主面11a之樹脂層13a，則形成樹脂層13a之樹脂之量較另一主面11b之樹脂層13b之樹脂之量少，因此在兩樹脂層13a,13b分別產生之收縮應力失去均衡，會有配線基板11彎曲之虞，但在較形成兩樹脂層13a,13b之樹脂硬之半導體基板9使用構裝在配線基板11之兩主面11a,11b之各構裝零件9,12a~12c中之俯視下面積(橫剖面積)最大者，因此可抑制因上述兩樹脂層13a,13b之收縮應力失去均衡產生之配線基板11之彎曲。
又，形成樹脂層13b之樹脂係使用線膨脹係數較形成樹脂層13a之樹脂小者，因此可進一步抑制配線基板11之彎曲。
又，在配線基板11之一主面11a側，由於以半導體基板9之下面9a側之端部與連接端子8之下端部露出之方式形成被覆半導體基板9及連接端子8分別之側面之一部分之樹脂層13a，因此包含熱傳導率較樹脂層13a之樹脂高之半導體基板9之下面9a之下端部露出，藉此，與以往般僅半導體基板9之下面9a露出之模組相較，可謀求模組2之散熱特性之提升。
又，如圖2所示，由於樹脂層13a表面與半導體基板9(側面9b)之接觸部16，從半導體基板9側面9b在該半導體基板9之下面9a側之端緣朝向樹脂層13a形成為展開之圓角狀，因此施加於樹脂層13a表面與半 導體基板9之接觸部16之應力係藉由形成為圓角狀之樹脂分散，可防止樹脂層13a之樹脂從半導體基板9剝離。
又，如圖2所示，半導體基板9從樹脂層13a表面突出之部分之角部9c係藉由研磨或研削去角，因此可抑制半導體基板9之裂開或破裂。
又，由於在半導體基板9之下面9a形成有凹凸，因此熱傳導率高之半導體基板9之表面積(從樹脂層13a露出之部分)增加，可提升模組2之散熱特性。
又，在從樹脂層13a露出之半導體基板9之下面9a之至少一部分形成有金屬膜10，因此，藉由熱傳導率較半導體基板9高之金屬膜10，使模組2之散熱特性提升。又，藉由將形成在半導體基板9之下面9a之金屬膜10利用為與母基板3之連接用之電極，能以連接端子8與金屬膜10進行母基板3與模組2之連接，可謀求母基板3與模組2之連接強度之提升。
又，在形成在半導體基板9之下面9a之金屬膜10之表面形成有凹凸，因此金屬膜10之表面積增加，可進一步提升模組2之散熱特性。又，將金屬膜10利用為與母基板3之連接用之電極之情形，連接面積亦增加，因此可謀求模組2與母基板3之連接強度之提升。
又，藉由半導體基板9之下面9a側之端部與連接端子8之下端部從樹脂層13a表面突出，將模組2構裝在母基板3時之底填樹脂層4與模組2之接觸面積增加，因此母基板3與模組2之連接可靠性提升。
又，金屬膜10係以Ni/Au膜形成，因此可提升藉由焊料連 接模組2與母基板3時之焊料之濕潤性。
又，藉由在半導體基板9之下面9a形成金屬膜10，半導體基板9之下面9a受到保護，因此可抑制半導體基板9因外部應力等而破損。
此外，本發明並不限於上述各實施形態，只要不脫離其趣旨，除了上述以外可進行各種變更。
例如，上述各實施形態中，覆晶構裝在配線基板11之一主面11a之半導體基板9為複數個亦可。又，半導體基板9在俯視下之面積較其他構裝零件之任一者之面積小亦可。此外，若為構裝後之高度較研磨或研削後之半導體基板9之高度低之構裝零件，則配置在配線基板11之一主面11a亦可。亦即，只要為在配線基板11之一主面11a構裝或配置可研磨或研削該下面9a之半導體基板9之構成即可，此外，為了縮小配線基板11構裝面積，適當地設計各構裝零件之配置即可。
又，在配線基板11之另一主面11b僅構裝晶片電容器或晶片電感器等之晶片零件12a~12c，但在另一主面11b構裝與構裝在一主面11a之半導體基板9相同或不同之其他半導體基板9亦可。
又，形成在配線基板11之一主面11a之連接端子8之個數為任意亦可，又，將連接端子8配置在配線基板11之另一主面11b亦可。又，連接端子8並不一定要配置在配線基板11之一主面11a。亦即，連接端子8與半導體基板9配置在配線基板11之不同主面亦可。
又，在樹脂層13a、樹脂層13b之至少一方形成由金屬膜構成之保護膜亦可。
又，不設置樹脂層13b亦可。
又，上述各實施形態中，為在配線基板11之另一主面11b未構裝各晶片零件12a~12c之構成亦可。

Claims (11)

  1. 一種高頻模組，具備：配線基板；半導體基板，構裝在該配線基板之一主面；零件，構裝在該配線基板之另一主面；柱狀之連接端子，豎設在該配線基板之該一主面；第1樹脂層，設在該一主面，以包含該半導體基板之與該配線基板之該一主面相反側之主面之一端部以及該連接端子之與該配線基板之該一主面相反側之端部的一端部露出之方式被覆該半導體基板及該連接端子之側面之一部分；以及第2樹脂層，設在該另一主面，被覆該零件；該半導體基板及該連接端子均露出側面之一部分；該半導體基板及該連接端子中離該配線基板之該一主面之高度最高者之高度，較該零件離該配線基板之該另一主面之高度低，形成設在該另一主面之第2樹脂層的樹脂之線膨脹係數，比形成設在該一主面之第1樹脂層的樹脂之線膨脹係數小。
  2. 如申請專利範圍第1項之高頻模組，其中，該連接端子之該一端部側之端面離該配線基板之該一主面之高度較該半導體基板之該主面離該一主面之高度高。
  3. 如申請專利範圍第1項之高頻模組，其中，該半導體基板之該主面離該配線基板之該一主面之高度較該連接端子之該一端部側之端面離該一主面之高度高。
  4. 如申請專利範圍第1至3項中任一項之高頻模組，其中，該樹脂層表面之與該半導體基板之接觸部，從該半導體基板側面在該主面側之端緣朝向樹脂層形成為展開之圓角狀。
  5. 如申請專利範圍第1至3項中任一項之高頻模組，其中，該半導體基板從該樹脂層表面突出之部分之角部被去角。
  6. 如申請專利範圍第1至3項中任一項之高頻模組，其中，在該半導體基板之該主面形成有凹凸。
  7. 如申請專利範圍第1至3項中任一項之高頻模組，其中，在該半導體基板之該主面之至少一部分形成有金屬膜。
  8. 如申請專利範圍第7項之高頻模組，其中，在該金屬膜之表面形成有凹凸。
  9. 一種高頻模組之製造方法，具備：準備步驟，準備具備配線基板、構裝在該配線基板之一主面之半導體基板、構裝在該配線基板之另一主面之零件、豎設在該配線基板之該一主面之柱狀之連接端子、被覆該半導體基板之設在該一主面之第1樹脂層、及被覆該零件設在該另一主面之第2樹脂層之模組坯體；以及除去步驟，以包含該半導體基板之該配線基板之該一主面相反側之主面之一端部以及該連接端子之與該配線基板之該一主面相反側之端部的一端部從該樹脂層表面露出之方式，研磨或研削該模組坯體之該樹脂層之表面以除去一部分；形成設在該另一主面之第2樹脂層的樹脂之線膨脹係數，比形成設在該一主面之第1樹脂層的樹脂之線膨脹係數小， 在該除去步驟，研磨或研削該樹脂層之表面，以使該半導體基板及該連接端子各自之側面之一部分露出，且使該半導體基板與該連接端子中離該配線基板之該一主面之高度最高者之高度較該零件離該配線基板之該另一主面之高度低。
  10. 如申請專利範圍第9項之高頻模組之製造方法，其中，在該除去步驟，使該連接端子之該主面離該配線基板之該一主面之高度較該半導體基板之該一面側之端面離該一主面之高度高。
  11. 如申請專利範圍第10項之高頻模組之製造方法，其中，在該除去步驟，使該半導體基板之主面離該配線基板之該一主面之高度較該連接端子之該一端部側之端面離該一主面之高度高。
TW102126185A 2012-07-26 2013-07-23 High frequency module and manufacturing method thereof TWI649841B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP2012-165609 2012-07-26
JP2012165609 2012-07-26

Publications (2)

Publication Number Publication Date
TW201405726A TW201405726A (zh) 2014-02-01
TWI649841B true TWI649841B (zh) 2019-02-01

Family

ID=49996977

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102126185A TWI649841B (zh) 2012-07-26 2013-07-23 High frequency module and manufacturing method thereof

Country Status (3)

Country Link
JP (1) JP6282589B2 (zh)
TW (1) TWI649841B (zh)
WO (1) WO2014017159A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018120823A (ja) * 2017-01-27 2018-08-02 株式会社ジャパンディスプレイ 表示パネルの製造方法
JP6729790B2 (ja) 2017-03-14 2020-07-22 株式会社村田製作所 高周波モジュール
US11387400B2 (en) 2017-07-19 2022-07-12 Murata Manufacturing Co., Ltd. Electronic module with sealing resin
US10439586B2 (en) 2017-07-19 2019-10-08 Murata Manufacturing Co., Ltd. Electronic module having a filler in a sealing resin
WO2019181761A1 (ja) 2018-03-20 2019-09-26 株式会社村田製作所 高周波モジュール
JP6981545B2 (ja) 2018-05-08 2021-12-15 株式会社村田製作所 高周波モジュール
JP2020120185A (ja) 2019-01-21 2020-08-06 株式会社村田製作所 フロントエンドモジュール及び通信装置
WO2022220000A1 (ja) * 2021-04-16 2022-10-20 株式会社村田製作所 高周波モジュール及び通信装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007931A (ja) * 2001-06-20 2003-01-10 Sony Corp 半導体装置およびその製造方法
JP2005203633A (ja) * 2004-01-16 2005-07-28 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置実装体、および半導体装置の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3432749B2 (ja) * 1998-07-23 2003-08-04 富士通株式会社 半導体装置及びその製造方法
JP2005175113A (ja) * 2003-12-10 2005-06-30 Fdk Corp フリップチップ実装用プリント配線基板
JP2010080699A (ja) * 2008-09-26 2010-04-08 Panasonic Corp 高周波モジュールとその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003007931A (ja) * 2001-06-20 2003-01-10 Sony Corp 半導体装置およびその製造方法
JP2005203633A (ja) * 2004-01-16 2005-07-28 Matsushita Electric Ind Co Ltd 半導体装置、半導体装置実装体、および半導体装置の製造方法

Also Published As

Publication number Publication date
WO2014017159A1 (ja) 2014-01-30
JPWO2014017159A1 (ja) 2016-07-07
JP6282589B2 (ja) 2018-02-21
TW201405726A (zh) 2014-02-01

Similar Documents

Publication Publication Date Title
US9293446B2 (en) Low profile semiconductor module with metal film support
TWI649841B (zh) High frequency module and manufacturing method thereof
US9548279B2 (en) Connection member, semiconductor device, and stacked structure
KR100891269B1 (ko) 반도체 장치 및 그 제조 방법
KR100909155B1 (ko) 멀티칩 회로 모듈 및 그 제조 방법
JP4701506B2 (ja) 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法
KR101740816B1 (ko) 칩 인덕터
TWI571979B (zh) 整合式被動模組、半導體裝置及其製作方法
KR20150053579A (ko) 전자 소자 모듈 및 그 제조 방법
JP4265607B2 (ja) 積層型電子部品および積層型電子部品の実装構造
JP4432517B2 (ja) 複合多層基板
TWI521655B (zh) High frequency module and high frequency module carrying device
US8633057B2 (en) Semiconductor package and method of fabricating the same
TWM499645U (zh) 整合式被動模組及半導體裝置
JP2013080764A (ja) 回路モジュール
JP2017038085A (ja) 回路モジュール
JP2013110299A (ja) 複合モジュール
WO2023021888A1 (ja) 電子部品モジュール
WO2013099360A1 (ja) モジュールおよびこれを備えるモジュール搭載部品
JP2004356527A (ja) 回路基板及びそれを用いた電子装置並びにその製造方法
JP2013197564A (ja) 複合モジュールおよび複合モジュールの製造方法
JP2007097205A (ja) 高周波モジュール部品
JP2004103949A (ja) 半導体装置およびその製造方法
JP2019029424A (ja) 積層回路基板および積層モジュール
JP2007324557A (ja) 高周波回路モジュール