TWI645564B - Semiconductor device and method of manufacturing same - Google Patents

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Abstract

本發明之目的係於使用SOI基板之半導體裝置中，降低天線效應對策用虛設填充單元之閘極漏電流，且抑制天線效應。
本發明係藉由將天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度，設為厚於SOI電晶體CT之閘極絕緣膜GIC之厚度，而減少天線效應對策用虛設填充單元DT之閘極漏電流。進而，藉由將天線效應對策用虛設填充單元DT之閘極面積(閘極長度×閘極寬度)，設為大於SOI電晶體CT之閘極面積(閘極長度×閘極寬度)，而將天線效應對策用虛設填充單元DT之閘極電容與SOI電晶體CT之閘極電容設為大致相同，以抑制天線效應。

Description

半導體裝置及其製造方法
本發明係關於半導體裝置及其製造技術，係可適宜利用於使用例如SOI(Silicon On Insulator：絕緣層上覆矽)基板之半導體裝置及其製造方法者。
例如，於日本特開2003-133559號公報(專利文獻1)中，揭示有如下之技術：第1配線層具有直接或經由較第1配線層更下層之配線層之配線連接於雜質擴散區域之至少1條配線，且將至少1條配線之總面積與雜質擴散區域之面積之第1比設為特定值以下。
又，於日本特開2001-237322號公報(專利文獻2)中，揭示有如下之技術：於自動配置配線方法中，將具有防帶電之保護電路的填充單元配置於單元間所產生之隙縫中，利用EDA工具驗證因配線帶電而產生之天線效應，並將需要天線效應防止對策之配線連接於填充單元之保護電路。
又，於日本特開2000-188338號公報(專利文獻3)中，揭示有如下之技術：作為一MISFET之閘極絕緣膜，使用較其他MISFET之閘極絕緣膜更高介電常數之材料，並將一MISFET之閘極絕緣膜之電性膜厚設為薄於其他MISFET之閘極絕緣膜之電性膜厚。
[先前技術文獻] [專利文獻]
[專利文獻1]日本特開2003-133559號公報
[專利文獻2]日本特開2001-237322號公報
[專利文獻3]日本特開2000-188338號公報
於使用進行基板偏壓控制之SOI基板之半導體裝置中，將形成於電路單元部之場效電晶體(以下，記作SOI電晶體)之閘極電極、與形成於配置於電路單元部間之空間之虛設填充單元部之虛設填充單元(以下，記作天線效應對策用虛設填充單元)之閘極電極經由配線而電性連接。藉此，使累積於配線等之帶電粒子(電漿)分散，而抑制對SOI電晶體之閘極絕緣膜造成之天線效應。然而，存在於天線效應對策用虛設填充單元中產生閘極漏電流，而使SOI電晶體之有功電流增加之問題。
其他課題與新穎之特徵可自本說明書之記述及附加圖式明瞭。
根據一實施形態，本發明係一種半導體裝置，其係將形成於電路單元部之SOI電晶體之閘極電極、與形成於虛設填充單元部之天線效應對策用虛設填充單元之閘極電極經由配線而電性連接者；且將天線效應對策用虛設填充單元之閘極絕緣膜之厚度設為厚於SOI電晶體之閘極絕緣膜之厚度。進而，藉由將天線效應對策用虛設填充單元之閘極面積(閘極長度×閘極寬度)，設為大於SOI電晶體之閘極面積(閘極長度×閘極寬度)，或對天線效應對策用虛設填充單元之閘極絕緣膜使用高介電常數膜，而將天線效應對策用虛設填充單元之閘極電容與SOI電晶體之閘極電容設為相同。
根據一實施形態，於使用SOI基板之半導體裝置中，可降低天線效應對策用虛設填充單元之閘極漏電流，且抑制天線效應。
1A‧‧‧SOI區域
1B‧‧‧虛設填充單元區域
1C‧‧‧塊體區域
1D‧‧‧供電區域
BX‧‧‧絕緣膜(埋入絕緣膜、埋入氧化膜、BOX膜)
CNT‧‧‧接觸孔
CP‧‧‧接觸插塞
CT‧‧‧SOI電晶體
D1‧‧‧氧化矽膜
D2‧‧‧氮化矽膜
DD‧‧‧保護二極體
DT‧‧‧天線效應對策用虛設填充單元
DTA‧‧‧天線效應對策用虛設填充單元
DTH‧‧‧天線效應對策用虛設填充單元
E1‧‧‧閾值電壓控制擴散區域
E2‧‧‧閾值電壓控制擴散區域
EB1‧‧‧外延層
EB2‧‧‧外延層
EB3‧‧‧外延層
EP‧‧‧磊晶層
F1‧‧‧閘極絕緣膜
F2‧‧‧閘極絕緣膜
G1‧‧‧多晶矽膜
GD‧‧‧閘極保護膜
GE1‧‧‧閘極電極
GE2‧‧‧閘極電極
GE3‧‧‧閘極電極
GEC‧‧‧閘極電極
GED‧‧‧閘極電極
GEH‧‧‧閘極電極
GIC‧‧‧閘極絕緣膜
GID‧‧‧閘極絕緣膜
GIH‧‧‧閘極絕緣膜
IL‧‧‧層間絕緣膜
Lg1‧‧‧閘極長度
Lg2‧‧‧閘極長度
M1‧‧‧配線
MS‧‧‧金屬矽化物層
NS‧‧‧矽化鎳層
NWEL‧‧‧n型阱
O1‧‧‧氧化矽膜
OFC‧‧‧補償間隔件
OFD‧‧‧補償間隔件
OX‧‧‧絕緣膜
PB‧‧‧保護膜
PW1‧‧‧p型阱
PW2‧‧‧p型阱
PWEL‧‧‧p型阱
RP1‧‧‧光阻劑圖案
SB‧‧‧半導體基板
SD1‧‧‧擴散層
SD2‧‧‧擴散層
SD3‧‧‧擴散層
SDC‧‧‧源極/汲極用半導體區域
SDD‧‧‧源極/汲極用半導體區域
SL‧‧‧半導體層(SOI層、矽層)
STI‧‧‧元件分離部
SW1‧‧‧側壁
SW2‧‧‧側壁
SWC‧‧‧側壁
SWD‧‧‧側壁
Tox‧‧‧厚度
Tox1‧‧‧厚度
Tox2‧‧‧厚度
Vdd‧‧‧高電壓
Vin‧‧‧輸入電壓
Vss‧‧‧低電壓
WEL‧‧‧阱
Wg1‧‧‧閘極寬度
Wg2‧‧‧閘極寬度
圖1係實施形態1之半導體裝置之主要部分俯視圖。
圖2係實施形態1之半導體裝置之主要部分剖面圖。
圖3係表示實施形態1之具有厚膜閘極絕緣膜之MIS電晶體及具有薄膜閘極絕緣膜之MIS電晶體各自之閘極-源極/汲極間所流動之漏電流(Jg×Area)與閘極電容(Cg×Area)之關係之一例的圖表圖。
圖4係表示實施形態1之SOI電晶體及天線效應對策用虛設填充單元之尺寸之一例的概略俯視圖。
圖5係本發明者等所研究之使用先前之天線效應對策用虛設填充單元之半導體裝置之主要部分俯視圖。
圖6係本發明者等所研究之包含保護二極體之半導體裝置之主要部分剖面圖。
圖7係表示實施形態1之半導體裝置之製造步驟之主要部分剖面圖。
圖8係緊接圖7之半導體裝置之製造步驟中之主要部分剖面圖。
圖9係緊接圖8之半導體裝置之製造步驟中之主要部分剖面圖。
圖10係緊接圖9之半導體裝置之製造步驟中之主要部分剖面圖。
圖11係緊接圖10之半導體裝置之製造步驟中之主要部分剖面圖。
圖12係緊接圖11之半導體裝置之製造步驟中之主要部分剖面圖。
圖13係緊接圖12之半導體裝置之製造步驟中之主要部分剖面圖。
圖14係緊接圖13之半導體裝置之製造步驟中之主要部分剖面圖。
圖15係緊接圖14之半導體裝置之製造步驟中之主要部分剖面圖。
圖16係緊接圖15之半導體裝置之製造步驟中之主要部分剖面 圖。
圖17係緊接圖16之半導體裝置之製造步驟中之主要部分剖面圖。
圖18係緊接圖17之半導體裝置之製造步驟中之主要部分剖面圖。
圖19係緊接圖18之半導體裝置之製造步驟中之主要部分剖面圖。
圖20係緊接圖19之半導體裝置之製造步驟中之主要部分剖面圖。
圖21係緊接圖20之半導體裝置之製造步驟中之主要部分剖面圖。
圖22係緊接圖21之半導體裝置之製造步驟中之主要部分剖面圖。
圖23係緊接圖22之半導體裝置之製造步驟中之主要部分剖面圖。
圖24係緊接圖23之半導體裝置之製造步驟中之主要部分剖面圖。
圖25係緊接圖24之半導體裝置之製造步驟中之主要部分剖面圖。
圖26係實施形態2之半導體裝置之主要部分剖面圖。
於以下實施形態中，為方便起見，必要時分割成複數個部分或實施形態而進行說明，除了特別明示之情形，此等並非相互無關係者，而存在一者為另一者之一部分或全部之變化例、細節、補充說明等之關係。
又，於以下實施形態中，言及要件之數量等(包含個數、數值、 量、範圍等)之情形，除了特別明示之情形、及原理上明確限定於特定之數量之情形等，則並非限定於該特定之數量，而亦可為特定之數量以上或以下。
進而，毋庸贅言，於以下實施形態中，其構成要件(亦包含要件步驟等)，除了特別明示之情形，及認為原理上明確為必須之情形等，則並非一定為必須。
又，說到[由A構成]、[由A形成]、[具有A]、[包含A]時，除了特別明示僅為此要件之情形等，當然並不排除除此以外之要件。同樣，在以下之實施形態中，言及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上明確並非如此之情形等，係包含實質上與該形狀等近似或類似者等。此情況對於上述數值及範圍亦相同。
又，於以下實施形態中，將代表場效電晶體之MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效電晶體)略記為MIS電晶體。又，於以下實施形態所使用之圖式中，存在即使係俯視圖，但為容易觀察圖式而標註陰影線之情形。又，在用於說明以下之實施形態之全圖中，具有相同功能者原則上標註相同之符號，並省略其重複之說明。以下，基於圖式詳細地說明本實施形態。
(實施形態1)
於使用SOI基板之半導體裝置中，存在由於因例如配線步驟之電漿損傷等而累積於配線之帶電粒子，使形成於電路單元部之SOI電晶體之閘極絕緣膜受到損傷，而導致閾值電壓等產生變動之問題。該現象稱為天線效應，抑制天線效應對提高半導體裝置之可靠性較為重要。
因此，藉由使形成於電路單元部之SOI電晶體之閘極電極、與形成於虛設填充單元部之天線效應對策用虛設填充單元之閘極電極經由 配線而電性連接，使累積於配線等之帶電粒子分散，從而抑制天線效應。然而，仍存在於天線效應對策用虛設填充單元中產生閘極漏電流，而使SOI電晶體之有功電流增加之問題。
<半導體裝置之構造>
利用圖1及圖2說明實施形態1之半導體裝置之構造。圖1係實施形態1之半導體裝置之主要部分俯視圖；圖2係實施形態1之半導體裝置之主要部分剖面圖。於圖2中，例示形成於半導體裝置之各種元件中之，形成於電路單元部之n通道型SOI電晶體CT，及形成於虛設填充單元部之天線效應對策用虛設填充單元DT。所謂虛設填充單元部，係指原本為並未配置有助於電路動作之半導體元件的區域，或與其他區域相比，有助於電路動作之半導體元件較少之區域，但為降低半導體裝置整體之圖案密度之疏密，而配置有複數個虛設填充單元(虛設填充、虛設圖案、虛設單元)之區域。
SOI電晶體CT及天線效應對策用虛設填充單元DT形成於SOI基板之主表面，該SOI基板包含：包含單晶矽之半導體基板SB、形成於半導體基板SB上且包含氧化矽之絕緣膜(埋入絕緣膜、埋入氧化膜、BOX(Buried Oxide：埋藏氧化物)膜)BX、及形成於絕緣層BX上且包含單晶矽之半導體層(SOI層、矽層)SL。半導體基板SB係支持絕緣層BX及較其更上方之構造的支持基板。絕緣膜BX之厚度為例如10~20nm左右，半導體層SL之厚度為例如10~20nm左右。
於半導體基板SB，形成有p型阱WEL，自供電部對阱WEL施加電壓。進而，以使電路單元部、虛設填充單元部及供電部相互分離之方式，且，於電路單元部及虛設填充單元部之各者中，以使相鄰之元件形成區域之間分離之方式，形成有複數個元件分離部STI。
於電路單元部之半導體層SL上，形成有SOI電晶體CT之閘極絕緣膜GIC，於閘極絕緣膜GIC上，形成有SOI電晶體CT之閘極電極 GEC。又，同樣地，於虛設填充單元部之半導體層SL上，形成有天線效應對策用虛設填充單元DT之閘極絕緣膜GID，於閘極絕緣膜GID上形成有天線效應對策用虛設填充單元DT之閘極電極GED。
閘極絕緣膜GIC、GID係由例如氧化矽膜或氮氧化矽膜形成。但，天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度，厚於SOI電晶體CT之閘極絕緣膜GIC之厚度。天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度為例如7~8nm左右，SOI電晶體CT之閘極絕緣膜GIC之厚度為例如2~3nm左右。
又，閘極電極GEC、GED係由導電膜、例如多晶矽膜(polysilicon膜、摻雜多晶矽膜)形成。作為其他形態，於閘極電極GEC、GED，亦可使用金屬膜或顯示金屬傳導之金屬化合物膜，例如氮化鈦膜。然而，雖然天線效應對策用虛設填充單元DT之閘極寬度與SOI電晶體CT之閘極寬度相同，但天線效應對策用虛設填充單元DT之閘極長度大於SOI電晶體CT之閘極長度，從而天線效應對策用虛設填充單元DT之閘極面積大於SOI電晶體CT之閘極面積。天線效應對策用虛設填充單元DT之閘極寬度與SOI電晶體CT之閘極寬度為例如0.5μm左右，天線效應對策用虛設填充單元DT之閘極長度為例如0.21μm左右，SOI電晶體CT之閘極長度為例如0.06μm左右。
亦即，於實施形態1中，為減少天線效應對策用虛設填充單元DT之閘極漏電流，而將天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度，設為厚於SOI電晶體CT之閘極絕緣膜GIC之厚度。但，為抑制天線效應，將天線效應對策用虛設填充單元DT之閘極面積，設為大於SOI電晶體CT之閘極面積，而使天線效應對策用虛設填充單元DT之閘極電容與SOI電晶體CT之閘極電容大致相同。關於實施形態1之閘極絕緣膜GIC、GID之閘極漏電流及閘極面積，此後利用後記圖3進行詳細說明。
閘極電極GEC下方之半導體層SL成為形成SOI電晶體CT之通道的區域。又，於閘極電極GEC之側壁，介隔補償間隔件OFC而形成有側壁SWC。同樣，閘極電極GED下方之半導體層SL成為形成天線效應對策用虛設填充單元DT之通道的區域。又，於閘極電極GED之側壁，介隔補償間隔件OFD而形成有側壁SWD。補償間隔件OFC、OFD及側壁SWC、SWD包含絕緣膜。補償間隔件OFC、OFD包含例如氧化矽膜，側壁SWC、SWD包含例如氮化矽膜。
半導體層SL中，於電路單元部中未被閘極電極GEC、補償間隔件OFC及側壁SWC覆蓋之區域上、及虛設填充單元部中未被閘極電極GED、補償間隔件OFD及側壁SWD覆蓋之區域上，選擇性地形成有磊晶層EP。因此，於SOI電晶體CT之閘極電極GEC之兩側(閘極長度方向之兩側)，介隔補償間隔件OFC及側壁SWC而形成有磊晶層EP。同樣，於天線效應對策用虛設填充單元DT之閘極電極GED之兩側(閘極長度方向之兩側)，介隔補償間隔件OFD及側壁SWD而形成有磊晶層EP。
於SOI電晶體CT之閘極電極GEC兩側(閘極長度方向之兩側)之半導體層SL及磊晶層EP，形成有SOI電晶體CT之源極/汲極用半導體區域SDC。亦即，於補償間隔件OFC及側壁SWC下方之半導體層SL中隔著通道相互離開之區域，形成有一對源極/汲極用半導體區域SDC。同樣，於天線效應對策用虛設填充單元DT之閘極電極GED兩側(閘極長度方向之兩側)之半導體層SL及磊晶層EP，形成有天線效應對策用虛設填充單元DT之源極/汲極用半導體區域SDD。亦即，於補償間隔件OFD及側壁SWD下方之半導體層SL中隔著通道相互離開之區域，形成有一對源極/汲極用半導體區域SDD。
於電路單元部之源極/汲極用半導體區域SDC之上部(表層部)、虛設填充單元部之源極/汲極用半導體區域SDD之上部(表層部)及供電部 之阱WEL之上部(表層部)，形成有金屬與半導體層之反應層(化合物層)，即金屬矽化物層MS。金屬矽化物層MS為例如矽化鈷層、矽化鎳層或鎳鉑矽化物層等。又，於閘極電極GEC、GED包含多晶矽膜之情形時，亦於SOI電晶體CT之閘極電極GEC及天線效應對策用虛設填充單元DT之閘極電極GED之上部形成金屬矽化物層MS。
於SOI基板上，以覆蓋閘極電極GEC、GED、補償間隔件OFC、OFD、側壁SWC、SWD及金屬矽化物層MS等之方式，形成有層間絕緣膜IL。於層間絕緣膜IL，形成有接觸孔CNT，其到達至形成於例如SOI電晶體CT之閘極電極GEC之上部、天線效應對策用虛設填充單元DT之閘極電極GED之上部、及供電部之阱WEL之上部的金屬矽化物層MS。雖省略圖示，但亦形成有接觸孔CNT，其到達至形成於SOI電晶體CT之源極/汲極用半導體區域SDC之上部、及天線效應對策用虛設填充單元DT之源極/汲極用半導體區域SDD上部之金屬矽化物層MS。於該接觸孔CNT之內部，形成有包含例如鎢之接觸插塞CP。
又，於層間絕緣膜IL上，形成有包含銅或鋁之配線M1，藉由配線M1，SOI電晶體CT之閘極電極GEC、與天線效應對策用虛設填充單元DT之閘極電極GED電性連接。
另，如圖1所示，與形成於虛設填充單元部之其他虛設填充單元同樣，天線效應對策用虛設填充單元DT採用即便於閘極電極GED施加High(例如高電壓(Vdd))或Low(例如低電壓(Vss))之輸入電壓(Vin)，亦不會動作之構成。
如上所述，藉由將天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度，設為厚於SOI電晶體CT之閘極絕緣膜GIC之厚度，可減少天線效應對策用虛設填充單元DT之閘極漏電流(流動於閘極電極GED與源極/汲極用半導體區域SDD之間的漏電流)。
然而，一般而言，雖若MIS電晶體之閘極絕緣膜之厚度變厚，則 每單位面積之閘極漏電流變小，但每單位面積之閘極電容變小。因此，若將天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度，設為厚於SOI電晶體CT之閘極絕緣膜GIC之厚度，則天線效應對策用虛設填充單元DT之每單位面積之閘極電容小於SOI電晶體CT之每單位面積之閘極電容。因此，帶電粒子容易向SOI電晶體CT聚集，而無法抑制天線效應。
因此，必須將天線效應對策用虛設填充單元DT之閘極電容與SOI電晶體CT之閘極電容設為大致相同。於實施形態1中，藉由將天線效應對策用虛設填充單元DT之閘極面積，設為大於SOI電晶體CT之閘極面積，而將天線效應對策用虛設填充單元DT之閘極電容與SOI電晶體CT之閘極電容設為大致相同。藉此，可降低天線效應對策用虛設填充單元DT之閘極漏電流，同時謀求抑制天線效應。
此處，對影響MIS電晶體之閘極漏電流之閘極面積(閘極長度×閘極寬度)之影響進行說明。另，於以下說明中，將閘極絕緣膜之厚度為2~3nm左右之相對較薄之閘極絕緣膜稱為薄膜閘極絕緣膜，將閘極絕緣膜之厚度為7~8nm左右之相對較厚之閘極絕緣膜稱為厚膜閘極絕緣膜。
MIS電晶體之每單位面積之閘極漏電流(Jg)係薄膜閘極絕緣膜大於厚膜閘極絕緣膜(Jg(薄膜閘極絕緣膜)>Jg(厚膜閘極絕緣膜))。又，MIS電晶體之每單位面積之閘極電容(Cg)係薄膜閘極絕緣膜大於厚膜閘極絕緣膜(Cg(薄膜閘極絕緣膜)>Cg(厚膜閘極絕緣膜))。因此，為將具有薄膜閘極絕緣膜之MIS電晶體之閘極電容與具有厚膜閘極絕緣膜之MIS電晶體之閘極電容設為相同，必須將具有厚膜閘極絕緣膜之MIS電晶體之閘極面積設為大於具有薄膜閘極絕緣膜之MIS電晶體之閘極面積。
例如，於具有薄膜閘極絕緣膜之MIS電晶體之每單位面積的閘極 電容(Cg)為10pF/cm2，具有厚膜閘極絕緣膜之MIS電晶體之每單位面積的閘極電容(Cg)為5pF/cm2之情形時，必須將具有薄膜閘極絕緣膜之MIS電晶體之閘極面積(閘極長度×閘極寬度)設為2cm2，將具有厚膜閘極絕緣膜之MIS電晶體之閘極面積(閘極長度×閘極寬度)設為4cm2。藉此，可將具有薄膜閘極絕緣膜之MIS電晶體之閘極電容與具有厚膜閘極絕緣膜之MIS電晶體之閘極電容設為相同。
且，此時之具有薄膜閘極絕緣膜之MIS電晶體之閘極漏電流(Ig)及具有厚膜閘極絕緣膜之MIS電晶體之閘極漏電流(Ig)成為：Ig(薄膜閘極絕緣膜)=Jg(薄膜閘極絕緣膜)×2cm2，Ig(厚膜閘極絕緣膜)=Jg(厚膜閘極絕緣膜)×4cm2。
一般而言，具有7~8nm左右之厚膜閘極絕緣膜之MIS電晶體每單位面積之閘極漏電流(Jg)相較於具有2~3nm左右之薄膜閘極絕緣膜之MIS電晶體每單位面積之閘極漏電流(Jg)，以位數為單位而減少。因此，即便將具有厚膜閘極絕緣膜之MIS電晶體之閘極面積設為比具有薄膜閘極絕緣膜之MIS電晶體之閘極面積大2~4倍左右，具有厚膜閘極絕緣膜之MIS電晶體之閘極漏電流(Ig)仍較具有薄膜閘極絕緣膜之MIS電晶體之閘極漏電流(Ig)顯著減少。
圖3係表示具有厚膜閘極絕緣膜之MIS電晶體及具有薄膜閘極絕緣膜之MIS電晶體各自之閘極-源極/汲極間所流動之漏電流(Jg×Area)、與閘極電容(Cg×Area)之關係之一例的圖表圖。此處，Jg係MIS電晶體之每單位面積之閘極漏電流，Cg係MIS電晶體之每單位面積之閘極電容，Area係MIS電晶體之閘極面積。
如圖3所示，若將閘極電容大致相同之具有薄膜閘極絕緣膜(例如Tox=2.3nm)之MIS電晶體、與具有厚膜閘極絕緣膜(例如Tox=7.4nm)之MIS電晶體進行比較，則相比前者，後者之閘極漏電流(Ig=Jg×Area)減少6位數以上。
亦即，於實施形態1中，將天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度設為7~8nm，將SOI電晶體CT之閘極絕緣膜GIC之厚度設為2~3nm。但，即使為將天線效應對策用虛設填充單元DT之閘極電容與SOI電晶體CT之閘極電容設為大致相同，而將天線效應對策用虛設填充單元DT之閘極面積設為比SOI電晶體CT之閘極面積大2~4倍左右，天線效應對策用虛設填充單元DT之閘極漏電流(Ig)亦減少6位數~8位數左右。
圖4係表示實施形態1之SOI電晶體及天線效應對策用虛設填充單元之尺寸之一例的概略俯視圖。
SOI電晶體CT之閘極絕緣膜GIC之厚度(Tox1)為2.0nm，閘極長度(Lg1)為0.06μm，閘極寬度(Wg1)為0.5μm。因此，SOI電晶體CT之閘極電容(Cox1)成為：Cox1=εox×Lg1×Wg1/Tox1=εox×0.06(μm)×0.5(μm)/2(nm)=εox×0.015×10-3(m)。
另一方面，天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度(Tox2)為7.0nm，閘極長度(Lg2)為0.21μm，閘極寬度(Wg2)為0.5μm。因此，天線效應對策用虛設填充單元DT之閘極電容(Cox2)成為：Cox2=εox×Lg2×Wg2/Tox2=εox×0.21(μm)×0.5(μm)/7(nm)=εox×0.015×10-3(m)，而與SOI電晶體CT之閘極電容(Cox1)相同。
另，於上述說明中，已顯示藉由增大天線效應對策用虛設填充單元DT之閘極長度，使天線效應對策用虛設填充單元DT之閘極面積大於SOI電晶體CT之閘極面積之例，但亦可藉由增大閘極寬度，而增大天線效應對策用虛設填充單元DT之閘極面積。或者，亦可藉由增大閘極長度及閘極寬度，增大天線效應對策用虛設填充單元DT之閘 極面積。
圖5係本發明者等所研究之使用先前之天線效應對策用虛設填充單元之半導體裝置之主要部分俯視圖。
如圖5所示，先前之天線效應對策用虛設填充單元DTA係以與其他虛設填充單元相同之尺寸形成。又，於虛設填充單元部中，包含天線效應對策用虛設填充單元DTA之所有虛設填充單元之閘極電極係相互具有特定間隔而配置，包含天線效應對策用虛設填充單元DTA之所有虛設填充單元之佔有率並非100%。
因此，如上述圖1所示，即便增長天線效應對策用虛設填充單元DT之閘極長度，亦無須增大虛設填充單元部整體之面積，故而不會增大半導體裝置之面積。
圖6係本發明者等所研究之包含保護二極體之半導體裝置之主要部分剖面圖。圖中，符號NWLE表示n型阱，PWEL表示p型阱。
為抑制天線效應，亦可代替上述圖1所示之天線效應對策用虛設填充單元DT，而於虛設填充單元部配置保護二極體DD。然而，於配置有保護二極體DD之情形時，自供電部施加基板偏壓時，有經由保護二極體DD而使SOI電晶體CT之閘極電壓變動之虞。相對於此，於實施形態1之天線效應對策用虛設填充單元DT中，具有不會產生此種SOI電晶體CT之閘極電壓之變動的優點。
如此，根據實施形態1，藉由將天線效應對策用虛設填充單元DT之閘極絕緣膜GID之厚度，設為厚於SOI電晶體CT之閘極絕緣膜GIC之厚度，可減少天線效應對策用虛設填充單元DT之閘極漏電流。進而，將天線效應對策用虛設填充單元DT之閘極面積設為大於SOI電晶體CT之閘極面積，而使天線效應對策用虛設填充單元DT之閘極電容與SOI電晶體CT之閘極電容大致相同，藉此可抑制天線效應。因此，於使用SOI基板之半導體裝置中，可降低天線效應對策用虛設填充單 元DT之閘極漏電流，且抑制天線效應。
<半導體裝置之製造方法>
其次，利用圖7至圖25，依照步驟順序說明實施形態1之半導體裝置之製造方法。圖7~圖25係實施形態1之半導體裝置之製造步驟中之主要部分剖面圖。
於實施形態1中，將形成SOI電晶體(n通道型SOI電晶體或p通道型SOI電晶體)之區域稱為SOI區域1A；將形成塊體電晶體(n通道型塊體電晶體或p通道型塊體電晶體)之區域稱為塊體區域1C。於SOI區域1A中，SOI電晶體形成於包含半導體基板、半導體基板上之絕緣膜、及絕緣膜上之半導體層之SOI基板之主表面；於塊體區域IC中，塊體電晶體形成於半導體基板之主表面。再者，將形成天線效應對策用虛設填充單元之區域稱為虛設填充單元區域1B；將形成供電部之區域稱為供電區域1D。
另，此處，對n通道型SOI電晶體及n通道型塊體電晶體之製造進行說明，而關於p通道型SOI電晶體及p通道型塊體電晶體之製造，則省略說明。又，雖對同時形成天線效應對策用虛設填充單元之閘極絕緣膜與塊體電晶體之閘極絕緣膜之例進行說明，但並非限定於此。亦即，亦可於與形成塊體電晶體之閘極絕緣膜之步驟不同之步驟中，形成天線效應對策用虛設填充單元之閘極絕緣膜。但，若同時形成天線效應對策用虛設填充單元之閘極絕緣膜與塊體電晶體之閘極絕緣膜，則具有可抑制製造步驟數之增加之優點。又，實施形態1中所使用之剖面圖中，為使圖易懂，未準確地顯示各膜之各者之膜厚的大小關係。
首先，如圖7所示，準備於上方積層有絕緣膜BX及半導體層SL之半導體基板SB。半導體基板SB係包含單晶Si(矽)之支持基板，半導體基板SB上之絕緣膜BX包含氧化矽，絕緣膜BX上之半導體層SL包含具 有1~10Ωcm左右之電阻的單晶矽。絕緣膜BX之厚度為例如10~20nm左右，半導體層SL之厚度為例如10~20nm左右。
SOI基板可以例如SIMOX(Silicon Implanted Oxide：矽氧化注入)法或貼合法形成。於SIMOX法中，於包含Si(矽)之半導體基板之主表面，以高能量離子注入O2(氧)，其後藉由熱處理使Si(矽)與O2(氧)鍵結，而於較半導體基板之主表面略深之位置，形成埋入氧化膜(BOX膜)，從而形成SOI基板。又，於貼合法中，於藉由施加高熱及壓力，而將於上表面形成有氧化膜(BOX膜)之包含Si(矽)之半導體基板與另一片包含Si(矽)之半導體基板接著貼合後，藉由將單側之半導體基板研磨而薄膜化，而形成SOI基板。
其次，如圖8所示，於SOI基板形成具有STI(Shallow Trench Isolation：淺溝隔離)構造且包含絕緣膜之元件分離部STI。
於形成元件分離部STI之步驟中，首先，於半導體層SL上形成包含氮化矽之硬遮罩圖案，藉由將該硬遮罩圖案作為遮罩進行乾蝕刻，而形成自半導體層SL之上表面到達至半導體基板SB中途深度之複數個槽。複數個槽係將半導體層SL、絕緣膜BX及半導體基板SB開口而形成。接著，於在複數個槽之內側形成襯墊氧化膜後，於包含複數個槽之內部之半導體層SL上，以例如CVD(Chemical Vapor Deposition：化學氣相沈積)法，形成包含例如氧化矽之絕緣膜。接著，以例如CMP(Chemical Mechanical Polishing：化學機械研磨)法，對該絕緣膜之上表面加以研磨，使絕緣膜殘留於複數個槽之內部。其後，去除硬遮罩圖案。藉此，形成元件分離部STI。
元件分離部STI係分離複數個活性區域彼此之非活性區域。即，活性區域之俯視下之形狀係藉由被元件分離部STI包圍而規定。又，以分離SOI區域1A、虛設填充單元區域1B、塊體區域1C及供電區域1D相互間之方式，而形成有複數個元件分離部STI；且於SOI區域1A 及塊體區域1C各者中，以分離相鄰之元件形成區域間之方式，而形成有複數個元件分離部STI。
其次，如圖9所示，以例如熱氧化法，於半導體層SL上，形成包含例如氧化矽之絕緣膜OX。另，亦可藉由將上述包含氮化矽之硬遮罩圖案之一部分殘留而形成絕緣膜OX。
接著，藉由於SOI區域1A、虛設填充單元區域1B及供電區域1D，介隔絕緣膜OX、半導體層SL及絕緣膜BX而離子注入p型雜質，而於半導體基板SB之所期望區域，選擇性地形成p型阱PW1。進而，藉由於SOI區域1A及虛設填充單元區域1B，介隔絕緣膜OX、半導體層SL及絕緣膜BX而離子注入特定雜質，而於半導體基板SB之所期望區域，選擇性地形成閾值電壓控制擴散區域E1。
接著，藉由於塊體區域1C，介隔絕緣膜OX、半導體層SL及絕緣膜BX而離子注入p型雜質，而於半導體基板SB之所期望區域，選擇性地形成p型阱PW2；進而，藉由離子注入特定雜質，而於半導體基板SB之所期望區域，選擇性地形成閾值電壓控制擴散區域E2。
其次，如圖10所示，以例如微影技術，於SOI區域1A及虛設填充單元區域1B，形成光阻劑圖案RP1。具體而言，對SOI基板上塗佈光阻膜，形成如使塊體區域1C及供電區域1D開口之光阻劑圖案RP1。此時，以到達於塊體區域1C與其他區域(OI區域1A或虛設填充單元區域1B)之邊界，及供電區域1D與其他區域(OI區域1A或虛設填充單元區域1B)之邊界之元件分離部STI上之方式，形成光阻劑圖案RP1。
其次，如圖11所示，藉由例如氫氟酸清洗，去除塊體區域1C及供電區域1D之絕緣膜OX。此時，因塊體區域1C及供電區域1D之元件分離部STI之上部之一部分亦被削除，故而於塊體區域1C及供電區域1D，可調整半導體基板SB與元件分離部STI之階差，且可使光阻劑圖案RP1之邊界部中所產生之元件分離部STI上之階差平緩化。
接著，於以例如乾蝕刻法，以絕緣膜BX為擋止層而選擇性地去除塊體區域1C及供電區域1D之半導體層SL後，去除光阻劑圖案RP1。其後，根據需要，可使用犧牲氧化法，其係於藉由例如氫氟酸清洗去除塊體區域1C及供電區域1D之絕緣膜BX後，以例如熱氧化法，於半導體基板SB上形成例如10nm左右之熱氧化膜，並去除該所形成之熱氧化膜。藉此，可藉由去除半導體層SL之乾蝕刻，去除導入至半導體基板SB之損傷層。
於歷經以上步驟而形成之各區域中，SOI區域1A及虛設填充單元區域1B之半導體層SL之上表面，與塊體區域1C及供電區域1D之半導體基板SB之上表面之階差係小至20nm左右。如此一來，可於其後之成為閘極電極之多晶矽膜之堆積及加工中，以同一步驟形成SOI電晶體、天線效應對策用虛設填充單元及塊體電晶體，並對防止階差部之加工殘留或閘極電極之斷線等有效。
其次，如圖12所示，於SOI區域1A之半導體層SL上，形成閘極絕緣膜F1，於虛設填充單元區域1B之半導體層SL上，以及塊體區域1C及供電區域1D之半導體基板SB上，形成閘極絕緣膜F2。閘極絕緣膜F1之厚度為例如2~3nm左右，閘極絕緣膜F2之厚度為例如7~8nm左右。
具體而言，SOI區域1A之閘極絕緣膜F1、以及虛設填充單元區域1B、塊體區域1C及供電區域1D之閘極絕緣膜F2係如下形成。
首先，藉由例如氫氟酸清洗，去除於虛設填充單元區域1B露出之絕緣膜OX，以及於塊體區域1C及供電區域1D露出之絕緣膜BX，而露出虛設填充單元區域1B之半導體層SL之上表面、以及塊體區域1C及供電區域1D之半導體基板SB之上表面。接著，以例如熱氧化法，於虛設填充單元區域1B之半導體層SL上，以及塊體區域1C及供電區域1D之半導體基板SB上，形成例如7.5nm左右之厚度的熱氧化膜。
此時，SOI區域1A亦同樣去除絕緣膜OX，並於半導體層SL上，形成例如7.5nm左右之厚度的熱氧化膜。於將其以例如微影技術及氫氟酸清洗而選擇性地去除後，為去除蝕刻殘渣及蝕刻液等而進行清洗。其後，以例如熱氧化法，於SOI區域1A之半導體層SL上，形成例如2nm左右之厚度的熱氧化膜。藉此，於SOI區域1A之半導體層SL上，形成包含2nm左右之厚度之熱氧化膜的閘極絕緣膜F1；於虛設填充單元區域1B之半導體層SL上，以及塊體區域1C及供電區域1D之半導體基板SB上，形成包含7.5nm左右之厚度之熱氧化膜的閘極絕緣膜F2。
另，亦可藉由以NO氣體，將該等2nm左右之厚度之熱氧化膜及7.5nm左右之厚度之熱氧化膜之上表面氮化，而於熱氧化膜之上表面積層形成0.2nm左右之氮化膜。該情形時，於SOI區域1A之半導體層SL上，形成包含氮化膜/熱氧化膜之閘極絕緣膜F1，於虛設填充單元區域1B、塊體區域1C及供電區域1D之半導體基板SB上，形成包含氮化膜/熱氧化膜之閘極絕緣膜F2。
如此般，可較SOI電晶體之閘極絕緣膜F1，將天線效應對策用虛設填充單元之閘極絕緣膜F2形成為更厚。藉此，可減少天線效應對策用虛設填充單元之閘極漏電流。
其次，如圖13所示，以例如CVD法，於半導體基板SB上，依序積層多晶矽膜G1、氧化矽膜D1及氮化矽膜D2。多晶矽膜G1之厚度為例如50nm左右，氧化矽膜D1之厚度為例如30nm，氮化矽膜D2之厚度為例如40nm左右。
其次，如圖14所示，以例如微影技術及各向異性乾蝕刻法，依序對氮化矽膜D2、氧化矽膜D1及多晶矽膜G1進行加工，而於SOI區域1A，形成SOI電晶體之包含氧化矽膜D1及氮化矽膜D2之閘極保護膜GD，以及包含多晶矽膜G1之閘極電極GE1。同時，於虛設填充單元區域1B，形成天線效應對策用虛設填充單元之包含氧化矽膜D1及 氮化矽膜D2之閘極保護膜GD，以及包含多晶矽膜G1之閘極電極GE2。同時，於塊體區域1C，形成塊體電晶體之包含氧化矽膜D1及氮化矽膜D2之閘極保護膜GD，以及包含多晶矽膜G1之閘極電極GE3。又，去除供電區域1D之氮化矽膜D2、氧化矽膜D1、多晶矽膜G1及閘極絕緣膜F2。
此處，為將天線效應對策用虛設填充單元之閘極電容與SOI電晶體之閘極電容設為相同，而例如以使天線效應對策用虛設填充單元之閘極長度大於SOI電晶體之閘極長度之方式，形成SOI電晶體之閘極電極GE1，及天線效應對策用虛設填充單元之閘極電極GE2。另，亦可藉由將天線效應對策用虛設填充單元之閘極寬度，設為大於SOI電晶體之閘極寬度，而將天線效應對策用虛設填充單元之閘極電容與SOI電晶體之閘極電容設為相同。
又，如上所述，SOI區域1A及虛設填充單元區域1B之半導體層SL之上表面，與塊體區域1C及供電區域1D之半導體基板SB之上表面之階差較低，為20nm左右。因此，於微影時為焦點深度之容許範圍內，可同時形成SOI電晶體之閘極保護膜GD及閘極電極GE1、天線效應對策用虛設填充單元之閘極保護膜GD及閘極電極GE2、塊體電晶體之閘極保護膜GD及閘極電極GE3。
接著，對塊體區域1C，以加速能量45keV、注入量3×1012/cm2之條件，離子注入n型雜質、例如As(砷)離子。此時，因成為閘極保護膜GD之氧化矽膜D1及氮化矽膜D2，於閘極電極GE3及閘極電極GE3下之通道區域未注入雜質，自對準形成塊體電晶體之外延層EB3。另，於該離子注入中，SOI區域1A、虛設填充單元區域1B及供電區域1D由光阻劑圖案保護，而未注入n型雜質。
其次，如圖15所示，於以例如CVD法，堆積例如10nm左右之厚度之氧化矽膜O1、及例如40nm左右之厚度之氮化矽膜後，以例如各 向異性乾蝕刻法，選擇性地對該氮化矽膜進行加工。藉此，於SOI電晶體之閘極電極GE1、天線效應對策用虛設填充單元之閘極電極GE2、及塊體電晶體之閘極電極GE3之側面，介隔氧化矽膜O1而形成包含氮化矽膜之側壁SW1。於本方法中，因半導體層SL由氧化矽膜O1保護，故而可防止因乾蝕刻引起之膜厚減少及造成損傷。
其次，如圖16所示，藉由氫氟酸清洗，去除所露出之氧化矽膜O1，而露出成為SOI電晶體及天線效應對策用虛設填充單元之源極/汲極之半導體層SL、以及成為塊體電晶體之源極/汲極之半導體基板SB。此時，供電區域1D之氧化矽膜O1亦被去除。
其次，如圖17所示，於以保護膜PB覆蓋供電區域1D後，以例如選擇磊晶成長法，於露出之半導體層SL上及半導體基板SB上，選擇性地形成包含Si(矽)或SiGe(矽鍺)之堆積單晶層、即磊晶層EP。其後，去除保護膜PB。
磊晶層EP係藉由使用例如分批式之縱型磊晶成長裝置，對配置有複數個半導體基板之晶舟，於反應室即爐內進行磊晶成長處理而形成。此時，對爐內供給例如SiH4(矽烷)氣體作為成膜氣體，並供給含氯原子之氣體作為蝕刻氣體，而進行磊晶成長處理。對蝕刻氣體即含氯原子之氣體，可使用例如HCl(鹽酸)氣體或Cl(氯)氣體等。
其次，如圖18所示，對SOI區域1A、虛設填充單元區域1B及塊體區域1C，以加速能量11keV、注入量4×1015/cm2之條件，離子注入n型雜質、例如As(砷)離子。藉此，自對準形成SOI電晶體之擴散層SD1、天線效應對策用虛設填充單元之擴散層SD2及塊體電晶體之擴散層SD3。亦即，於SOI電晶體中，對磊晶層EP及其下方之半導體層SL注入雜質而形成擴散層SD1；於天線效應對策用虛設填充單元中，對磊晶層EP及其下方之半導體層SL注入雜質而形成擴散層SD2。進而，於塊體電晶體中，對磊晶層EP及其下方之半導體基板SB注入雜 質而形成擴散層SD3。
此時，因成為閘極保護膜GD之氧化矽膜D1及氮化矽膜D2，於閘極電極GE1、GE2、GE3及閘極電極GE1、GE2、GE3下之通道區域，未注入雜質。又，於該離子注入中，供電區域1D由光阻劑圖案保護，而未注入n型雜質。
其次，如圖19所示，例如以藉由熱法磷酸之清洗，選擇性地去除側壁SW1與成為閘極保護膜GD之氮化矽膜D2。
其次，如圖20所示，對SOI區域1A及虛設填充單元區域1B，以加速能量4keV、注入量5×1015/cm2之條件，離子注入n型雜質、例如As(砷)離子。藉此，自對準形成SOI電晶體之外延層EB1及天線效應對策用虛設填充單元之外延層EB2。
此時，因成為閘極保護膜GD之氧化矽膜D1，於閘極電極GE1、GE2及閘極電極GE1、GE2下之通道區域，未注入雜質。又，於該離子注入中，塊體區域1C及供電區域1D由光阻劑圖案保護，而未注入n型雜質。
接著，以例如RTA(Rapid Thermal Anneal：快速高熱退火)法，使注入之雜質活性化且熱擴散。作為RTA之條件，例如可例示氮氣氛圍、1050℃。藉由該熱擴散，控制SOI電晶體之閘極電極GE1與外延層EB1之距離，及天線效應對策用虛設填充單元之閘極電極GE2與外延層EB2之距離。
其次，如圖21所示，於對半導體基板SB上，堆積例如40nm左右之厚度之氮化矽膜後，藉由以各向異性蝕刻法，對該氮化矽膜進行加工，而於閘極電極GE1、GE2、GE3之側面，介隔氧化矽膜O1，形成包含氮化矽膜之側壁SW2。
其次，如圖22所示，例如藉由氫氟酸清洗，選擇性地去除成為閘極保護膜GD之氧化矽膜D1，而露出閘極電極GE1、GE2、GE3。
其次，如圖23所示，於對半導體基板SB上，以例如濺鍍法堆積金屬膜、例如20nm左右之厚度之Ni(鎳)膜後，藉由例如320℃左右之熱處理，使Ni(鎳)與Si(矽)發生反應，而形成矽化鎳層NS。接著，於利用例如HCl(鹽酸)與H2O2(過氧化氫水)之混合水溶液，去除未反應之Ni(鎳)後，藉由例如550℃左右之熱處理，控制矽化鎳層NS之相位。
藉此，於SOI區域1A中，於SOI電晶體之閘極電極GE1及擴散層SD1各者之上部，形成矽化鎳層NS；於虛設填充單元區域1B中，於天線效應對策用虛設填充單元之閘極電極GE2及擴散層SD2各者之上部，形成矽化鎳層NS；於塊體區域1C中，於塊體電晶體之閘極電極GE3及擴散層SD3各者之上部，形成矽化鎳層NS。進而，於供電區域1D中，於半導體基板SB之上部，形成矽化鎳層NS。
藉由上述步驟，於SOI區域1A，形成具有源極/汲極(外延層EB1與擴散層SD1)及閘極電極GE1之SOI電晶體。又，於虛設填充單元區域1B，形成具有源極/汲極(外延層EB2與擴散層SD2)及閘極電極GE2之天線效應對策用虛設填充單元。又，於塊體區域1C，形成具有源極/汲極(外延層EB3與擴散層SD3)及閘極電極GE3之塊體電晶體。
其次，如圖24所示，於半導體基板SB上，依序堆積包含氮化矽膜且被用作蝕刻擋止膜之絕緣膜、及包含氧化矽膜之絕緣膜，於形成層間絕緣膜IL後，將層間絕緣膜IL之上表面平坦化。
其次，如圖25所示，形成貫通層間絕緣膜IL並到達至形成於SOI電晶體之閘極電極GE1及天線效應對策用虛設填充單元之閘極電極GE2各者之上部之矽化鎳層NS的接觸孔CNT。又，形成到達至形成於SOI電晶體之源極/汲極、塊體電晶體之閘極電極GE3及源極/汲極等各者之上部之矽化鎳層NS的接觸孔CNT。
接著，於包含接觸孔CNT內部之層間絕緣膜IL上，以例如濺鍍 法，依序形成包含例如Ti(鈦)之阻障導體膜及W(鎢)膜。其後，以例如CMP法，去除層間絕緣膜IL上之阻障導體膜及W(鎢)膜，於接觸孔CNT之內部，形成以W(鎢)膜為主導體膜之柱狀接觸插塞CP。
接著，於對半導體基板SB上形成金屬膜、例如Cu(銅)或Al(鋁)等後，藉由加工該金屬膜，而形成與接觸插塞CP電性連接之配線M1。此時，使SOI電晶體之閘極電極GE1與天線效應對策用虛設填充單元之閘極電極GE2經由配線M1而電性連接。其後，藉由進而形成上層之配線等，而大體完成實施形態1之半導體裝置。
(實施形態2)
於上述實施形態1中，例如如上述圖2所示，由氧化矽膜或氮氧化矽膜形成天線效應對策用虛設填充單元DT之閘極絕緣膜GID。但，作為其他形態，亦可代替氧化矽膜或氮氧化矽膜，而使用相對介電常數較氮化矽膜更高之高介電常數膜，例如Hf(鉿)、Zr(鋯)、Al(鋁)或Ti(鈦)等之氧化膜(金屬氧化膜)或其等之矽酸鹽化合物等。
圖26中顯示實施形態2之半導體裝置之主要部分剖面圖。
如圖26所示，由高介電常數膜形成天線效應對策用虛設填充單元DTH之閘極絕緣膜GIH，由氧化矽膜或氮氧化矽膜形成SOI電晶體之閘極絕緣膜GIC及塊體電晶體之閘極絕緣膜(省略圖示)。
對天線效應對策用虛設填充單元DTH之閘極絕緣膜GIH，藉由使用高介電常數膜代替氧化矽膜或氮氧化矽膜，即便為與上述實施形態1所示之天線效應對策用虛設填充單元相同之佈局，亦可累積更多的電荷粒子。藉此，可降低對SOI電晶體之閘極絕緣膜GIC的損傷。
於使用高介電常數膜之情形時，天線效應對策用虛設填充單元DTH之閘極電極GEH較好為由金屬膜形成。於包含高介電常數膜之閘極絕緣膜GIH與包含多晶矽膜之閘極電極GEH之組合中，存在於接觸面容易發生不良而動作電壓上昇之傾向，且，亦存在產生聲子振動而 阻礙電子流動之問題。但是，藉由包含高介電常數膜之閘極絕緣膜GIH與包含金屬膜之閘極電極GEH之組合，可抑制上述接觸面中之不良及聲子振動。
如此般，藉由由高介電常數膜形成天線效應對策用虛設填充單元DTH之閘極絕緣膜GIH，與使用氧化矽膜或氮氧化矽膜之情形相比，可降低對SOI電晶體之閘極絕緣膜GIC的損傷。
以上，已基於實施形態，具體地說明由本發明者完成之發明，但當然本發明並非限定於上述實施形態者，而可在不脫離其要旨之範圍內進行各種變更。

Claims (17)

  1. 一種半導體裝置，其包含：SOI基板，其具有半導體基板、上述半導體基板上之絕緣膜、及上述絕緣膜上之半導體層；第1場效電晶體，其形成於上述SOI基板之第1區域；虛設填充單元，其形成於上述SOI基板之與上述第1區域不同之第2區域；層間絕緣膜，其係以覆蓋上述第1場效電晶體及上述虛設填充單元之方式，形成於上述SOI基板上；且上述第1場效電晶體具有：第1閘極絕緣膜，其形成於上述半導體層上；及第1閘極電極，其形成於上述第1閘極絕緣膜上；上述虛設填充單元具有：第2閘極絕緣膜，其形成於上述半導體層上；及第2閘極電極，其形成於上述第2閘極絕緣膜上；上述第1場效電晶體之上述第1閘極電極與上述虛設填充單元之上述第2閘極電極係經由形成於上述層間絕緣膜上之配線而電性連接；上述虛設填充單元之上述第2閘極絕緣膜之厚度厚於上述第1場效電晶體之上述第1閘極絕緣膜之厚度；且上述虛設填充單元之閘極電容與上述第1場效電晶體之閘極電容相同。
  2. 如請求項1之半導體裝置，其中：上述第1場效電晶體之上述第1閘極絕緣膜及上述虛設填充單元之上述第2閘極絕緣膜包含氧化矽或氮氧化矽。
  3. 如請求項2之半導體裝置，其中：上述虛設填充單元之閘極長度大於上述第1場效電晶體之閘極 長度。
  4. 如請求項2之半導體裝置，其中：上述虛設填充單元之閘極寬度大於上述第1場效電晶體之閘極寬度。
  5. 如請求項1之半導體裝置，其中：上述虛設填充單元之上述第2閘極絕緣膜之相對介電常數高於上述第1場效電晶體之上述第1閘極絕緣膜之相對介電常數。
  6. 如請求項5之半導體裝置，其中：上述虛設填充單元之上述第2閘極絕緣膜包含Hf、Zr、Al或Ti之氧化物或矽酸鹽化合物；上述第1場效電晶體之上述第1閘極絕緣膜包含氧化矽或氮氧化矽。
  7. 如請求項1之半導體裝置，其進而包含：第2場效電晶體，其形成於與上述第1區域及上述第2區域不同之第3區域之上述半導體基板；且上述第2場效電晶體具有：第3閘極絕緣膜，其形成於上述半導體基板上；及第3閘極電極，其形成於上述第3閘極絕緣膜上；上述虛設填充單元之上述第2閘極絕緣膜之厚度與上述第2場效電晶體之上述第3閘極絕緣膜之厚度相同；上述虛設填充單元之上述第2閘極絕緣膜與上述第2場效電晶體之上述第3閘極絕緣膜係由同層之絕緣膜形成。
  8. 如請求項7之半導體裝置，其中：上述第1場效電晶體之上述第1閘極絕緣膜、上述虛設填充單元之上述第2閘極絕緣膜、及上述第2場效電晶體之上述第3閘極絕緣膜包含氧化矽或氮氧化矽。
  9. 如請求項1之半導體裝置，其進而包含： 第2場效電晶體，其形成於與上述第1區域及上述第2區域不同之第3區域之上述半導體基板；且上述第2場效電晶體具有：第3閘極絕緣膜，其形成於上述半導體基板上；及第3閘極電極，其形成於上述第3閘極絕緣膜上；上述虛設填充單元之上述第2閘極絕緣膜之相對介電常數高於上述第1場效電晶體之上述第1閘極絕緣膜及上述第2場效電晶體之上述第3閘極絕緣膜之相對介電常數。
  10. 如請求項9之半導體裝置，其中：上述虛設填充單元之上述第2閘極絕緣膜包含Hf、Zr、Al或Ti之氧化物或矽酸鹽化合物；上述第1場效電晶體之上述第1閘極絕緣膜及上述第2場效電晶體之上述第3閘極絕緣膜包含氧化矽或氮氧化矽。
  11. 如請求項9或10之半導體裝置，其中：上述第2場效電晶體之上述第3閘極絕緣膜之厚度厚於上述第1場效電晶體之上述第1閘極絕緣膜之厚度。
  12. 一種半導體裝置之製造方法，該半導體裝置係於第1區域形成第1場效電晶體，於與上述第1區域不同之第2區域形成虛設填充單元，於與上述第1區域及上述第2區域不同之第3區域形成第2場效電晶體者；該製造方法包含如下步驟：(a)準備具有半導體基板、上述半導體基板上之絕緣膜、及上述絕緣膜上之半導體層之SOI基板；(b)去除上述第3區域之上述絕緣膜及上述半導體層；(c)於上述(b)步驟之後，於上述第1區域之上述半導體層上，介隔第1閘極絕緣膜而形成第1閘極電極；於上述第2區域之上述半導體層上，介隔第2閘極絕緣膜而形成第2閘極電極；於上述第3 區域之上述半導體基板上，介隔第3閘極絕緣膜而形成第3閘極電極；(d)於上述(c)步驟之後，形成與上述第1閘極電極兩側及上述第2閘極電極兩側各自之上述半導體層之上表面、以及上述第3閘極電極兩側之上述半導體基板之上表面相接之磊晶層；(e)於上述(d)步驟之後，對上述第1閘極電極兩側之上述磊晶層及其下方之上述半導體層導入雜質而形成第1源極/汲極，對上述第2閘極電極兩側之上述磊晶層及其下方之上述半導體層導入雜質而形成第2源極/汲極，對上述第3閘極電極兩側之上述磊晶層及其下方之上述半導體基板導入雜質而形成第3源極/汲極；(f)於上述(e)步驟之後，於上述半導體基板上形成層間絕緣膜；(g)於上述(f)步驟之後，於上述層間絕緣膜，形成到達至上述第1閘極電極之第1接觸孔及到達至上述第2閘極電極之第2接觸孔後，經由上述第1接觸孔及上述第2接觸孔，形成使上述第1閘極電極與上述第2閘極電極電性連接之配線；且上述虛設填充單元之上述第2閘極絕緣膜之厚度厚於上述第1場效電晶體之上述第1閘極絕緣膜之厚度；上述虛設填充單元之閘極電容與上述第1場效電晶體之閘極電容相同。
  13. 如請求項12之半導體裝置之製造方法，其中：上述第1場效電晶體之上述第1閘極絕緣膜、上述虛設填充單元之上述第2閘極絕緣膜、及第2場效電晶體之上述第3閘極絕緣膜包含氧化矽或氮氧化矽。
  14. 如請求項13之半導體裝置之製造方法，其中：上述虛設填充單元之閘極長度大於上述第1場效電晶體之閘極 長度。
  15. 如請求項13之半導體裝置之製造方法，其中：上述虛設填充單元之閘極寬度大於上述第1場效電晶體之閘極寬度。
  16. 如請求項12之半導體裝置之製造方法，其中：上述虛設填充單元之上述第2閘極絕緣膜之相對介電常數高於上述第1場效電晶體之上述第1閘極絕緣膜及上述第2場效電晶體之上述第3閘極絕緣膜之相對介電常數。
  17. 如請求項16之半導體裝置之製造方法，其中：上述虛設填充單元之上述第2閘極絕緣膜包含Hf、Zr、Al或Ti之氧化物或矽酸鹽化合物；上述第1場效電晶體之上述第1閘極絕緣膜及上述第2場效電晶體之上述第3閘極絕緣膜包含氧化矽或氮氧化矽。
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