TWI643348B - 半導體裝置及其製造方法 - Google Patents

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Abstract

一種半導體裝置，其包括一電晶體。該電晶體包括一主動區，在一基板中；一圖案化導電層，係一互連層的一部份，該互連層係用於路由；以及一絕緣層，延伸在該基板上方且用以將該主動區與該圖案化導電層絕緣。該圖案化導電層以及該絕緣層係作該電晶體的一閘極。

Description

半導體裝置及其製造方法
本揭露係關於一種半導體裝置及方法。
高電壓金屬氧化物半導體(High-voltage metal-oxide-semiconductor，HVMOS)裝置係廣泛使用在許多電氣裝置中，諸如輸入/輸出(input/output，I/O)電路、中央處理單元(central processing unit，CPU)電源供應器、功率管理系統、以及交流電/直流電(alternating current/direct current，AC/DC)轉換器。有各種形式的HVMOS裝置。對稱HVMOS裝置可具有對稱結構在源極側以及汲極側上。高電壓可施加在汲極側以及源極側二者上。相反地，不對稱HVMOS裝置可具有不對稱結構在源極側以及汲極側上。
一些實施例具有一個下列特徵及/或優點，或下列特徵及/或優點的組合。在一些實施例中，一種半導體裝置係包括一電晶體。該電晶體包括一主動區，在一基板中；一圖案化導電層，係一互連層的一部份，該互連層係用於路由；以及一絕緣層，延伸在該基板上方且用以將該主動區與該圖案化導電層絕緣。該圖案化導電層以及該絕緣層係作該電晶體的一閘極。
在一些實施例中，一種半導體裝置係包括一第一電晶體以及一第二電晶體。該第一電晶體包括一閘極，以及該閘極包括一絕緣層。該第二電晶體包括一閘極，被該第一電晶體的該閘極的該絕緣層覆蓋。
在一些實施例中，一種方法係包括提供一基板；界定一第一主動區以及一第二主動區在該基板中；形成一第二閘極在該基板上，該第二閘極以及該第二主動區係界定一第二電晶體；以及形成一絕緣層覆蓋該第二閘極、該第二主動區、以及該第一主動區，該絕緣層係作為與該第一主動區相關之一第一電晶體的一第一閘極的一組件。
1、2、3、4‧‧‧半導體裝置
5‧‧‧方法
10、20‧‧‧電晶體
11、21、302、316‧‧‧閘極
12‧‧‧主動區
120‧‧‧第二井
122‧‧‧第三井/第二源極/汲極區
124‧‧‧第一井/第三井
126‧‧‧通道/第三井
14‧‧‧圖案化導電層
16‧‧‧絕緣層
18‧‧‧基板/半導體基板
24、42‧‧‧圖案化導電層
26、28‧‧‧互連件部件
30‧‧‧第一電晶體
31‧‧‧第二電晶體/電晶體
312‧‧‧多晶矽
314‧‧‧閘極氧化物
32‧‧‧絕緣層
33‧‧‧主動區
34‧‧‧隔離結構
36、38、318‧‧‧井
44‧‧‧互連件部件
311‧‧‧第一摻雜區
313‧‧‧第二摻雜區
50、52、54、56、58‧‧‧操作
T1、T2、T3、T4‧‧‧厚度
本揭露之態樣將在與隨附圖式一同閱讀下列詳細說明下被最佳理解。請注意，根據業界標準作法，各種特徵未依比例繪製。事實上，為了使討論內容清楚，各種特徵的尺寸可刻意放大或縮小。
圖1A係根據本揭露的一些實施例之半導體裝置的電晶體的剖面圖。
圖1B係根據本揭露的一些實施例之圖1A中所顯示之電晶體的佈局圖。
圖1C至1F係根據本揭露的一些實施例顯示製造圖1A中所顯示之半導體裝置的電晶體之方法的圖。
圖2A係根據本揭露的一些實施例之半導體裝置的剖面圖。
圖2B係根據本揭露的一些實施例之圖2中所顯示之半導體裝置的佈局圖。
圖3A係根據本揭露的一些實施例之包括第一電晶體以及第二電晶體的半導體裝置的剖面圖。
圖3B至3G係根據本揭露的一些實施例顯示製造圖3A中所顯示之半導體裝置之方法的圖。
圖4係根據本揭露的一些實施例之半導體裝置的剖面圖。
圖5係根據本揭露的一些實施例繪示形成半導體裝置之方法的流程圖。
下列揭露提供許多用於實施本發明之不同特徵的不同實施例、或實例。為了簡化本揭露，於下描述組件及配置的具體實例。當然這些僅為實例而非意圖為限制性。例如，在下面說明中，形成第一特徵在第二特徵上方或上可包括其中第一及第二特徵係經形成為直接接觸之實施例，以及也可包括其中額外特徵可形成在第一與第二特徵之間而使得第一及第二特徵不可直接接觸之實施例。此外，本揭露可重複參考編號及/或字母於各種實例中。此重複係為了簡單與清楚之目的且其本身並不決定所討論的各種實施例及/或構形之間的關係。
圖1A係根據本揭露的一些實施例之半導體裝置1的電晶體10的剖面圖。參考圖1A，電晶體10包括閘極11，在基板18上；以及主動區12，在基板18中。
在一些實施例中，基板18包括半導體材料，諸如矽。在其它實施例中，基板18包括自矽鍺、鎵砷、或其它合適的半導體材料。在一些其它實施例中，基板18進一步包括其它特徵諸如埋層、及/或磊晶層。埋層可經由離子植入在約70keV與約90keV之間的能量被摻雜銻(Sb)至濃度約5.0 x 1013至約1.5 x 1014，以及至深度大於約2微米。本技術領域具有通常知識者將能認知到可使用之其它n型摻雜物，此係取決於裝置的設計要求。例如，與 砷相比，在磊晶以及之後的熱循環期間，銻展現較少的自動摻雜，但具有較低溶解度極限，其可能需要較高退火溫度以活化銻。又者，在一些實施例中，基板18係絕緣體上半導體諸如絕緣體上矽(silicon on insulator，SOI)。在其他實施例中，半導體基板18包括摻雜磊晶層、梯度半導體層、及/或進一步包括在不同種類的另一半導體層上方之半導體層，諸如在矽鍺層上之矽層。在一些其它實例中，化合物半導體基板包括多層矽結構，或矽基板可包括多層化合物半導體結構。在一些實施例中，基板18可包括其它元素型半導體諸如鍺及鑽石。在一些實施例中，基板18包括化合物半導體，諸如碳化矽、砷化鎵、砷化銦、或磷化銦。
閘極11包括圖案化導電層14，作為其之閘電極；以及絕緣層16，作為其之閘極氧化物。
圖案化導電層14係放置在絕緣層16上，而絕緣層16又是放置在主動區12上。主動區12包括第一井124，通道126係被界定於第一井124中。具第一摻雜物種類的第一井124係放置在二者都具第二摻雜物種類的第二井120與第三井124之間，第二摻雜物種類與第一摻雜物種類相反。第二井120係作為電晶體10的第一源極/汲極區，以及第三井122係作為電晶體10的第二源極/汲極區。在本實施例中，基板18係p型基板，第一井124包括高電壓n-井(high voltage n-well，HVNW)，以及第二井120以及第三井122之各者包括高電壓p-井(high voltage p-well，HVPW)。結果，電晶體10包括p型電晶體結構。例如，電晶體10包括p型金屬氧化物半導體(p-type metal-oxide-semiconductor，PMOS)電晶體、或p型金屬氧化物半導體場效電晶體(p-type metal-oxide-semiconductor field effect transistor，PMOSFET)。雖然僅繪示一個閘極結構，可理解到電晶體10可包括多個 PMOS電晶體之閘極結構，包括短通道以及長通道電晶體。
本技術領域中具有通常知識者將能認知到本文中以PMOS電晶體方式揭露之實施例也可應用到n型金屬氧化物半導體(n-type metal-oxide-semiconductor，NMOS)電晶體、n型金屬氧化物半導體場效電晶體(n-type metal-oxide-semiconductor field effect transistor，NMOSFET)、以及NPN電晶體中。例如，第一井124包括高電壓p-井，以及第二井120以及第三井122之各者包括高電壓n-井。額外地，在摻雜物以特定辭彚以及參照特定之摻雜材料、濃度、以及摻雜深度討論同時，本技術領域中具有通常知識者將認知到可有利地採用替代的摻雜特性。
又者，圖案化導電層14係例如形成在互連層中，互連層諸如是在半導體製造製程中的金屬-1(M1)層中。又者，由於圖案化導電層14係金屬-1層的一部分，不像一些現有電晶體般，圖案化導電層14係在其兩側不含間隔件。據此，用於製造本實施例中之電晶體10的製程係相對簡單。
在本實施例中，作為閘電極的層(諸如圖案化導電層14)係在金屬-1層中。然而，本揭露不限於此。在另一實施例中，在金屬-2層中的層係作為電晶體10的閘電極。
作為電晶體10的閘極11的另一組件之絕緣層16係完全包覆主動區12。再者，因為圖案化導電層14形成互連層的一部份，絕緣層16完全覆蓋基板18。絕緣層16係用以將主動區12與圖案化導電層14絕緣。理想地，因為具有絕緣層16，若沒有任何互連部件在主動區12與圖案化導電層14之間以將一者耦合至另一者，主動區12係與圖案化導電層14電隔離。
在一實施例中，絕緣層16包括層間介電(inter-layer dielectric，ILD)層。絕緣層16包括經摻雜矽玻璃，諸如磷矽玻璃(phosphorous silicon glass，PSG)、或硼磷矽玻璃(boron phosphorous silicon glass，BPSG)。 在一些實施例中，絕緣層16包括氧化矽、氮化矽、氧氮化矽、旋塗玻璃(spin-on glass，SOG)、氟化矽玻璃(fluorinated silica glass，FSG)、摻雜碳之氧化矽(如，SiCOH)、BLACK DIAMOND®(Applied Materials of Santa Clara,Calif.)、XEROGEL®、AEROGEL®、不定型氟化碳、聚對二甲苯、雙-苯并環丁烷(bis-benzocyclobutene，BCB)、FLARE®、SILK®(Dow Chemical,Midland,Mich.)、聚醯亞胺、其它適當的多孔聚合材料、其它合適的介電材料、及/或其組合。在一些實施例中，絕緣層16包括高密度電漿(high-density plasma，HDP)介電材料(如，HDP氧化物)及/或高縱橫比製程(high aspect ratio process，HARP)介電材料(如，HARP氧化物)。
絕緣層16具有厚度T2，以及圖案化導電層14具有厚度T1。在一實施例中，絕緣層16的厚度T2係約1200埃()。可理解到絕緣層16可包括一或更多個介電材料及/或一或更多個介電層。
在一些現有電晶體中，電晶體的閘極結構包括閘極氧化物，以及作為閘電極之多晶矽。閘極結構的總厚度理想係閘極氧化物與多晶矽的厚度總和。典型地，介電層係用於覆蓋電晶體的閘極以及主動區，而使得閘極以及主動區係與用於路由之金屬層(諸如金屬-1層)絕緣。為了覆蓋電晶體的閘極，不允許閘極的厚度厚於介電層所具者。不然的話，閘極不能被介電層覆蓋，將使得電晶體的閘極可與用於路由之圖案化導電層實體接觸。電晶體可能相應地異常工作且甚至被損傷。
在半導體製造的不斷發展下，半導體裝置的尺寸或特徵變得越來越小。結果，在半導體裝置中之介電層的厚度也同時縮小。然而，在一些應用中，諸如電源供應系統中，要求半導體裝置耐受相對高電壓。以此種電 晶體為例，為了維持相對高電壓，電晶體的閘極氧化物的厚度將變得相對較厚，其係與半導體製造中小型化的趨勢相反。儘管如此，在此等應用中，閘極不可避免地厚於介電層。
在一實施例中，在高電壓應用中，用於耐受高電壓之電晶體的閘極氧化物厚度係大約800埃。又者，電晶體的多晶矽的厚度係大約800埃。因此，在基板表面上之閘極的總厚度係大約1600埃。例如，在28-nm製程技術中，設計規則係限制從基板表面測量之介電層的厚度為不大於大約1200埃。在該種情況中，閘極係厚於介電層。結果，介電層不能覆蓋電晶體的閘極，且相應地不能將電晶體的閘極與用於路由之圖案化金屬層絕緣。因此想要具有根據本揭露之電晶體結構以滿足先進製程(如28-nm製程技術)的大小要求。
在本揭露中，絕緣層16(即，介電層)被視為閘極11的閘極氧化物(即，作為電晶體10的一部分)。此種配置克服現有電晶體遭遇到之大小限制的議題。在先進製程中，絕緣層16可具有厚度小於1200埃(Å)。再者，由於絕緣層16典型厚於現有電晶體的閘極氧化物，根據本實施例之電晶體10能夠承受高於現有電晶體之電壓。
又者，在現有電晶體中，作為閘電極之多晶矽係獨立於用於路由之金屬-1層。相反地，在本實施例中，作為閘電極之圖案化導電14係用於路由之互連層(諸如金屬-1層)的一部分。將圖案化導電層14從金屬-1層取出作為閘極11的組件並不會使製造製程複雜。此外，沒有招來額外成本。又者，由於圖案化導電層14利用金屬-1層之優勢，在其兩側不需要間隔件。有效地，製造製程被簡化。
在高電壓裝置中，關閉型(off-type)崩潰電壓係指在電晶體的閘極 接收參考接地電壓情況下測量之崩潰電壓。再者，開啟型(on-type)崩潰電壓係指在電晶體的閘極接收邏輯高電壓情況下測量之崩潰電壓。該兩種崩潰電壓係功率電晶體的重要性能指標。典型地，開啟及關閉型崩潰電壓係由電晶體的主動區(諸如在本實施例中的第一井124、第二井120、以及第三井122)的設計判定，且不關係到電晶體的配置。該設計涉及在主動區中井的配置，以及其之相關濃度、深度、及寬度。本揭露克服前述在先進製程中由於大小限制所致議題而不需修改(或改變)第一井124、第二井120、以及第三井122的設計。因此，開啟及關閉崩潰電壓不受影響。關係到開啟及關閉崩潰電壓之性能係保持實質上相同。
本揭露係可應用到其它半導體裝置，該其他半導體裝置的電晶體的閘極可製作成較厚於介電層。
圖1B係根據本揭露的一些實施例之圖1A中所顯示之電晶體10的佈局圖。參考圖1B，作為電晶體10的閘極氧化物之絕緣層16係完全包覆基板18。圖案化導電層14係在絕緣層16上，以及在基板18中之第二井120以第三井122上方。基於此種佈局設計，出於與參考圖1A所討論及繪示者相似之理由，現有電晶體的閘極厚於介電層的議題被防止。
圖1C至1F係根據本揭露的一些實施例顯示製造圖1A中所顯示之半導體裝置1的電晶體10之方法的圖。可理解到，為了清楚起見，圖1C至1F被簡化。參考圖1C，係接收基板18。在一些實施例中，基板18包括p型基板。
參考圖1D，第一井124、第二井120、以及第三井122係藉由例如遮罩化製程以及一或更多個離子植入製程接著驅入製程而界定在基板18中。在本實施例中，第一井124係作為高電壓p-井(PVNW)，以及第二井120以及第三井122之各者係作為高電壓n-井(HVNW)。第一井124可先被界定，且 接著第二井120以及第三井122於之後被界定。本技術領域中具有通常知識者將認知到可變化第一井124、第二井120、以及第三井122的植入順序而不悖離本揭露的精神。
為了在諸如第一井124、第二井120、以及第三井122之摻雜區中提供垂直控制概況，可實施多個連續的植入物以創建多個植入區。連續的植入物可藉由改變每個植入物步驟的植入物能量、濃度及深度而用來調整摻雜概況。額外地，連續的植入物步驟可植入不同摻雜物以進一步客製化特定摻雜區的摻雜概況。
參考圖1E，絕緣層16係藉由例如沉積製程接著平坦化製程而形成在基板18上。
參考圖1F，圖案化導電層14係藉由例如用於沉積金屬-1層之沉積製程，接著蝕刻製程而形成在基板18上且在第一井124、第二井120、以及第三井126上方。
圖2A係根據本揭露的一些實施例之用於解釋路由的半導體裝置2的剖面圖。參考圖2A，半導體裝置2係與參考圖1A時所描述與繪示之半導體裝置1相似，除了例如半導體裝置2包括電晶體20、互連件部件26以及互連件部件28之外。電晶體20係與參考圖1A時所描述與繪示之電晶體10相似，除了例如電晶體置20包括閘極21，且該閘極21係進一步包括圖案化導電層24之外。互連件部件26，其連通互連件部件28至電晶體20的第二源極/汲極區122且係用以用於路由。再者，重摻雜區(未顯示)係形成在第二源極/汲極區122中，以與與互連件部件26形成歐姆接觸。在半導體製造製程中，互連件部件26係形成為例如接點。又者，在半導體製造製程中，作為電晶體20的閘電極之圖案化導電層24以及互連件部件28係在相同互連層諸如金 屬-1(M1)中。
圖2B係根據本揭露的一些實施例之圖2中所顯示之半導體裝置2的佈局圖。係顯示圖2B以較佳解釋在相同互連層中之圖案化導電層24以及互連件部件28之應用。參考圖2B，圖案化導電層24以及互連件部件28係在相同互連層中，但彼此獨立(或分開)。在互連件部件28中之互連件部件26係連通至第二源極/汲極區122。
圖3A係根據本揭露的一些實施例之包括第一電晶體30以及第二電晶體31的半導體裝置3的剖面圖。參考圖3A，半導體裝置3係與參考圖1A時所描述與繪示之半導體裝置1相似，除了例如半導體裝置3包括操作於第一電壓域的第一電晶體30以及操作於與第一電壓域不同之第二電壓域的第二電晶體31。具體地，第一電晶體30操作於相對高電壓域(諸如，3.3伏特(V))，且因此稱作高電壓(high voltage，HV)電晶體。相反地，第二電晶體31操作於相對低電壓域(諸如，1.1V或1.2V)，且因此稱作低電壓(low voltage，LV)電晶體。然而，第二電晶體31不限於此，且可操作於除相對低電壓域之外之電壓域。例如，第二電晶體31操作於2.5V的正常電壓域。 在該情況中，第二電晶體31稱作正常電壓電晶體。
第一電晶體30係與參考圖1A時所描述與繪示之電晶體10相似，除了絕緣層32之外。與參考圖1A時所描述與繪示之絕緣層16相像，絕緣層32也完全覆蓋基板18。據此，絕緣層32不僅覆蓋第一電晶體30的主動區12，也覆蓋第二電晶體31的主動區33。再者，第一電晶體30的閘極302的絕緣層32囊封第二電晶體31的閘極316。絕緣層32具有厚度T4，係大於第二電晶體31的閘極316的厚度T3。在一些實施例中，厚度T4係約1200埃()。
第一電晶體30的主動區12係由複數個隔離結構34界定。隔離結構34 可填充有絕緣體或介電材料。在一實施例中，隔離結構34包括淺溝渠隔離(shallow trench isolation，STI)。替代地，隔離結構34包括矽的局部氧化(local oxidation of silicon，LOCOS)組態。隔離結構34包括本技術領域中已知的氧化矽、氮化、氧氮化矽、氟化-經摻雜矽酸鹽(fluoride-doped silicate，FSG)、及/或低k介電材料。
再者，隔離結構34進一步界定井36的邊界。井36係作為接觸點且係用以用於基板18的電連接。電壓係可經由井36施加至基板18。
第二電晶體31包括閘極316，在基板18上；以及主動區33，在基板18中。主動區33包括井318、第一摻雜區311、以及第二摻雜區313在井318中。再者，井318係藉由井38與井36隔離。井38具有之摻雜物種類係與井318以及井36相反。
井318包括第一摻雜物種類，以及第一摻雜區311以及第二摻雜區313包括第二摻雜物種類，第二摻雜物種類與第一摻雜物種類相反。在本實施例中，井318係p-井，第一摻雜區311以及第二摻雜區313係n型摻雜區。結果，第二電晶體31包括n型電晶體結構。例如，第二電晶體31包括n型金屬氧化物半導體(NMOS)、或n型金屬氧化物半導體場效電晶體(NMOSFET)。雖然僅繪示一個閘極結構，可理解到電晶體31可包括多個NMOS之閘極結構，包括短通道以及長通道電晶體。
本技術領域中具有通常知識者將能認知到本文中以NMOS電晶體方式揭露之實施例也可應用到PMOS電晶體、p型金屬氧化物半導體場效電晶體(PMOSFET)、以及PNP電晶體中。例如，井318係n-井，以及第一摻雜區311以及第二摻雜區313係p型摻雜區。額外地，在摻雜物以特定辭彚以及參照特定之摻雜材料、濃度、以及摻雜深度討論同時，本技術領域中具 有通常知識者將認知到可有利地採用替代的摻雜特性。
閘極316包括閘極氧化物314，在基板18上；以及多晶矽312，作為閘電極且在閘極氧化物314上。閘極316包括間隔件在其兩側，但為了使說明清楚起見，本文中省略間隔件。不像一些設計用於在相對高電壓下操作之現有電晶體，第二電晶體31在相對低電壓下操作，且閘極氧化物314的厚度係因此相對薄。因此，閘極316的厚度T3不超過介電層所具者(即，在本實施例中，如圖3A所顯示，厚度T3薄於厚度T4)，其中介電層係適於將閘極與用於路由之圖案化金屬層絕緣。第二電晶體31的閘極316不會遭遇到在設計用於在相對高電壓下操作之現有電晶體中的問題。
在本實施例中，對於第二電晶體31，絕緣層32係作為介電層，以將閘極316以及主動區33與用於路由之圖案化金屬層(未顯示)絕緣。相反地，對於第一電晶體30，絕緣層32係作為閘極302的閘極氧化物。
因為具有絕緣層，其作為高電壓電晶體的閘極氧化物以及作為用於低或正常電壓電晶體的介電層，則高電壓電晶體以及於低或正常電壓電晶體可輕易地積體而不會使半導體製造製程複雜化。具體地，由於係將絕緣層32作為第一電晶體30的閘極氧化物，簡化了光微影製程被且消除至少三個遮罩。
圖3B至3G係根據本揭露的一些實施例顯示製造圖3A中所顯示之半導體裝置3之方法的圖。參考圖3B，係接收基板18。在一些實施例中，基板18包括p型摻雜物。
參考圖3C，隔離結構34係藉由例如照順序依序實施沉積製程、蝕刻製程、縮回製程、退火製程、以及化學機械平坦化製程而形成在基板18中。在一實施例中，隔離結構34包括STI結構。
參考圖3D，第一井124、第二井120、第三井122、井36、井38、以及井318係藉由例如離子植入製程接著驅入製程而界定在基板18中。在一些實施例中，第一井124係作為高電壓p-井(PVNW)，第二井120係作為高電壓n-井(HVNW)，第三井122也作為高電壓n-井，井36作為高電壓p-井以及井38係作為高電壓n-井。
之後，第一摻雜區域311以及第二摻雜區域313係藉由例如離子植入製程接著驅入製程而界定在井318中。在一些實施例中，第一摻雜區311以及第二摻雜區313係作為n型摻雜區。
參考圖3E，閘極氧化物314係藉由例如沉積製程接著光微影製程而形成在基板18上。之後，多晶矽312係藉由例如沉積製程接著光微影製程而形成在閘極氧化物314上。
參考圖3F，絕緣層32係藉由例如沉積製程接著平坦化製程，諸如化學機械研磨(chemical mechanical polishing，CMP)而形成在基板18以及多晶矽312上。
參考圖3G，圖案化導電層14係藉由例如沉積製程接著蝕刻製程而形成於在第二井120以及第三井122之間的第一井124上方的絕緣層32上。
圖4係根據本揭露的一些實施例之半導體裝置4的剖面圖。參考圖4，半導體裝置4係與參考圖3A時所描述與繪示之半導體裝置3相似，除了例如半導體裝置4係進一步包括用於第二電晶體31之路由的圖案化導電層42之外。再者，半導體裝置4包括互連件部件44，在絕緣層32中且用以連接第二電晶體31的閘極316至圖案化導電層42。在本實施例中，用於第二電晶體31的路由的圖案化導電層42以及用於第一電晶體30的路由的圖案化導電層14係在相同導電層(或相同互連層)中。
如在圖3A的實施例中所討論者，在半導體裝置4中，具有絕緣層32，其作為用於高電壓電晶體30的閘極氧化物以及作為用於低或正常電壓電晶體31的介電層，則高電壓電晶體30以及於低或正常電壓電晶體可一起積體而不會使半導體製造製程複雜化。
圖5係根據本揭露的一些實施例繪示形成半導體裝置之方法5的流程圖。參考圖5，在操作50中，基板被提供。基板係與參考圖3A時所描述與繪示之基板18相似。
在操作52中，與第一電晶體相關之第一主動區係界定在基板中，以及與第二電晶體相關之第二主動區係界定在基板中。與第一電晶體相關之第一主動區係與參考圖3A時所描述與繪示之主動區12相似。額外地，與第二電晶體相關之第二主動區係與參考圖3A時所描述與繪示之主動區33相似。
在操作54中，與第二電晶體相關之第二閘極係形成在與第二電晶體相關之第二主動區上。第二閘極以及第二主動區界定第二電晶體。與第二電晶體相關之第二閘極係與參考圖3A時所描述與繪示之閘極316相似。
在操作56中，係形成覆蓋第二閘極、第二主動區、第一主動區、以及基板之絕緣層。絕緣層係作為與第一主動區相關之第一電晶體的第一閘極的組件。絕緣層係與參考圖3A時所描述與繪示之絕緣層32相似。
在操作58中，係形成作為第一電晶體的第一閘極的另一組件之圖案化導電層在絕緣層上。第一閘極以及第一主動區界定第一電晶體。圖案化導電層係與參考圖3A時所描述與繪示之圖案化導電層14相似。
一些實施例具有一個下列特徵及/或優點，或下列特徵及/或優點的組合。在一些實施例中，一種半導體裝置係包括一電晶體。該電晶體包括一主動區，在一基板中；一圖案化導電層，係一互連層的一部份，該互連層 係用於路由；以及一絕緣層，延伸在該基板上方且用以將該主動區與該圖案化導電層絕緣。該圖案化導電層以及該絕緣層係作該電晶體的一閘極。
在一些實施例中，一種半導體裝置係包括一第一電晶體以及一第二電晶體。該第一電晶體包括一閘極，以及該閘極包括一絕緣層。該第二電晶體包括一閘極，被該第一電晶體的該閘極的該絕緣層覆蓋。
在一些實施例中，一種方法係包括提供一基板；界定一第一主動區以及一第二主動區在該基板中；形成一第二閘極在該基板上，該第二閘極以及該第二主動區係界定一第二電晶體；以及形成一絕緣層覆蓋該第二閘極、該第二主動區、以及該第一主動區，該絕緣層係作為與該第一主動區相關之一第一電晶體的一第一閘極的一組件。
前面列述了數個實施例的特徵以便本技術領域具有通常知識者可更佳地理解本揭露之態樣。本技術領域具有通常知識者應了解他們可輕易地使用本揭露作為用以設計或修改其他操作及結構之基礎以實現本文中所介紹實施例的相同目的及/或達成本文中所介紹實施例的相同優點。本技術領域具有通常知識者也應體認到此等均等構造不會悖離本揭露之精神及範疇，以及它們可在不悖離本揭露之精神及範疇下做出各種改變、取代、或替代。

Claims (10)

  1. 一種半導體裝置，其包含：一電晶體，其包括：一主動區，在一基板中，並且包括界定於該主動區中的該電晶體的一通道；一圖案化導電層，係一互連層的一部份，該互連層係用於路由；以及一絕緣層，延伸在該基板上方且用以將該主動區與該圖案化導電層絕緣，並且覆蓋該電晶體的該通道，其中該圖案化導電層以及該絕緣層係作該電晶體的一閘極，其中該絕緣層與該基板直接接觸。
  2. 如請求項1之半導體裝置，其中該絕緣層完全覆蓋該主動區，該圖案化導電層係在該絕緣層上，該絕緣層係在該主動區上，該主動區係在該基板中，以及該絕緣層完全包覆該基板。
  3. 如請求項1之半導體裝置，其進一步包含：一互連件部件，用以與在該主動區中的一汲極/源極區連通，其中該互連件部件以及該圖案化導電層係在相同互連層中，其中該互連件部件以及該圖案化導電層係彼此獨立。
  4. 如請求項1之半導體裝置，其中該主動區的一汲極/源極區係經由在該絕緣層中的一互連件部件耦合至該圖案化導電層。
  5. 一種半導體裝置，其包含：一第一電晶體，其包括：一主動區，位於一基板中，該主動區包括：一通道，其中該第一電晶體的該通道界定於該主動區中；以及一閘極，其包括：一絕緣層；以及一第二電晶體，其包括：一閘極，被該第一電晶體的該閘極的該絕緣層覆蓋，其中該絕緣層與該基板直接接觸。
  6. 如請求項5之半導體裝置，其中該第二電晶體的該閘極被該第一電晶體的該閘極的該絕緣層囊封，該第一電晶體的該閘極的該絕緣層厚於該第二電晶體的該閘極。
  7. 如請求項5之半導體裝置，其中該第二電晶體被該第二電晶體的該閘極以及一主動區所界定，該主動區係被第一電晶體的該閘極的該絕緣層覆蓋，其中該第二電晶體的該主動區包括一井；一第一摻雜區，在該井中；以及一第二摻雜區，在該井中。
  8. 如請求項5之半導體裝置，其中該第一電晶體的該閘極進一步包括一第一圖案化導電層，該半導體裝置進一步包括一第二圖案化導電層，該第二圖案化導電層用於該第二電晶體之路由，其中該第一圖案化導電層以及該第二圖案化導電層係在相同互連層中。
  9. 如請求項5之半導體裝置，其中該第一圖案化導電層延伸在該第一電晶體的一主動區上方。
  10. 一種製造半導體裝置的方法，其包含：提供一基板；界定一第一主動區以及一第二主動區在該基板中；界定出一第一電晶體的一通道在該第一主動區中；形成一第二閘極在該基板上，該第二閘極以及該第二主動區係界定一第二電晶體；以及形成一絕緣層覆蓋該第二閘極、該第二主動區、該第一主動區及該第一電晶體的該通道，該絕緣層係作為與該第一主動區相關之該第一電晶體的一第一閘極的一組件，其中該絕緣層與該基板直接接觸。
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