TWI642086B - Substrate substrate and method for manufacturing composite substrate for semiconductor - Google Patents

Substrate substrate and method for manufacturing composite substrate for semiconductor Download PDF

Info

Publication number
TWI642086B
TWI642086B TW104105514A TW104105514A TWI642086B TW I642086 B TWI642086 B TW I642086B TW 104105514 A TW104105514 A TW 104105514A TW 104105514 A TW104105514 A TW 104105514A TW I642086 B TWI642086 B TW I642086B
Authority
TW
Taiwan
Prior art keywords
substrate
layer
amorphous
amorphous layer
stage
Prior art date
Application number
TW104105514A
Other languages
English (en)
Other versions
TW201546874A (zh
Inventor
井出晃啓
高垣達朗
宮澤杉夫
岩崎康範
Original Assignee
日商日本碍子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商日本碍子股份有限公司 filed Critical 日商日本碍子股份有限公司
Publication of TW201546874A publication Critical patent/TW201546874A/zh
Application granted granted Critical
Publication of TWI642086B publication Critical patent/TWI642086B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Ceramic Products (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

本發明半導體用複合基板的載台基板4，係包括：由多晶材料構成的基底基板；以及設置於基底基板1上，具有耐藥性、單成分且高純度的非晶層3。

Description

載台基板以及半導體用複合基板的製造方法
本發明係關於半導體用複合基板的載台基板以及半導體用複合基板。
習知已知通稱Silicon on Quartz(石英上覆單晶矽，SOQ)、Silicon on Glass(玻璃上覆單晶矽，SOG)、Silicon on Sapphire(藍寶石上覆單晶矽，SOS)的載台基板，係藉由將由透明‧絕緣基板構成的SOI、或GaN、ZnO、鑽石、AlN等透明寬能隙半導體，接合於矽等施體基板而獲得的貼合晶圓。SOQ、SOG、SOS等因為載台基板的絕緣性‧透明性等，期待應用於投影機、高頻裝置等。又，使寬能隙半導體的薄膜複合化於載台基板上的貼合晶圓，被期待應用於高性能雷射、電源裝置等。
此種半導體用複合基板係由載台基板與施體基板構成，一般載台基板與施體基板係由單晶材料。習知主流係利用在基底基板上磊晶成長形成矽層的方法，但近年有發展出利用直接接合形成的方法，對半導體裝置的性能改善具貢獻。即，此種載台基板與施體基板係經由接合層、接著層而接合、或直接接合。
但是，因為藍寶石係屬於高單價，因而為求降低 成本，最好將藍寶石以外材料的基板使用為載台基板。即已知載台基板的表面層係形成彩釉玻璃(glazed glass)層及非晶層(專利文獻1、2)。
使用於與施體基板接合的載台基板應該將利用分子間作用力產生的接合力最大化，利用CMP等施行高精度研磨，而降低其Ra值。但是，依此完成的複合基板在各種半導體製程的過程中，偶而會被暴露於接近1000℃的溫度環境中。所以，為將利用分子間作用力產生的接合力最大化，最好在載台基板表面的Ra值保持較低狀態下，同時亦能承受因接合後的高溫製程所產生的熱。
[先行技術文獻] [專利文獻]
[專利文獻1]日本專利特開平06-183046
[專利文獻2]日本專利特表2000-502483
但是，當在載台基板的表面上形成彩釉玻璃層時，因為玻璃具有玻璃轉移點，因而較難在700℃以上的高溫下使用，且雜質多，不適於半導體製程。
另一方面，當載台基板係由多晶材料形成時，較難擔保完全緻密性，且會有因構成多晶材料的結晶方位而導致研磨性差異的問題，故頗難獲得能承受接合的表面粗糙度。
專利文獻2有記載：使非晶質氧化鋁的無孔質層 附著於晶圓上，並施行研磨直到5Å以下的平均表面粗糙度。
但是，最近半導體的配線規則更微細化，例如有 採用0.7μm以下的微細配線。所以，習知不會構成問題程度的金屬污染(metal contamination)便會成為問題。故，就從半導體裝置性能劣化的顧慮，針對載台基板要求高潔淨度，但一般由陶瓷燒結體構成的載台基板並未達此種潔淨度。又，如專利文獻2所記載的非晶質氧化鋁被覆，亦無法因應如上述高水準的防止金屬污染。
本發明課題在於：半導體用複合基板的載台基板 並未使用高單價單晶材料、對高溫具耐久性，且因為提高與施體基板間之接合強度所以能降低接合面的表面粗糙度，並降低接合面的污損度。
本發明係半導體用複合基板的載台基板，其特徵在於包括：由多晶材料構成的基底基板；以及設置於上述基底基板上，具有耐藥性、單成分且高純度的非晶層。
再者，本發明的半導體用複合基板，係包括：上述載台基板、以及對載台基板的上述接合面進行接合之施體基板。
再者，本發明係製造半導體用複合基板的載台基板之方法，包括：在由多晶材料構成的基底基板上，形成具耐藥性、單成分且高純度非晶層的步驟。
根據本發明，半導體用複合基板的載台基板並未使用高單價單晶材料、對高溫具耐久性、且因為提高與施體基板間之接合強度所以能降低接合面的表面粗糙度，例如表面粗糙度可降低至1nm以下。
再者，藉由對多晶材料的薄層施行退火，便可提升非晶層的緻密性，藉由緻密化而提升耐藥性，所以可使用適於半導體洗淨的藥品。藉此可提升接合面的洗淨效果、降低污損度。接合面污損度例如相對於目標各金屬元素，分別可設為1.0×1011atom/cm2以下。
1‧‧‧基底基板
1a‧‧‧表面
1b‧‧‧背面
2‧‧‧非晶質薄層
3‧‧‧非晶層
3a‧‧‧接合面
4‧‧‧載台基板
5‧‧‧接合層
6‧‧‧施體基板
7A、7B‧‧‧載台基板
圖1中，(a)係在由多晶材料構成的基底基板1上形成非晶層2的狀態；(b)係對非晶層2施行精密研磨而成的載台基板4。
圖2中，(a)係施體基板6經由接合層5接合於載台基板4而成的載台基板7A；(b)係施體基板6直接接合於載台基板4而成的載台基板7B。
以下，參照適當圖式，針對本發明進行更詳細說明。
例如圖1(a)所示，在由多晶材料構成的基底基板1之表面1a上，形成非晶質薄層2。1b係背面。接著，藉由施行退火而將非晶質薄層2緻密化。接著，藉由對表面2a施行精密研磨加工，而設置形成有具極小表面粗糙度接合面3a的非晶層3。 藉此便可獲得載台基板4。
其次，圖2(a)所示例，藉由在載台基板4的接合面3a上，經由接合層5接合施體基板6，而獲得複合基板7A。又，圖2(b)所示例，藉由在載台基板4的接合面3a上直接接合施體基板6而獲得複合基板7B。
(用途)
本發明的複合基板係可利用於投影機用發光元件、高頻裝置、高性能雷射、電源裝置、邏輯IC等。
(施體基板)
複合基板係含有：本發明載台基板、及施體基板。
施體基板的材質並無特別的限定，較佳係選擇自矽、氮化鋁、氮化鎵、氧化鋅及鑽石所構成群組中。
施體基板係具有上述材質，亦可在表面上設有氧化膜。理由係若通過氧化膜施行離子植入，便可獲得抑制植入離子之隧道效應的效果。氧化膜較佳係具有50~500nm厚度。具氧化膜的施體基板亦涵蓋於施體基板，在無特別區分的前提下，稱為「施體基板」。
(基底基板)
較佳實施形態，構成基底基板的多晶材料係由氧化鋁、氮化矽、氮化鋁或氧化矽構成。因為該等較容易提高緻密性、且半導體污染的可能性低，故屬較佳。
再者，就從降低非晶層接合面表面粗糙度的觀點，構成基底基板的多晶材料相對密度較佳係達98%以上、更佳係99%以上。
較佳實施形態，構成載台基板的多晶材料係以純 度99.9%以上的陶瓷粉末為原料，藉由施行燒結而製造。
特別係當基板表面的坑(孔)會對半導體良率構成 影響的情況、或半導體步驟嚴格要求金屬污染程度的情況(例如對目標各金屬元素分別要求設定在1.0×1011atom/cm2以下的情況)，最好施行基底基板高純度化。理由係基底基板中的微量金屬會擴散於非晶層，並滲出載台基板表面的可能性。從基底基板飛散的雜質亦會有附著於非晶層表面的可能性。
再者，最好使用緻密性優異且高純度的透光性氧 化鋁。此情況，較佳係對純度99.9%以上(較佳99.95%以上)的高純度氧化鋁粉末，添加100ppm以上、且300ppm以下的氧化鎂粉末。此種高純度氧化鋁粉末係可例示如大明化學工業股份有限公司製的高純度氧化鋁粉體。又，該氧化鎂粉末的純度較佳係達99.9%以上，平均粒徑較佳係在50μm以下。
再者，較佳實施形態，最好對氧化鋁粉末添加當 作燒結助劑用之二氧化鋯(ZrO2)200~800ppm、氧化釔(Y2O3)10~30ppm。
基底基板之成形方法並無特別的限定，可使用刮漿刀法、擠出法、鑄膠法等任意方法。較佳係基底基板採用鑄膠法製造
較佳實施形態中，製造含有：陶瓷粉末、分散介質及凝膠化劑的漿料，將該漿料施行注模，藉由使凝膠化而獲得成形體。此處在凝膠成形階段係在模具上塗佈脫模劑，然後組合模具，再將漿料施行注模。接著，使凝膠在模具內硬化而 獲得成形體，再將成形體脫模。接著，洗淨模具。
其次，乾燥凝膠成形體，較佳係在大氣中施行初 煅燒，接著再於氫中施行主煅燒。就從燒結體緻密化的觀點，主煅燒時的燒結溫度較佳係1700~1900℃、更佳係1750~1850℃。
再者，在煅燒時經使生成充分緻密的燒結體後， 更藉由追加實施退火處理便可施行翹曲修正。就從能在防止變形與發生異常晶粒成長狀態下，促進燒結助劑排出的觀點，較佳係煅燒時的最高溫度±100℃以內，最高溫度更佳係1900℃以下。又，退火時間較佳係1~6小時。
(非晶層)
本發明在由多晶材料構成的基底基板上形成非晶層。
為能獲得可確保與施體基板接合的表面粗糙度，表面層結晶性低(即非晶質狀態)係屬重要。若表面層具有結晶性，在利用CMP進行研磨時，會發生依存於結晶方位的表面凹凸，導致無法獲得所需表面粗糙度Ra。又，藉由基底基板上的非晶層退火而提高耐藥性，藉此便可使用適於半導體洗淨的藥品，俾可減輕非晶質表面的污損。
此處洗淨所使用的藥品係可使用Si晶圓之RCA洗 淨時所用藥液的各種藥品。例如：氨過氧化氫水(氨：過氧化氫水：H2O=1：1：5(體積比))、鹽酸過氧化氫水(HCl：過氧化氫水：H2O=1：1：5(體積比))。藉由對該等藥液具有耐性，便可在保持洗淨後表面粗糙度狀態下，將金屬污染抑制於1.0×1011atom/cm2以下。
此處所謂「非晶質狀態」係指基底基板及成膜層 的截面經利用1萬倍SEM(掃描式電子顯微鏡)觀察，結果並沒有觀察到結晶晶界的狀態。
基底基板上的非晶層材質係單成分且高純度。所謂「單成分」係指依單一種組成式表示的材質，典型例係陶瓷。如玻璃等屬於複數種無機物成分的組成物除外。
再者，所謂「高純度」係指非晶層達98.0質量%以上係由上述單成分構成。非晶層中所佔的上述單成分比率較佳係99.0質量%以上、更佳係99.5質量%以上。
再者，耐藥性的藥品係指上述所記載的氨過氧化氫水與鹽酸過氧化氫水。所謂「對此種藥品的耐性」係指對上述氨過氧化氫水[氨：過氧化氫水：H2O=1：1：5(體積比)]經實施溫度70~80℃、洗淨時間10分鐘的洗淨，或對鹽酸過氧化氫水[HCl：過氧化氫水：H2O=1：1：5(體積比)]經實施溫度70~80℃、洗淨時間10分鐘的洗淨後，利用AFM進行表面觀察，洗淨前後的表面粗糙度Ra值並沒有變化。
較佳實施形態，非晶層係由氧化鋁、氮化矽、氮化鋁或氧化矽構成。該等的純度高，亦可使用為高頻材料或熱傳導材料。
例如亦可在由氮化鋁構成的基底基板上形成由氧化鋁構成的非晶層。此情況，不僅能在維持氮化鋁高熱傳導性狀態下，利用由氧化鋁構成的非晶層獲得所需的面粗糙度，亦可期待利用氧化鋁提升耐蝕性。
再者，較佳實施形態，多晶材料與非晶層係由同 種材料構成。此能有效防止因熱膨脹差造成龜裂發生情形。此處所謂「同種材質」係指構成基底基板的多晶材料、與構成非晶層的材質之組成式相同，而就燒結助劑、添加劑及製法亦可不同。
較佳實施形態，非晶層厚度係3μm以下。例如即 便多晶材料與非晶層的材料係屬同種，但非晶質狀態與多晶狀態仍會出現熱膨脹係數不同。所以，若已形成非晶層的載台基板使用於例如1000℃以上的高溫下，亦會有成為龜裂發生肇因的可能性。為防止此種龜裂，削薄非晶層係屬有效，若考慮表面粗糙度降低與CMP加工性，則非晶層的厚度最好設定在3μm以下。又，就從獲得所需表面粗糙度的觀點，非晶層的厚度較佳係0.5μm以上。
非晶質薄層的形成係頗適合採用化學氣相沉積 (CVD)、濺鍍、離子電鍍、蒸鍍。
再者，在基底基板上形成由氧化矽(SiO2)構成非晶 質膜的方法，首先在基底基板上形成非晶質Si層或複晶矽層之後，藉由將該等層施行氧化便可在多晶表面上形成氧化矽(SiO2)的非晶層。
非晶質Si層、複晶矽層的形成係頗適用CVD、濺 鍍、離子電鍍、蒸鍍。又，更佳係藉由將非晶質Si層、複晶矽層施行CMP加工，而將表面粗糙度Ra設定在1nm以下。
再者，非晶質薄層形成後，實施退火處理。藉此 可除去本質應力、以及利用膜緻密化而提升耐藥性。
該退火處理時的退火溫度較佳係500~1000℃、更 佳係600~800℃。退火溫度下的保持時間較佳係1小時~10小時、更佳係2~6小時。又，退火處理時的升溫速度、降溫速度較佳係50~200℃/小時。
當非晶層係由氧化鋁構成的情況，較佳係依50~150℃/小時的升溫速度上升至650℃~1000℃的退火溫度，再於退火溫度中保持2~4小時。
退火處理後，利用CMP加工便可將表面粗糙度Ra降低至1nm以下。藉此可獲得直接接合所必要的充分面粗糙度。
表面粗糙度Ra係針對接合面利用AFM(Atomic Force Microscope：原子力電子顯微鏡)拍攝70μm×70μm視野範圍，再根據JIS B0601計算出的數值。
藉由對非晶層施行精密研磨加工，便可降低接合面的Ra。此種精密研磨加工一般係採行CMP(Chemical Mechanical Polishing)加工。其所使用的研磨漿料係使用在鹼或中性溶液中分散具30nm~200nm粒徑磨粒者。磨粒材質係可例示如二氧化矽、氧化鋁、鑽石、二氧化鋯、氧化鈰，該等可單獨使用、或組合使用。又，研磨墊係可例示如硬質胺甲酸乙酯墊、不織布墊、麂皮墊(suede pad)。
在非晶層的接合面中，目標金屬元素(特別係Na、Mg、K、Ca、Ti、Cr、Fe、Ni、Cu及Zn)的濃度，分別較佳係1.0×1011atom/cm2以下。
(複合基板)
藉由將載台基板與施體基板予以接合便可獲得複合基板。
接合所使用的技術並無特別的限定，可採用例如利用表面活性化而直接接合、或者使用接著層的基板接合技術。
直接接合最好採用利用界面活性化進行的低溫接 合技術。於10-6Pa程度的真空狀態下，利用Ar氣體實施表面活性化後，便可在常溫下，將Si等單晶材料經由SiO2等接著層接合於多晶材料。又，最好採用利用表面電漿活化(plasma activation)施行直接接合。條件係在水洗處理後，將N2電漿照射於表面，便可在大氣壓下將Si等單晶材料經由SiO2等氧化層接合於多晶材料。
接著層例係除利用樹脂進行接著之外，尚可使用 SiO2、Al2O3、SiN。
[實施例] (實施例1)
為確認本發明效果，在由透光性氧化鋁陶瓷構成的基底基板上，利用蒸鍍形成非晶質氧化鋁層，而試製載台基板。
首先，製作透光性氧化鋁陶瓷製的空白基板。
具體係製備由以下成分混合的漿料。
(原料粉末)
‧乙二醇 0.3重量份
(凝膠化劑)
‧MDI樹脂 4重量份
(分散劑)
‧高分子界面活性劑 3重量份
(觸媒)
‧N,N-二甲胺基己醇 0.1重量份
將該漿料於室溫中注模於鋁合金製模具中之後，在室溫中放置1小時。接著，於40℃下放置30分鐘，經進行固化後，施行脫模。更在室溫中、接著再於90℃中分別放置2小時，獲得板狀粉末成形體。
所獲得粉末成形體在大氣中依1100℃施行初煅燒(預煅燒)後，再於氫3：氮1的環境中，依1750℃施行煅燒，然後依同條件實施退火處理，便獲得空白基板。
對所製作空白基板實施高精度研磨加工。首先，利用由綠碳進行的雙面研磨加工精整形狀，接著再利用鑽石漿料實施雙面研磨加工。鑽石的粒徑設為3μm。最後實施利用SiO2磨粒與鑽石磨粒進行的CMP加工，再實施洗淨，便獲得基底基板。
在經洗淨後的基底基板表面上，利用蒸鍍形成氧化鋁(Al2O3)層。該氧化鋁純度係100質量%。成膜時的到達真空度係10-4Pa，基底基板的溫度係200℃，非晶層的膜厚係3μm，非晶層的折射率係1.75。然後，利用800℃常壓爐實施退火處理。
最後對經成膜後的非晶層施行CMP加工，便成為 所需的面粗糙度。磨粒係使用SiO2漿料。經加工後的膜厚係1.5μm，利用AFM施行的表面粗糙度測定結果，Ra值係0.5nm。
然後，利用氨過氧化氫水、鹽酸過氧化氫水、硫 酸過氧化氫水實施洗淨。洗淨後利用AFM觀察成膜層表面，結果Ra值係0.5nm，洗淨前後的表面面粗糙度並沒有出現變化。
再者，針對表面利用TXRF(全反射X射線螢光分析)確認表面金屬元素污染。
X射線入射角度係設為0.03°，X射線條件係設為40mV、40mA。結果確認到Na、Mg、K、Ca、Ti、Cr、Fe、Ni、Cu及Zn的濃度分別在1.0×1011atom/cm2以下。
實施所完成具非晶層之載台基板、與Si晶圓(施體 基板)間之接合評價。接合係使用電漿活化法。經接合後，於100℃低溫下實施退火後，更依200℃實施退火處理。對其實施利用晶圓狀態下的截切測試進行接合能量評價，結果為1J/m2，確認到能獲得充分的接合強度。
(比較例1)
比較例係例示在由多晶材料構成的基底基板表面上，設置結晶層的情況例。
首先，依與實施例1同樣地製作由透光性氧化鋁 構成的基底基板。接著，對基底基板的表面，利用蒸鍍法形成厚度3μm的氧化鋁膜。然後，使用1000℃常壓爐實施退火處理，最後再對氧化鋁膜實施CMP加工。結果，經CMP加工後 的Ra值係6nm。若退火溫度成為1000℃附近，便會生成α-氧化鋁結晶，因而成為結晶質。結果，得知利用CMP加工並無法獲得所需的面粗糙度。
(實施例2)
為確認本發明效果，便在使用透光性氧化鋁陶瓷的基底基板上，利用CVD形成非晶質Si層而試製載台基板。
首先，製作透光性氧化鋁陶瓷製的空白基板。
具體係製備由以下成分混合的漿料。
(原料粉末)
(分散介質)
(凝膠化劑)
‧MDI樹脂 4重量份
(分散劑)
‧高分子界面活性劑 3重量份
(觸媒)
‧N,N-二甲胺基己醇 0.1重量份
將該漿料於室溫中注模於鋁合金製模具中之後， 在室溫中放置1小時。接著，於40℃下放置30分鐘，經進行固化後，施行脫模。更在室溫中、接著再於90℃中分別放置2小時，獲得板狀粉末成形體。
所獲得粉末成形體在大氣中依1100℃施行初煅燒 (預煅燒)後，再於氫3：氮1的環境中，依1750℃施行煅燒，然後依同條件實施退火處理，便獲得空白基板。
對所製作空白基板實施高精度研磨加工。首先， 利用由綠碳進行的雙面研磨加工精整形狀，接著再利用鑽石漿料實施雙面研磨加工。鑽石的粒徑設為3μm。最後實施利用SiO2磨粒與鑽石磨粒進行的CMP加工，再實施洗淨，便獲得基底基板。
在經洗淨後的基底基板表面上，利用減壓CVD形 成非晶質Si層。成膜條件係使用二矽烷氣體，且溫度設為400℃，膜厚設為1μm。接著，將非晶質Si層在氧化環境中依600℃施行3小時氧化，便獲得厚度1.5μm的氧化膜(非晶質SiO2層)。然後，利用800℃常壓爐實施退火處理。
對所獲得非晶質SiO2層施行CMP加工，便成為所 需的面粗糙度。磨粒係使用SiO2漿料。經加工後的膜厚係1.0μm，利用AFM施行的表面粗糙度測定結果，Ra值係0.5nm。
然後，利用氨過氧化氫水、鹽酸過氧化氫水、硫酸過氧化氫水實施洗淨。洗淨後利用AFM實施表面粗糙度測定，結果Ra值係0.5nm，確認到與洗淨前並無變化。
再者，針對表面利用TXRF(全反射X射線螢光分析)測定污染程度。結果確認到Na、Mg、K、Ca、Ti、Cr、Fe、Ni、 Cu及Zn的濃度分別在1.0×1011atom/cm2以下。
實施所完成載台基板與Si晶圓間之接合評價。接 合係使用電漿活化法。經接合後，於100℃下實施退火處理後，更依200℃實施退火處理。對其實施利用晶圓狀態下的截切測試進行接合能量評價，結果為1J/m2，確認到能獲得充分的接合強度。
(實施例3)
依照與實施例1同樣地製作載台基板。但，在基底基板上並沒有形成非晶質氧化鋁層。取而代之，改為在基底基板上利用電漿CVD法形成厚度1.0μm的非晶質氮化矽層，接著利用800℃常壓爐實施退火處理。其餘均與實施例1同樣。
對所獲得非晶質氮化矽層施行CMP加工，形成所 需的面粗糙度。磨粒係使用SiO2漿料。經加工後的膜厚係1.0μm，利用AFM進行的表面粗糙度測定結果，Ra值係0.5nm。
然後，利用氨過氧化氫水、鹽酸過氧化氫水、硫酸過氧化氫水實施洗淨。洗淨後利用AFM實施表面粗糙度測定，結果Ra值係0.5nm，確認到與洗淨前並無變化。又，針對表面利用TXRF(全反射X射線螢光分析)測定污染程度。結果確認到Na、Mg、K、Ca、Ti、Cr、Fe、Ni、Cu及Zn的濃度分別在1.0×1011atom/cm2以下。
實施所完成載台基板與Si晶圓間之接合評價。接 合係使用電漿活化法。經接合後，於100℃下實施退火處理後，更依200℃實施退火處理。對其實施利用晶圓狀態下的截切測試進行接合能量評價，結果為1J/m2，確認到能獲得充分的接 合強度。
(實施例4)
依照與實施例1同樣地製作載台基板。但，在基底基板上並沒有形成非晶質氧化鋁層。取而代之，改為在基底基板上利用濺鍍法形成厚度1.0μm的非晶質氮化鋁層，接著利用800℃常壓爐實施退火處理。其餘均與實施例1同樣。
對所獲得非晶質氮化鋁層施行CMP加工，形成所 需的面粗糙度。磨粒係使用SiO2漿料。經加工後的膜厚係1.0μm，利用AFM進行的表面粗糙度測定結果，Ra值係0.5nm。
然後，利用氨過氧化氫水、鹽酸過氧化氫水、硫酸過氧化氫水實施洗淨。洗淨後利用AFM實施表面粗糙度測定，結果Ra值係0.5nm，確認到與洗淨前並無變化。又，針對表面利用TXRF(全反射X射線螢光分析)測定污染程度。結果確認到Na、Mg、K、Ca、Ti、Cr、Fe、Ni、Cu及Zn的濃度分別在1.0×1011atom/cm2以下。
實施所完成載台基板與Si晶圓間之接合評價。接 合係使用電漿活化法。經接合後，於100℃下實施退火處理後，更依200℃實施退火處理。對其實施利用晶圓狀態下的截切測試進行接合能量評價，結果為1J/m2，確認到能獲得充分的接合強度。
(比較例2)
依照與實施例1同樣地製作由高純度多晶氧化鋁陶瓷構成的基底基板。在該基底基板上，利用蒸鍍法形成低純度氧化鋁膜(95%純度)。接著，將其依800℃施行退火處理後，利用CMP 加工實施表面研磨。將其利用氨過氧化氫水、鹽酸過氧化氫水施行洗淨，利用AFM觀察表面。結果確認到表面多數存在50nm深度的坑。又，經利用TXRF測定表面金屬元素量，結果測定到Ta、W、Fe均大於100e10atoms/cm2，確認到無法獲得充分的表面污染程度。

Claims (13)

  1. 一種載台基板的製造方法，係半導體用複合基板的載台基板的製造方法，其特徵在於包括：在由多晶材料構成的基底基板上形成非晶材料的薄層之步驟；藉由對上述薄層以500~1000℃進行退火處理，形成具有耐藥性、單成分且高純度的非晶層之步驟；以及對上述非晶層的接合面施行化學機械研磨之步驟。
  2. 如申請專利範圍第1項之方法，其中，藉由對上述非晶層的接合面施行化學機械研磨，使上述非晶層的上述接合面的表面粗糙度Ra係1nm以下。
  3. 如申請專利範圍第1或2項之方法，其中，藉由化學氣相沉積法、濺鍍、蒸鍍或離子電鍍形成上述薄層。
  4. 如申請專利範圍第1或2項之方法，其中，上述非晶層係由氧化鋁、氮化矽、氮化鋁、矽或氧化矽構成。
  5. 如申請專利範圍第1或2項之方法，其中，上述多晶材料係由氧化鋁、氮化矽、氮化鋁或氧化矽構成。
  6. 如申請專利範圍第5項之方法，其中，上述多晶材料係透光性氧化鋁。
  7. 如申請專利範圍第1或2項之方法，其中，上述多晶材料與上述非晶層係由同種材料構成。
  8. 如申請專利範圍第1或2項之方法，其中，上述非晶層的厚度係3μm以下。
  9. 如申請專利範圍第1或2項之方法，其中， 藉由化學氣相沉積法、濺鍍、蒸鍍或離子電鍍形成上述薄層，上述多晶材料係透光性氧化鋁，上述多晶材料與上述非晶層係由同種材料構成，且上述非晶層的厚度係3μm以下。
  10. 一種半導體用複合基板的製造方法，包括：藉由申請專利範圍第1或2項之方法得到上述載台基板後，將上述載台基板與施體基板進行接合。
  11. 一種半導體用複合基板的製造方法，包括：藉由申請專利範圍第9項之方法得到上述載台基板後，將上述載台基板與施體基板進行接合。
  12. 如申請專利範圍第10項之方法，其中，上述施體基板係由單晶矽構成。
  13. 如申請專利範圍第11項之方法，其中，上述施體基板係由單晶矽構成。
TW104105514A 2014-02-18 2015-02-17 Substrate substrate and method for manufacturing composite substrate for semiconductor TWI642086B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014028241 2014-02-18
JP2014-028241 2014-02-18

Publications (2)

Publication Number Publication Date
TW201546874A TW201546874A (zh) 2015-12-16
TWI642086B true TWI642086B (zh) 2018-11-21

Family

ID=53878272

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104105514A TWI642086B (zh) 2014-02-18 2015-02-17 Substrate substrate and method for manufacturing composite substrate for semiconductor

Country Status (7)

Country Link
US (1) US10204838B2 (zh)
EP (1) EP3109894B1 (zh)
JP (1) JP6182661B2 (zh)
KR (1) KR102251598B1 (zh)
CN (1) CN105981132B (zh)
TW (1) TWI642086B (zh)
WO (1) WO2015125770A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6549054B2 (ja) * 2016-02-02 2019-07-24 信越化学工業株式会社 複合基板および複合基板の製造方法
CN108400081A (zh) * 2017-02-08 2018-08-14 上海新昇半导体科技有限公司 硅片的制作方法
JP2019210162A (ja) * 2018-05-31 2019-12-12 ローム株式会社 半導体基板構造体及びパワー半導体装置
JP2019210161A (ja) * 2018-05-31 2019-12-12 ローム株式会社 半導体基板構造体及びパワー半導体装置
WO2019244471A1 (ja) * 2018-06-22 2019-12-26 日本碍子株式会社 接合体および弾性波素子
WO2019244461A1 (ja) * 2018-06-22 2019-12-26 日本碍子株式会社 接合体および弾性波素子
CN117080201A (zh) 2018-06-29 2023-11-17 长江存储科技有限责任公司 半导体结构及其形成方法
JP7287772B2 (ja) * 2018-11-26 2023-06-06 ランテクニカルサービス株式会社 透明基板の接合方法及び積層体
KR20210021626A (ko) 2019-08-19 2021-03-02 삼성전자주식회사 반도체 장치
CN113922778B (zh) * 2020-07-10 2022-06-21 济南晶正电子科技有限公司 一种滤波器用压电衬底结构及其制备方法
WO2022190465A1 (ja) * 2021-03-10 2022-09-15 日本碍子株式会社 接合体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5492859A (en) * 1992-01-31 1996-02-20 Canon Kk Method for producing semiconductor device substrate by bonding a porous layer and an amorphous layer
US20030129780A1 (en) * 2000-06-16 2003-07-10 Andre Auberton-Herve Method of fabricating substrates and substrates obtained by this method
JP2010010411A (ja) * 2008-06-27 2010-01-14 Seiko Epson Corp 薄膜デバイス装置の製造方法
JP2010028099A (ja) * 2008-06-20 2010-02-04 Ngk Insulators Ltd 基板熱処理用セッター及びこれを用いたｔｆｔ基板の熱処理方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06183046A (ja) 1992-12-17 1994-07-05 Hitachi Koki Co Ltd サーマルプリンタ
JP2916953B2 (ja) 1995-01-26 1999-07-05 旭化成工業株式会社 高純度トリオキサンの精製方法
US6159825A (en) * 1997-05-12 2000-12-12 Silicon Genesis Corporation Controlled cleavage thin film separation process using a reusable substrate
US6534381B2 (en) * 1999-01-08 2003-03-18 Silicon Genesis Corporation Method for fabricating multi-layered substrates
US6287941B1 (en) * 1999-04-21 2001-09-11 Silicon Genesis Corporation Surface finishing of SOI substrates using an EPI process
JP2001056919A (ja) * 1999-08-11 2001-02-27 Kyocera Corp 磁気ヘッド用基板及びこれを用いた磁気ヘッド
KR101335713B1 (ko) * 2007-02-28 2013-12-04 신에쓰 가가꾸 고교 가부시끼가이샤 접합 기판의 제조방법 및 접합 기판
JP5438986B2 (ja) * 2008-02-19 2014-03-12 株式会社半導体エネルギー研究所 光電変換装置の製造方法
JP5297219B2 (ja) * 2008-02-29 2013-09-25 信越化学工業株式会社 単結晶薄膜を有する基板の製造方法
KR20090101119A (ko) * 2008-03-21 2009-09-24 신에쓰 가가꾸 고교 가부시끼가이샤 Ｓｏｉ 웨이퍼의 제조 방법
TWI386970B (zh) * 2008-11-18 2013-02-21 Ind Tech Res Inst 應用氣態硫化物之發光裝置
FR2969664B1 (fr) * 2010-12-22 2013-06-14 Soitec Silicon On Insulator Procede de clivage d'un substrat
KR101694112B1 (ko) 2012-06-13 2017-01-06 엔지케이 인슐레이터 엘티디 복합 기판
WO2014013980A1 (ja) * 2012-07-18 2014-01-23 日本碍子株式会社 複合ウェハー及びその製法
CN102978695A (zh) * 2012-12-12 2013-03-20 东莞市中镓半导体科技有限公司 半导体器件外延生长的隐形结构衬底
JP5989559B2 (ja) * 2013-02-07 2016-09-07 京セラ株式会社 複合基板
JP5651278B1 (ja) * 2013-03-27 2015-01-07 日本碍子株式会社 半導体用複合基板のハンドル基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5492859A (en) * 1992-01-31 1996-02-20 Canon Kk Method for producing semiconductor device substrate by bonding a porous layer and an amorphous layer
US20030129780A1 (en) * 2000-06-16 2003-07-10 Andre Auberton-Herve Method of fabricating substrates and substrates obtained by this method
JP2010028099A (ja) * 2008-06-20 2010-02-04 Ngk Insulators Ltd 基板熱処理用セッター及びこれを用いたｔｆｔ基板の熱処理方法
JP2010010411A (ja) * 2008-06-27 2010-01-14 Seiko Epson Corp 薄膜デバイス装置の製造方法

Also Published As

Publication number Publication date
TW201546874A (zh) 2015-12-16
KR20160120719A (ko) 2016-10-18
JPWO2015125770A1 (ja) 2017-03-30
EP3109894A1 (en) 2016-12-28
CN105981132B (zh) 2019-03-15
CN105981132A (zh) 2016-09-28
EP3109894A4 (en) 2017-11-08
JP6182661B2 (ja) 2017-08-16
US20160358828A1 (en) 2016-12-08
WO2015125770A1 (ja) 2015-08-27
KR102251598B1 (ko) 2021-05-13
EP3109894B1 (en) 2020-11-25
US10204838B2 (en) 2019-02-12

Similar Documents

Publication Publication Date Title
TWI642086B (zh) Substrate substrate and method for manufacturing composite substrate for semiconductor
TWI629753B (zh) 半導體用複合基板之操作基板
TWI538018B (zh) Semiconductor substrate for composite substrate
JP5651278B1 (ja) 半導体用複合基板のハンドル基板
JP6076486B2 (ja) 半導体用複合基板のハンドル基板
WO2015102065A1 (ja) ハンドル基板および半導体用複合ウエハー
WO2015008694A1 (ja) 半導体用複合基板のハンドル基板
CN105190838B (zh) 半导体用复合基板的操作基板以及半导体用复合基板

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees