TWI641223B - Pseudo random bit sequence generation method and device, and integrated circuit generation system for generating pseudo random bit sequence generation device - Google Patents

Abstract

一種由積體電路生成系統執行的偽隨機位元序列生成方法包含：根據該偽隨機位元序列的一總位元數得到一分段值；根據該分段值將該K個位元分成N個各自具有一未知位元數的位元部分；根據一時脈信號輸入及第一至第N-1個未知位元數產生N個時脈信號輸出；根據該N個未知位元數及每一時脈信號輸出來決定一相關於計算相鄰偽隨機位元序列間位元翻轉的一總翻轉次數的函數；根據該函數來計算使該總翻轉次數具有最小值時，每一未知位元數的數值；及根據該總位元數、該分段值、每一未知位元數的數值，及該N個時脈信號輸出來產生偽隨機位元序列。

Description

偽隨機位元序列生成方法與裝置及用來產生偽隨機位元序列生成裝置之積體電路生成系統

本發明是有關於一種位元序列生成方法與裝置及產生位元序列生成裝置之積體電路生成系統，特別是指一種偽隨機位元序列生成方法與裝置及用來產生偽隨機位元序列生成裝置之積體電路生成系統。

隨著半導體生產尺寸的不斷縮小，製程電路存在的故障越來越多。因此，需要藉由一偽隨機位元序列(Pseudo Random Bit Sequence，PRBS)生成裝置根據一PRBS生成方法來產生多個PRBS(每一PRBS具有多個位元)，以測試製作完成之晶片的功能是否正常。

然而，根據該PRBS生成方法所產生的該等PRBS中，任二相鄰PRBS間的翻轉次數多(翻轉次數定義為：例如，該PRBS生成裝置當前產生的PRBS是00111111，而下一次產生的PRBS是01000000，也就是說，從當前的PRBS變成下一次產生的PRBS 時，當前PRBS中共有七個位元(即，第二個至第八個位元)發生翻轉(指位元由0變1或由1變0)，因此相鄰PRBS間的翻轉次數為七次)，導致該等PRBS的所有相鄰PRBS間的總翻轉次數也較多。如此一來，會造成待測晶片在測試過程中其內部電路節點的翻轉率也跟著提高，導致待測晶片的測試功耗較高。因此，習知該PRBS生成方法仍有改進的空間。

因此，本發明的一個目的，即在提供一種能夠降低所有相鄰偽隨機位元序列間總翻轉次數的偽隨機位元序列生成方法。

於是，本發明偽隨機位元序列生成方法，由一積體電路生成系統所執行，每一偽隨機位元序列具有K個位元，K>2，K為正整數，該偽隨機位元序列生成方法包含以下步驟：(A)根據該偽隨機位元序列的一總位元數K得到一分段值n，2≦n<K，n為正整數；(B)根據該分段值n將該偽隨機位元序列中的該K個位元分成N個位元部分，每一位元部分具有一未知位元數，且N個未知位元數滿足其總和等於該總位元數K之關係，N=n； (C)根據一時脈信號輸入及第一個未知位元數至第N-1個未知位元數，產生N個分別相關於生成該N個位元部分的時脈信號輸出；(D)根據該N個未知位元數，及每一時脈信號輸出的一切換週期來決定一函數，該函數相關於計算所有偽隨機位元序列中相鄰偽隨機位元序列間位元發生翻轉的一總翻轉次數；(E)根據該函數來計算使該總翻轉次數具有最小值時，每一未知位元數的一數值；及(F)根據該總位元數K、該分段值n、每一未知位元數的該數值，及該N個時脈信號輸出來產生每一偽隨機位元序列。

因此，本發明的另一個目的，即在提供一種能夠降低所有相鄰偽隨機位元序列間總翻轉次數的偽隨機位元序列生成裝置。

於是，本發明偽隨機位元序列生成裝置包含一時脈信號產生器、一第一個位元部分產生器，及一第二個位元部分產生器。

該時脈信號產生器接收一時脈信號輸入及一第一個未知位元數，並將該時脈信號輸入直接輸出作為一第一個時脈信號輸出，且根據該第一個未知位元數對該時脈信號輸入進行除頻，以產生一第二個時脈信號輸出。

該第一個位元部分產生器接收一切換信號，且電連接該時脈信號產生器以接收該第一個時脈信號輸出，並根據該切換信號 及該第一個時脈信號輸出產生多個各自具有多個位元的第一個位元部分。

該第二個位元部分產生器接收該切換信號，且電連接該時脈信號產生器以接收該第二個時脈信號輸出，並根據該切換信號及該第二個時脈信號輸出產生多個各自具有多個位元的第二個位元部分，每一第二個位元部分與該等第一個位元部分中相對應的一者組合成一偽隨機位元序列。

因此，本發明的又一個目的，即在提供一種用來產生偽隨機位元序列生成裝置之積體電路生成系統。

本發明之功效在於：藉由根據該N個未知位元數及每一時脈信號輸出來獲得該函數及計算使該總翻轉次數具有最小值時，每一未知位元數的一數值，如此一來，當該積體電路生成系統根據已知的該總位元數K、該分段值n、每一未知位元數的該數值、該N個時脈信號輸出來產生所有偽隨機位元序列時，可有效降低所有相鄰偽隨機位元序列間的該總翻轉次數。

2‧‧‧偽隨機位元序列生成裝置

BS1、BS2‧‧‧位元部分

Cs‧‧‧切換信號

21‧‧‧時脈信號產生器

CLK1‧‧‧時脈信號輸出

211‧‧‧除頻電路

CLK2‧‧‧時脈信號輸出

22‧‧‧第一個位元部分產生器

K‧‧‧總位元數

221‧‧‧線性反饋移位暫存器

L、H‧‧‧未知位元數

222‧‧‧線性反饋移位暫存器

PRBS‧‧‧偽隨機位元序列

223‧‧‧線性反饋移位暫存器

T₁、T₂‧‧‧切換週期

23‧‧‧第二個位元部分產生器

11~16‧‧‧步驟

230‧‧‧異或閘

131、132‧‧‧子步驟

231~242‧‧‧線性反饋移位暫存器

151~154‧‧‧子步驟

本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中： 圖1是一流程圖，說明本發明偽隨機位元序列生成方法之一實施例；圖2是一示意圖，說明該實施例的一偽隨機位元序列被分割成二個位元部分；圖3是一時序圖，說明該實施例的二個時脈信號輸出；圖4是一電路方塊圖，說明該實施例用來產生偽隨機位元序列的一偽隨機位元序列生成裝置；及圖5是一量測圖，說明該實施例與習知偽隨機位元序列生成方法的所有相鄰偽隨機位元序列間的總翻轉次數對總位元數的變化。

參閱圖1，本發明偽隨機位元序列生成方法的一實施例由一積體電路生成系統(圖未示)所執行，用來產生多個偽隨機位元序列(Pseudo Random Bit Sequence，PRBS)來測試製作完成之晶片的功能是否正常。操作時，測試人員會先根據待測晶片的測試需求來設定單一個PRBS所具有的一總位元數K，當所設定的單一個PRBS具有K個位元(bit)時，則該積體電路生成系統總共會產生2^K個各自具有K個位元的PRBS，K>2，K為正整數。舉例來說，若單一個PRBS的該總位元數K等於八，則該積體電路生成系統總 共會產生2⁸個從00000000-11111111變化的PRBS。在本實施例中，該積體電路生成系統所執行的該PRBS生成方法包含以下步驟。

步驟11：根據該PRBS的該總位元數K得到一分段值n，2≦n<K，n為正整數。

需說明的是，在此實施例中，可利用一含有多個不同的總位元數及多個分段值之間的關係資訊的查找表來獲得該分段值n。該查找表是由測試人員將每一總位元數進行不同分段後，統計每一分段下所對應的所有相鄰PRBS間的總翻轉次數來預先建立該查找表，當K≦20時，該分段值n較佳的等於二。需補充說明的是，當n=2時，總翻轉次數並非最少，實際上，n=3時的總翻轉次數比n=2時的總翻轉次數還少，但因n=3時會使電路設計較複雜，因此，將總翻轉次數與電路設計複雜度綜合評估後，較佳的將該分段值n設為二比較合適。

步驟12：根據該分段值n將該PRBS中的該K個位元分成N個位元部分，每一位元部分具有一未知位元數，且N個未知位元數滿足其總和等於該總位元數K之關係，N=n，第i個未知位元數小於第i+1個未知位元數，i<N，i為正整數。

進一步參閱圖2，舉例來說，當n=2時，將該PRBS中的該K個位元分成二個位元部分BS1、BS2，第一個位元部分BS1具有一未知位元數L(即，該第一個位元部分BS1具有L個位元)，第二 個位元部分BS2具有一未知位元數H(即，該第二個位元部分BS2具有H個位元)，該二個未知位元數L、H之和等於該總位元數K(即，L+H=K)，該未知位元數L小於該未知位元數H，L、H各自為正整數。

步驟13：根據一時脈信號輸入及第一個未知位元數至第N-1個未知位元數，產生N個分別相關於生成該N個位元部分的時脈信號輸出。詳細來說，步驟13包括以下子步驟131、132。

子步驟131：將該時脈信號輸入作為第一個時脈信號輸出，該第一個時脈信號輸出相關於生成第一個位元部分。

子步驟132：根據該第一個未知位元數至該第N-1個未知位元數各自對該時脈信號輸入進行除頻，以產生第二個時脈信號輸出至第N個時脈信號輸出，該第二個至該第N個時脈信號輸出分別相關於生成第二個位元部分至第N個位元部分。

第j個時脈信號輸出的一切換週期如式(1)，2≦j≦N，j為正整數：T_j=2^P×T_(j-1) 式(1)其中，T_j代表該第j個時脈信號輸出的該切換週期，P代表第(j-1)個未知位元數，T_(j-1)代表第(j-1)個時脈信號輸出的一切換週期。舉例來說，當n=N=2時，第一個及第二個未知位元數分別為L、H，則第二個時脈信號輸出的一切換週期T₂=2^L×T₁，T₁代表該第一個 時脈信號輸出(即，該時脈信號輸入)的一切換週期。當n=N=3時，該PRBS被分成三個位元部分，該三個位元部分各自所具有的未知位元數為L、M、H(L<M<H)，且該三個位元部分各自所對應的時脈信號輸出的一切換週期為T_L=T₁、T_M=T₂=2^L×T₁、T_H=T₃=2^M×T₂，M為正整數。

步驟14：根據該N個未知位元數，及每一時脈信號輸出的一切換週期來決定一函數，該函數相關於計算所有PRBS中相鄰PRBS間位元發生翻轉的一總翻轉次數(翻轉次數的定義同先前技術之翻轉次數的定義，故於此不贅述)。

詳細來說，對具有K位元的單一PRBS，該積體電路生成系統產生所有序列(2^k個PRBS)的生成過程中，相鄰PRBS間的該總翻轉次數可表示為K×2^K-1(此表示方式是由測試人員藉由對具有任意的K位元的PRBS生成過程中所有相鄰序列間的總翻轉次數進行統計分析，進而推導出的表示方式，可用於近似表達生成2^k個各自具有K位元的PRBS過程中，所有相鄰PRBS間的總翻轉次數)。因此，若將該PRBS進行二分段(即，該分段值n等於二)後得到該二個位元部分(分別對應該二個未知位元數L、H)，則生成所有第二個位元部分的相鄰序列間的總翻轉次數可表示為H×2^H-1，而生成所有第一個位元部分的相鄰序列間的總翻轉次數可表示為L×2^L-1。

進一步參閱圖3，參數CLK1代表相關於用來生成該第一個位元部分的該第一個時脈信號輸出，於該第一個時脈信號輸出的每一切換週期T₁內會對應產生一個該第一個位元部分，參數CLK2代表相關於用來生成該第二個位元部分的該第二個時脈信號輸出，於該第二個時脈信號輸出的每一切換週期T₂內會對應產生一個該第二個位元部分。若單一PRBS具有八個位元(K=8)，該二個位元部分所分別對應的該二個未知位元數L、H分別為三跟五(L=3、H=5)，且經該步驟13後，T₂=2^L×T₁，因此該第二個位元部分從當前序列(10101)變到下一個序列(00100)前，該第一個位元部分的內部序列已經變動八(2^L)次(111、110、101、010、100、000、001、011)，也就是說，根據圖3可知每生成一個該第二個位元部分就會生成2^L個該第一個位元部分(其相鄰序列間的總翻轉次數為L×2^L-1)，又該積體電路生成系統根據該第二個時脈信號輸出總共會生成2^H個該第二個位元部分(其相鄰序列間的總翻轉次數為H×2^H-1)，進而該第一個位元部分總共會生成2^H×2^L個，且生成所有該第一個位元部分的過程中，其相鄰序列間的總翻轉次數為2^H×L×2^L-1，如此一來，當n=2時，該積體電路生成系統根據該二個未知位元數L、H，及每一時脈信號輸出的該切換週期所決定出用來計算產生所有序列(2^k個PRBS)的生成過程中，所有相鄰PRBS間的該總翻轉次數的函數可表示成式(2)： Y=H×2^H-1+2^H×L×2^L-1 式(2)其中，Y代表該總翻轉次數，L、H分別代表該等第一個及第二個未知位元數。

同理，當n=3時，該積體電路生成系統根據三個未知位元數L、M、H(L<M<H)，及每一時脈信號輸出的該切換週期可決定出該函數為式(3)：Y=H×2^H-1+2^H×M×2^M-1+2^H×2^M×L×2^L-1 式(3)其中，L、M、H分別代表第一個未知位元數、第二個未知位元數，及第三個未知位元數，L+M+H=K，但不限於此。當n>3時，也可依相同方式推導出相關的該函數。

步驟15：根據該函數來計算使該總翻轉次數具有最小值時，每一未知位元數的一數值。詳細來說，以式(2)舉例說明，但不限於此，且步驟15包括以下子步驟151、152、153、154。

子步驟151：根據L=K-H將該函數式(2)調整為Y=H×2^H-1+2^H×(K-H)×2^K-H-1。

子步驟152：對子步驟151之該函數的該第二個未知位元數H求導數，並得到該函數在2^K=2^H×(1+H×ln 2)時(例如，對該函數H進行微分並使微分後的式子等於零來得知K、H間的關係)，該總翻轉次數具有最小值。

子步驟153：根據子步驟152之2^K=2^H×(1+H×ln 2)及該總位元數K的數值(為一已知數，由測試人員於一開始就先設定好)來得到該第二個未知位元數H的數值。

子步驟154：根據該總位元數K、子步驟153所得的該第二個未知位元數H的數值，及L=K-H來得到該第一個未知位元數L的數值。

步驟16：根據已知的該總位元數K、該分段值n、每一未知位元數的該數值、該N個時脈信號輸出，及一切換信號來產生每一PRBS。當該切換信號具有一高邏輯準位時，每一PRBS為一逆向序列，當該切換信號具有一低邏輯準位時，每一PRBS為一正向序列。

詳細來說，該積體電路生成系統可用軟體生成的方式，藉由一現有的PRBS生成程式來根據已知的該總位元數K、該分段值n、每一未知位元數的該數值、該N個時脈信號輸出，及該切換信號來生成2^k個PRBS，或者以硬體生成方式來生成2^k個PRBS。當以硬體方式來生成2^k個PRBS時，該積體電路生成系統利用一現有的數位電路合成程式來根據已知的該總位元數K、該分段值n、每一未知位元數的該數值，獲得一用以製造一PRBS生成裝置的電路設計圖，並由根據該電路設計圖所製成的該PRBS生成裝置，根據該N個時脈信號輸出及該切換信號產生2^k個PRBS。需說明的 是，本實施例的特點在於將該總位元數K先進行分段，然後將該時脈信號輸入進行除頻，並據以獲得該函數來計算使該總翻轉次數具有最小值時，每一未知位元數的一數值，以使得該積體電路生成系統在產生所有PRBS時，所有相鄰PRBS間的該總翻轉次數可以減少，而該積體電路生成系統如何生成該等PRBS的方式為熟悉本技術領域之通常知識者所熟知，為求簡潔起見，以下僅舉根據該電路設計圖製造出的該PRBS生成裝置產生2^k個PRBS為例，但不限於此。

參閱圖4，舉例來說，當該總位元數K等於十五、該分段值n等於二，利用本實施例該偽隨機位元序列生成方法求得的該等未知位元數L、H的數值分別為三、十二時，該積體電路生成系統所生成的該電路設計圖所製成的該PRBS生成裝置2如圖4所示。

該PRBS生成裝置2包括一時脈信號產生器21，及第一個及第二個位元部分產生器22、23。

該時脈信號產生器21接收該時脈信號輸入及該第一個未知位元數L，且包括一除頻電路211。該除頻電路211根據該第一個未知位元數L對該時脈信號輸入進行除頻，以產生該第二個時脈信號輸出CLK2，且該時脈信號產生器21將該時脈信號輸入直接輸出並作為該第一個時脈信號輸出CLK1。

該第一個位元部分產生器22包括三個線性反饋移位暫存器(Linear feedback shift register，LFSR)221、222、223。該第一個位元部分產生器22接收該切換信號Cs，且電連接該時脈信號產生器21以接收該第一個時脈信號輸出CLK1，並根據該切換信號Cs及該第一個時脈信號輸出CLK1產生多個各自具有三個位元的第一個位元部分BS1。

該第二個位元部分產生器23包括十二個LFSR 231~239、240~242。該第二個位元部分產生器23接收該切換信號Cs，且電連接該時脈信號產生器21以接收該第二個時脈信號輸出CLK2，並根據該切換信號Cs及該第二個時脈信號輸出CLK2產生多個各自具有十二個位元的第二個位元部分BS2。每一第二個位元部分BS2與其所對應的第一個位元部分BS1相組合成具有十五個位元的該PRBS。

需說明的是，從該第二個位元部分產生器23的規格書中可得知其本原多項式為H(X,12)=X⁰+X³+X⁴+X⁷+X¹²，且對H(X,12)求逆可得該第二個位元部分產生器23產生逆序列之該第二個位元部分BS2的逆本原多項式為G(X,12)=X¹²+X⁹+X⁸+X⁵+X⁰。當該切換信號Cs具有該低邏輯準位(即，0)時，異或閘230會接收到來自該等LFSR233、234、237、242的位元(每一LFSR233、234、237、242作為一反饋抽頭，其會影響該 第二個位元部分產生器23下一次所輸出的第二個位元部分BS2)，即對應本原多項式H(X,12)，因此，該第二個位元部分產生器23所產生的每一第二個位元部分BS2為一正向序列。當該切換信號Cs具有該高邏輯準位(即，1)時，該異或閘230會接收到來自該等LFSR231、235、238、234(其作為反饋抽頭)的位元，即對應逆本原多項式G(X,12)，因此，該第二個位元部分產生器23所產生的每一第二個位元部分BS2為一逆向序列。同理，該第一個位元部分產生器22也受該切換信號Cs控制，使得該第一個位元部分產生器22所產生的每一第一個位元部分BS1為一正向序列或一逆向序列。因此，由每一第二個位元部分BS2與其所對應的第一個位元部分BS1相組合而成的該PRBS也可為一正向序列或一逆向序列。

此外，該時脈信號產生器21，該等第一個及第二個位元部分產生器22、23的配置與操作及如何產生每一第一個及第二個位元部分BS1、BS2，此為熟悉本技術領域之通常知識者所熟知，為求簡潔起見，於此不贅述。

參閱圖5，其說明該實施例與習知偽隨機位元序列生成方法的所有相鄰偽隨機位元序列間的總翻轉次數對具有不同總位元數之偽隨機位元序列的變化的比較圖。圖5顯示該實施例的總翻轉次數明顯小於習知偽隨機位元序列生成方法的總翻轉次數，驗證該實施例確實具有降低總翻轉次數的功效。

綜上所述，本發明PRBS生成方法，藉由將該總位元數K先進行分段，然後將該時脈信號輸入進行除頻以獲得該N個時脈信號輸出，並根據該N個未知位元數及每一時脈信號輸出來獲得該函數及計算使該總翻轉次數具有最小值時，每一未知位元數的該數值，如此一來，當該積體電路生成系統根據已知的該總位元數K、該分段值n、每一未知位元數的該數值、該N個時脈信號輸出來產生所有PRBS時，所有相鄰PRBS間的該總翻轉次數最少，使得待測晶片在測試過程中所需的測試功耗也隨著降低，故確實能達成本發明之目的。

惟以上所述者，僅為本發明之實施例而已，當不能以此限定本發明實施之範圍，凡是依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。

Claims (8)

1. 一種偽隨機位元序列生成方法，由一積體電路生成系統所執行，每一偽隨機位元序列具有K個位元，K>2，K為正整數，該偽隨機位元序列生成方法包含以下步驟：(A)根據該偽隨機位元序列的一總位元數K得到一分段值n，2≦n<K，n為正整數；(B)根據該分段值n將該偽隨機位元序列中的該K個位元分成N個位元部分，每一位元部分具有一未知位元數，且N個未知位元數滿足其總和等於該總位元數K之關係，N=n；(C)根據一時脈信號輸入及第一個未知位元數至第N-1個未知位元數，產生N個分別相關於生成該N個位元部分的時脈信號輸出；(D)根據該N個未知位元數，及每一時脈信號輸出的一切換週期來決定一函數，該函數相關於計算所有偽隨機位元序列中相鄰偽隨機位元序列間位元發生翻轉的一總翻轉次數；(E)根據該函數來計算使該總翻轉次數具有最小值時，每一未知位元數的一數值；及(F)根據該總位元數K、該分段值n、每一未知位元數的該數值，及該N個時脈信號輸出來產生每一偽隨機位元序列。
2. 如請求項1所述的偽隨機位元序列生成方法，其中，在步驟(B)中，第i個未知位元數小於第i+1個未知位元數，i<N，i為正整數。
3. 如請求項1所述的偽隨機位元序列生成方法，其中，步驟(C)包括以下子步驟(C1)將該時脈信號輸入作為第一個時脈信號輸出，該第一個時脈信號輸出相關於生成第一個位元部分，及(C2)根據該第一個未知位元數至該第N-1個未知位元數各自對該時脈信號輸入進行除頻，以產生第二個時脈信號輸出至第N個時脈信號輸出。
4. 如請求項3所述的偽隨機位元序列生成方法，其中，在步驟(C2)中，第j個時脈信號輸出的一切換週期，2≦j≦N，j為正整數，T_j=2^P×T_(j-1)，其中，T_j代表該第j個時脈信號輸出的該切換週期，P代表第(j-1)個未知位元數，T_(j-1)代表第(j-1)個時脈信號輸出的一切換週期。
5. 如請求項1所述的偽隨機位元序列生成方法，其中，n=3，在步驟(D)中，該積體電路生成系統決定出該函數為Y=H×2^H-1+2^H×M×2^M-1+2^H×2^M×L×2^L-1，其中，Y代表該總翻轉次數，L、M、H分別代表第一個未知位元數、第二個未知位元數，及第三個未知位元數，L、M、H各自為正整數，L+M+H=K。
6. 如請求項1所述的偽隨機位元序列生成方法，其中，n=2，在步驟(D)中，該積體電路生成系統決定出該函數為Y=H×2^H-1+2^H×L×2^L-1，其中，Y代表該總翻轉次數，L、H分別代表第一個未知位元數及第二個未知位元數，L、H各自為正整數，L+H=K。
7. 如請求項6所述的偽隨機位元序列生成方法，其中，步驟(E)包括以下子步驟(E1)根據L=K-H將該函數調整為Y=H×2^H-1+2^H×(K-H)×2^K-H-1，(E2)對子步驟(E1)之該函數的該第二個未知位元數H求導數，並得到該函數在2^K=2^H×(1+H×ln 2)時，該總翻轉次數具有最小值，(E3)根據子步驟(E2)之2^K=2^H×(1+H×ln 2)及該總位元數K的數值來得到該第二個未知位元數H的數值，及(E4)根據該總位元數K、該第二個未知位元數H的數值，及L=K-H來得到該第一個未知位元數L的數值。
8. 如請求項1所述的偽隨機位元序列生成方法，其中，在步驟(F)中，該積體電路生成系統還根據一切換信號產生每一偽隨機位元序列，當該切換信號具有一高邏輯準位時，每一偽隨機位元序列為一逆向序列，當該切換信號具有一低邏輯準位時，每一偽隨機位元序列為一正向序列。