TWI638401B - 半導體元件及其製造方法 - Google Patents

Abstract

一種半導體元件及其製造方法，其中所述半導體元件包括具有凹槽的基底與蝕刻停止層。蝕刻停止層位於基底中，環繞包覆凹槽的底面及部分側壁。

Description

半導體元件及其製造方法

本發明是有關於一種半導體元件及其製造方法。

隨著半導體元件尺寸的逐漸縮小，已發展出將三維記憶體埋入基底的深溝槽中的製程。然而由於負載效應導致各凹槽深度的均勻度難以控制。而凹槽深度的不均勻將造成晶圓合格測試（Wafer acceptance test；WAT）失敗，並導致良率下降。

本發明實施例提供一種半導體元件的製造方法，可以有效提高深凹槽深度的均勻度。

本發明實施例提供一種半導體元件，包括具有凹槽的基底以及蝕刻停止層。蝕刻停止層位於基底中，環繞包覆凹槽的底面及部分側壁。

在本發明的一些實施例中，上述之蝕刻停止層包括第一摻雜層，且第一摻雜層的移除速率小於基底的移除速率。

在本發明的一些實施例中，上述之蝕刻停止層為多層結構，更包括第二摻雜層，位於第一摻雜層中。其中第二摻雜層的移除速率小於所述第一摻雜層的移除速率。

在本發明的一些實施例中，上述之第二摻雜層與第一摻雜層包含相同的摻質，且第二摻雜層的摻質的濃度高於第一摻雜層的摻質的濃度。

在本發明的一些實施例中，上述之第二摻雜層與所述第一摻雜層包含不同的摻質。

在本發明的一些實施例中，上述之蝕刻停止層的摻質包括硼原子、氮原子、碳原子或其組合。

本發明提供一種半導體元件，包括具有凹槽的基底以及摻雜結構。摻雜結構位於基底中，且位於凹槽的兩側，至少覆蓋凹槽的部分側壁。

在本發明的一些實施例中，上述之摻雜結構的移除速率大於基底的移除速率。

在本發明的一些實施例中，上述之半導體元件，更包括三維記憶體，配置於凹槽中。

本發明實施例提供一種半導體元件的製造方法，包括提供基底，形成蝕刻控制層於基底中。其中蝕刻控制層與基底的移除速率不同。進行移除製程，以形成凹槽於基底中，且凹槽的至少部分側壁被蝕刻控制層包圍。其中移除製程以蝕刻控制層及基底中移除速率較小者為蝕刻停止層。

基於上述，本發明在形成凹槽前在基底中形成蝕刻控制層，可以控制移除製程的移除速率，進而可以提高凹槽深度均勻度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1F為根據本發明第一實施例之半導體元件的製造方法所繪示的流程剖面圖。

請參照圖1A，提供基底10。基底10為半導體基底，例如是摻雜矽基底、未摻雜矽基底或絕緣體上覆矽（SOI）基底。摻雜矽基底的摻質可以為P型摻質、N型摻質或其組合。基底10具有第一區11a與第二區11b。在一些實施例中，第一區11a為記憶胞區；第二區11b為周邊區。於第二區11b的基底10中可形成深井區30。在一些示例性實施例中，基底10為P型矽基底，深井區30為N型深井區。但本發明並不以此為限，在另一些示例性實施例中，基底10例如是N型矽基底，深井區30例如是P型深井區。深井區30的深度範圍例如為1.5μm~2μm。深井區30的形成方法例如進行離子植入製程。

請繼續參照圖1A，接著在基底10上形成圖案化的罩幕層17。圖案化的罩幕層17具有開口12，裸露出第一區11a的部分基底10。圖案化的罩幕層17的材料例如是光阻。

請參照圖1B，在第一區11a的基底10中形成蝕刻控制層。在一些實施例中，蝕刻控制層為蝕刻停止層16。蝕刻停止層16可為單層或多層結構。在一些實施例中，蝕刻停止層16為單層結構，其包括第一摻雜層13。第一摻雜層13的摻質使得在後續的移除製程中，第一摻雜層13的移除速率小於基底10的移除速率。在一些實施例中，基底10對第一摻雜層13的蝕刻選擇比範圍為10:1~100:1。

圖6A與圖6B為圖1B中蝕刻停止層16（第一摻雜層13）的濃度變化曲線圖的示例。請參照圖6A中的曲線G1，在一些實施例中，蝕刻停止層16的摻質濃度可以不均勻分佈，例如是沿第一方向D1自上而下呈高斯分佈。請參照圖6B中的曲線G0，在另一些實施例中，蝕刻停止層16（第一摻雜層13）的摻質濃度可以是沿第一方向D1自上而下大致均勻分佈。蝕刻停止層16（第一摻雜層13）的摻質濃度範圍為10 ¹⁸~10 ²³原子/立方公分（atom/cm ³）。

蝕刻停止層16的形成方法包括以圖案化的罩幕層17為罩幕，對開口12裸露出的基底10進行摻雜製程。摻雜製程包括離子植入製程。蝕刻停止層16可以藉由進行單次或是多次的離子植入製程來形成。在一些實施例中，離子植入製程使用的能量範圍為1.3MeV~3.25MeV，在另一些實施例中，離子植入製程使用的能量範圍為1.2MeV~1.3MeV。在一些實施例中，在離子植入製程之後更包括進行植入後退火製程（post-implant anneal），使得離子植入的摻質進一步擴散。

摻雜製程植入的摻質包括移除減速原子，例如是硼原子、氮原子、碳原子或其組合。移除減速原子是指該原子使得蝕刻停止層16的移除速率小於基底10的移除速率。

第一摻雜層13位於開口12下方的基底10中，由於植入後退火製程會使得摻質擴散，因此，第一摻雜層13的寬度W1大於開口12的寬度W2。在一些示例性實施例中，第一摻雜層13的頂面與基底10頂面的距離H的範圍為1.7μm~2.7μm。在另一些例示性實施例中，距離H的範圍為2.7μm~3.7μm。第一摻雜層13的厚度T1範圍例如為0.02μm~0.4μm。

請參照圖1B及圖1C，以圖案化的罩幕層17為罩幕，以第一摻雜層13做為蝕刻停止層16，進行移除製程，以形成凹槽21。之後移除圖案化的罩幕層17。移除的方式包括蝕刻。蝕刻例如是乾式蝕刻、濕式蝕刻或其組合。在一些移除的方式為乾式蝕刻的實施例中，蝕刻製程所用的蝕刻氣體例如是四氟甲烷（CF ₄）、三氟甲烷（CHF ₃）、六氟化硫（SF ₆）或其組合。在一些移除的方式為濕式蝕刻的實施例中，蝕刻制程所用的蝕刻劑例如是氫氧化鉀（KOH）、氫氧化四甲基銨（tetramethylammonium hydroxide, TMAH）、乙二胺焦鄰苯二酚（ethylene diamine pyrochatecol, EDP）或其組合。

凹槽21的深度H1的範圍例如為1.7μm~3.7μm；凹槽21的寬度W3的範圍例如為8mm~25mm。在一些實施例中，移除製程停止於蝕刻停止層16中，亦即，移除製程移除開口12裸露出的基底10及其下方的部分蝕刻停止層16。

請繼續參照圖1C，凹槽21的底面及部分側壁被蝕刻停止層16環繞包覆。具體來說，移除製程之後的蝕刻停止層16具有底部18與位於底部18上的凸部19。凸部19包括第一凸部19a與第二凸部19b。第一凸部19a與第二凸部19b分別位於底部18的兩側的邊緣上。換言之，凹槽21位於第一凸部19a與第二凸部19b之間。凹槽21的底面裸露出底部18的部分頂面；凹槽21的側壁裸露出第一凸部19a、第二凸部19b以及部分的基底10。被移除的蝕刻停止層16的厚度L即為凸部19的厚度。在一些實施例中，被移除的蝕刻停止層16的厚度L的範圍為0.01μm~0.4μm。第一凸部19a的寬度S1與第二凸部19b的寬度S2之和（S1+S2）即為第一摻雜層13與凹槽21的寬度差（W1-W3）。在一些實施例中，第一凸部19a的寬度S1的範圍為0.1μm~20μm。第二凸部19b的寬度S2的範圍為0.1μm~20μm。第一凸部19a的寬度S1與第二凸部19b的寬度S2可相同或不同。

在另一些實施例中，移除製程停止於蝕刻停止層16剛好裸露出為止（未繪示）。也就是說，移除製程僅移除位於蝕刻停止層16上方的部分基底10，而並未移除蝕刻停止層16。換言之，蝕刻停止層16幾乎被完整地保留下來。凹槽21位於蝕刻停止層16上，凹槽21的底面裸露出蝕刻停止層16的部分頂面，側壁僅裸露出基底10。

請參照圖1D，在基底10上形成介電層36。介電層36填入凹槽21中，覆蓋凹槽21的底面與側壁，並且覆蓋基底10的頂面。介電層36的材料例如是氧化矽、氮化矽、氮氧化矽、介電常數小於4的低介電常數材料或其組合。在一些實施例中，介電層36例如是底氧化層（bottom oxide layer，BOX）。介電層36的厚度範圍例如是500埃至3000埃。介電層36的形成方法例如是熱氧化法、化學氣相沉積法或其組合。之後於介電層36上形成堆疊結構材料層39。堆疊結構材料層39填入凹槽21中且覆蓋基底10的頂面。在一些實施例中，堆疊結構材料層39包括相互交替堆疊的多個絕緣材料層37與多個半導體材料層38。堆疊結構材料層39的層數可根據製程需要進行調整。在一些實施例中，堆疊結構材料層39的層數例如是19層、32層或者其他任意製程所需的層數。絕緣材料層37可為介電材料，例如是氧化矽、氮化矽、氮氧化矽、介電常數小於4的低介電常數材料或其組合。半導體材料層38的材料例如是未摻雜多晶矽或摻雜多晶矽。堆疊結構材料層39的形成方法例如是化學氣相沉積法。

請繼續參照圖1D，接著在第一區11a的基底10上形成圖案化的罩幕層40，以覆蓋在凹槽21中的部分堆疊結構材料層39。圖案化的罩幕層40例如是光阻。

請參照圖1D及圖1E，以圖案化的罩幕層40為罩幕，以例如是蝕刻的方式移除未被圖案化的罩幕層40覆蓋的部分堆疊結構材料層39及其下方的介電層36。之後移除圖案化的罩幕層40。

在一些實施例中，進行前述製程後，在凹槽21中形成堆疊結構39a、堆疊結構39b、介電層36a、介電層36b以及間隙41。其中堆疊結構39b與介電層36b共同構成間隙壁48。堆疊結構39a位於凹槽21中，覆蓋蝕刻停止層16底部18的部分頂面。堆疊結構39a包括相互交替堆疊的多個絕緣層37a與多個半導體層38a。各絕緣層37a的厚度範圍例如是但不限於200埃至500埃。各絕緣層37a的厚度可相同或相異。半導體層38a的厚度範圍例如是但不限於200埃至500埃。各半導體層38a的厚度可相同或相異。絕緣層37a以及半導體層38a的厚度以及層數不以上述以及圖式為限，可以依照實際的需要進行調整。堆疊結構39a的頂面與基底10的頂面大致齊平。在一些實施例中，堆疊結構39a可選擇性地更包括形成於其頂面的頂蓋層（未繪示）。頂蓋層可為單層或多層結構。頂蓋層的材料可為介電材料，例如是氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，頂蓋層的材料與絕緣層37a的材料不同，且頂蓋層的厚度大於絕緣層37a的厚度。頂蓋層的形成方法例如是化學氣相沉積法。

請繼續參照圖1E，間隙壁48位於堆疊結構39a的兩側，覆蓋凹槽21的側壁。間隙壁48與堆疊結構39a之間具有間隙41。在一些實施例中，間隙41的剖面呈倒梯形、倒三角形、花瓶型或其組合。在一些實施例中，間隙41的底部裸露出蝕刻停止層16底部18的部分頂面（未繪示）。

在另一些實施例中，進行前述製程後，除了在凹槽21中形成堆疊結構39a、間隙壁48、介電層36a以及間隙41之外，還在間隙41的底部留下介電層36c。

請繼續參照圖1E，在間隙41中形成介電結構42。介電結構42可為單層結構或多層結構。介電結構42的材料例如是氧化矽、氮化矽、氮氧化矽或其組合。在一些實施例中，介電結構42為兩層結構，包括介電層42a與介電層42b。介電結構42的頂面與堆疊結構39a的頂面以及基底10的頂面大致齊平。

請參照圖1F，接著在基底10的第一區11a以及第二區11b進行後續製程，以在第一區11a形成三維記憶體50，三維記憶體50包括快閃記憶體，快閃記憶體例如是NAND快閃記憶體或NOR快閃記憶體。並在第二區11b形成MOS元件35a/35b/35c。具體說明如下。

請參照圖1F，將堆疊結構39a圖案化，以形成圖案化的堆疊結構39c。圖案化的堆疊結構39c包括相互交替堆疊的多個絕緣層37b與多個半導體層38b。圖案化的方式包括微影與蝕刻製程。在一些實施例中，圖案化的堆疊結構39c呈梳狀，其包括多個堆疊圖案39d。多個堆疊圖案39d之間具有多個溝渠43，裸露出部分蝕刻停止層16或介電層36c。溝渠43的剖面可為任意形狀，例如是Ｖ型、Ｕ型、菱形或其組合，但本發明不以此為限。

請繼續參照圖1F，接著形成電荷儲存層44，以覆蓋圖案化的堆疊結構39c的頂面及側壁以及溝渠43的底面。電荷儲存層44的材料包括介電材料，例如是氮化矽、氧化矽或其組合。電荷儲存層44可為單層或多層結構。在一些實施例中，電荷儲存層44例如是單層的氧化矽層或單層的氮化矽層。在另一些實施例中，電荷儲存層44包括氧化矽層、氮化矽層以及氧化矽層（ONO）之堆疊結構。電荷儲存層44的厚度例如是介於100埃至400埃之間。電荷儲存層44的形成方法例如是化學氣相沉積法。

接著在電荷儲存層44上形成導體結構47。導體結構47可為單層或多層結構。在一些實施例中，導體結構47為兩層結構，包括第一導體層45及第二導體層46。第一導體層45填入多個溝渠43中，並覆蓋第一區11a的基底10的頂面。第一導體層45的材料例如是未摻雜多晶矽或摻雜多晶矽。第一導體層45的形成方法例如是化學氣相沉積法。第二導體層46形成於第一導體層45上。第二導體層46的材料包括金屬、金屬合金、金屬矽化物或其組合。金屬或金屬合金例如是銅、鋁、鎢或其合金。金屬矽化物例如是矽化鎢。第二導體層46的形成方法例如是化學氣相沉積法或物理氣相沉積法。

至此，三維記憶體50即已形成，其包括圖案化的堆疊結構39c、電荷儲存層44以及導體結構47。在一些實施例中，導體結構47做為三維記憶體50的字元線。圖案化的堆疊結構39c中的各半導體層38b做為三維記憶體50的位元線，因此圖案化的堆疊結構39c又稱為位元線堆疊結構。在另一些實施例中，導體結構47做為三維記憶體50的位元線。圖案化的堆疊結構39c中的各半導體層38b做為三維記憶體50的字元線。

請繼續參照圖1F，在第二區11b的基底10中形成第一井區31a、第二井區31b以及第三井區31c。在一些實施例中，第一井區31a形成於深井區30中。第一井區31a、第二井區31b以及第三井區31c的深度範圍為100埃~20000埃。在一些深井區30為N型井區的實施例中，第一井區31a為P型井區，第二井區31b為N型井區，第三井區31c為P型井區。第一井區31a、第二井區31b以及第三井區31c可以分別或同時進行離子植入製程而形成。

接著在各井區31a/31b/31c之間形成隔離結構27。隔離結構27的形成方法例如是淺溝渠隔離法。之後在第一井區31a形成第一MOS元件35a，在第二井區31b形成第二MOS元件35b，在第三井區31c形成第三MOS元件35c。第一MOS元件35a包括閘介電層33a、導體層34a以及源極與汲極區32a。第二MOS元件35b包括閘介電層33b、導體層34b以及源極與汲極區32b。第三MOS元件35c包括閘介電層33c、導體層34c以及源極與汲極區32c。在深井區30為N型井區，第一井區31a為P型井區，第二井區31b為N型井區，第三井區31c為P型井區的實施例中，第一MOS元件35a、第二MOS元件35b以及第三MOS元件35c分別為NMOS、PMOS以及NMOS元件。

請繼續參照圖1F，第一區11a形成三維記憶體50的製程與第二區11b形成各個元件的製程可同時進行或各自先後進行。之後，第一區11a的三維記憶體50與第二區11b的元件可藉由金屬內連線電性連接，接著，再進行後續製程。

在第一實施例中，由於蝕刻停止層16摻雜有移除減速原子，使得在進行移除製程形成凹槽21時基底10對蝕刻停止層16具有很高的蝕刻選擇比，因此，當晶圓各區域的移除速率不均時，在基底10中形成蝕刻停止層16，可以提高晶圓各區域的移除的一致性，降低負載效應，進而可以提高晶圓上形成的多個凹槽深度的均勻度。

圖2A至圖2E為根據本發明第二實施例之半導體元件的製造方法所繪示的流程剖面圖。本實施例與第一實施例的不同之處在於，本實施例的蝕刻停止層116為兩層結構，包括第一摻雜層13與第二摻雜層14。

請參照圖1B及圖2A，在圖1B對基底10進行第一摻雜製程形成第一摻雜層13之後，以圖案化的罩幕層17為罩幕，對開口12下方對應位置的第一摻雜層13進行第二摻雜製程，以於第一摻雜層13中形成第二摻雜層14。第一摻雜層13與第二摻雜層14共同構成蝕刻停止層116。第二摻雜層14位於第一摻雜層13中，且其頂面至第一摻雜層13的頂面的高度差H2的範圍為0.01μm~0.2μm。第二摻雜層14的厚度T2範圍為0.02μm~0.39μm。

第一摻雜製程與第二摻雜製程可為連續進行或不連續進行的製程條件不同的離子植入製程。第二摻雜製程所植入的摻質為移除減速原子。在一些實施例中，第二摻雜製程所植入的摻質與第一摻雜製程所植入的摻質相同，且使得第二摻雜層14的摻質的濃度高於第一摻雜層13的摻質的濃度。在一些實施例中，蝕刻停止層116沿第一方向D1自上而下的摻雜濃度從第一摻雜層13至第二摻雜層14由低變高，再從第二摻雜層14至第一摻雜層13由高變低。

圖7為圖2A中蝕刻停止層116沿第一方向D1自上而下的濃度變化曲線圖。請參照圖7，在一些示範實施例中，第一摻雜製程、第二摻雜製程植入摻質的濃度變化曲線分別為G1與G2。蝕刻停止層116的整體的摻質濃度變化曲線為G3。曲線G1、曲線G2及曲線G3均呈高斯分佈。其中曲線G1、曲線G2及曲線G3的波峰峰值（peak value）和峰度係數依次遞增。曲線G3的波峰峰值大致等於曲線G1與曲線G2的波峰峰值之和。

由於蝕刻停止層116的摻質為移除減速原子，因此，摻質濃度愈高，移除速率愈小。也就是說，在後續的移除製程中，第二摻雜層14的移除速率小於第一摻雜層13的移除速率。

在一些實施例中，第二摻雜製程所植入的摻質與第一摻雜製程所植入的摻質不同，並使得第二摻雜層14的移除速率小於第一摻雜層13的移除速率。也就是說，蝕刻停止層116中間位置的移除速率小於其上下兩側的移除速率。在一些示例性的實施例中，第一摻雜區13的摻質例如硼或氮；第二摻雜區14的摻質例如是碳。

請參照圖2A及圖2B，以圖案化的罩幕層17為罩幕，以第一摻雜層13及第二摻雜層14共同做為蝕刻停止層116，進行移除製程，以於開口12裸露出的基底10中形成凹槽21。之後移除圖案化的罩幕層17。在一些實施例中，移除製程停止於蝕刻停止層116中的第二摻雜層14，亦即，移除製程移除開口12裸露出的基底10及其下方的部分第一摻雜層13及部分第二摻雜層14。但本發明並不以此為限，移除製程可以停止於蝕刻停止層116剛好裸露出或者停止於蝕刻停止層116中的任意位置。

請繼續參照圖2B，移除製程之後的蝕刻停止層116具有底部18與凸部19。凸部19包括第一凸部19a與第二凸部19b。蝕刻停止層116的底部18以及凸部19的結構特徵及其與凹槽21的位置關係與第一實施例大致相同，於此不再贅述。與第一實施例不同的是，取決於移除製程停止的位置，本實施例的底部18與凸部19可分別為單層結構或多層結構。

請參照圖2C至圖2E，接著進行與第一實施例大致相同的製程，以在第一區11a形成三維記憶體50，並在第二區11b形成井區31a/31b/31c，以及在各井區31a/31b/31c分別形成MOS元件35a/35b/35c。

圖3A至圖3E為根據本發明第三實施例之半導體元件的製造方法所繪示的流程剖面圖。本實施例與前述實施例的不同之處在於，本實施例的蝕刻停止層216為三層結構，包括第一摻雜層13、第二摻雜層14以及第三摻雜層15。

請參照圖2A及圖3A，在圖2A於第一摻雜層13中形成第二摻雜層14之後，以圖案化的罩幕層17為罩幕，對第二摻雜層14進行第三摻雜製程，以於第二摻雜層14中形成第三摻雜層15。第一摻雜層13、第二摻雜層14與第三摻雜層15共同構成蝕刻停止層216。第三摻雜層15位於第二摻雜層14中，在一些實施例中，第三摻雜層15的頂面至第二摻雜層14的頂面的高度差H3的範圍為0.01μm~0.2μm。第三摻雜層15的厚度T3範圍為0.02μm~0.38μm。

第一摻雜製程、第二摻雜製程與第三摻雜製程可為連續進行或不連續進行的製程條件不同的離子植入製程。在一些第一摻雜層13與第二摻雜層14包含相同的摻質，且第二摻雜層14的摻質的濃度高於第一摻雜層13的摻質的濃度的實施例中，第三摻雜層15包含與第一摻雜層13及第二摻雜層14不同的摻質，而使得第三摻雜層15的移除速率小於第二摻雜層14的移除速率。在一些示範實施例中，第一摻雜層13及第二摻雜層14的摻質例如是硼或氮，第三摻雜層15的摻質例如是碳。在另一些實施例中，第一摻雜層13、第二摻雜層14及第三摻雜層15包含相同的摻質，且第三摻雜層15的摻質的濃度高於第二摻雜層14的摻質的濃度，而使得第三摻雜層15的移除速率小於第二摻雜層14的移除速率。值得注意的是，以上均為各摻雜層不同濃度或不同摻質的示例，但本發明並不以此為限。各摻雜層均可藉由調整摻質的濃度或者進行不同摻質的摻雜，而使得第一摻雜層13、第二摻雜層14、第三摻雜層15的移除速率依次變小。也就是說，蝕刻停止層216的移除速率沿第一方向D1自上而下先遞減再遞增，亦即，位於蝕刻停止層216自上而下相對中間位置的摻雜層移除速率最小。

請參照圖3B，以圖案化的罩幕層17為罩幕，以第一摻雜層13、第二摻雜層14及第三摻雜層15共同做為蝕刻停止層216，進行移除製程，以形成凹槽21。移除製程可停止於蝕刻停止層216剛裸露出來，或者停止於蝕刻停止層216中的任意一層。

請繼續參照圖3B，在一些移除製程停止於蝕刻停止層216中的實施例中，移除製程之後的蝕刻停止層216包括底部18與凸部19。凸部19包括第一凸部19a與第二凸部19b。底部18及凸部19的結構特徵及其與凹槽21的位置關係與前述實施例相似，於此不再贅述。取決於移除製程停止的位置，本實施例的底部18與凸部19可分別為單層結構或多層結構。

請參照圖3C至圖3E，接著進行與第一實施例大致相同的製程，以在第一區11a形成三維記憶體50，以及在第二區11b形成井區31a/31b/31c，以及在各井區31a/31b/31c分別形成MOS元件35a/35b/35c。

在以上的實施例中，蝕刻停止層16/116/216為單層或兩層或三層結構，但本發明並不以此為限。蝕刻停止層16/116/216可包括三層以上的多層摻雜層，藉由調整各摻雜層的濃度及摻質的不同，使得位於蝕刻停止層16/116/216自上而下相對中間位置的摻雜層的移除速率最小。換言之，基底10對位於蝕刻停止層16/116/216中間位置的摻雜層具有最高的蝕刻選擇比。

在第二與第三實施例中，由於蝕刻停止層116/216為多層結構，且位於其中間位置的摻雜層移除速率最低，如此可更佳地提高晶圓各區域的移除速率一致性，進而更佳地提高晶圓上不同深溝槽的均勻度。

圖4A至圖4E為根據本發明第四實施例之半導體元件的製造方法所繪示的流程剖面圖。本實施例與前述實施例不同的是，本發明的蝕刻控制層的摻質為移除加速原子，使得在移除製程中，蝕刻控制層的移除速率高於基底10的移除速率。

請參照圖1A及圖4A，在圖1A形成圖案化的罩幕層17於基底10上之後，以圖案化的罩幕層17為罩幕，對開口12裸露出的基底10進行摻雜製程，以在基底10中形成摻雜結構26。摻雜結構26可為單層結構或多層結構。在一些實施例中，摻雜結構26為單層結構，其包括第一摻雜層23。摻雜製程包括離子植入製程、離子擴散製程或其組合。摻雜結構26可以做為蝕刻控制層，其摻質包括移除加速原子，例如是磷原子。在一些實施例中，摻雜結構26的摻質的濃度範圍為10 ¹⁸~10 ²⁰原子/立方公分（atom/cm ³）。

移除加速原子是指該原子使得在後續的移除製程中，摻雜結構26的移除速率大於基底10的移除速率。在一些實施例中，第一摻雜層23對基底10的蝕刻選擇比範圍為5:1~10:1。

摻雜結構26位於開口12下方的基底10中，且其寬度W11大於開口12的寬度W12。在一些實施例中，摻雜結構26的頂面與基底10的頂面大致齊平。摻雜結構26的厚度T11範圍為0.1μm~3.7μm。

請參照圖4B，以圖案化的罩幕層17為罩幕，進行移除製程，移除開口12裸露出的摻雜結構26及其下方的部分基底10，以在基底10中形成凹槽121。之後移除圖案化的罩幕層17。移除的方式包括蝕刻。蝕刻例如是乾式蝕刻、濕式蝕刻或其組合。在一些移除的方式為乾式蝕刻的實施例中，蝕刻製程所用的蝕刻氣體例如是CF4。在一些移除的方式為濕式蝕刻的實施例中，蝕刻製程所用的蝕刻劑例如是KOH。移除製程以摻雜結構26（蝕刻控制層）與基底10中移除速率較小者做為蝕刻停止層。也就是說，在此實施例中，移除製程是以位於摻雜結構26下方的基底10做為蝕刻停止層。在一些實施例中，移除製程停止於摻雜結構26下方的基底10中。但本發明並不以此為限，在另一些實施例中，移除製程亦可停止於基底10剛好裸露出。

請繼續參照圖4B，在一些實施例中，凹槽121的底部裸露出基底10；而其側壁裸露出摻雜結構26。在另一些實施例中，凹槽121的底部裸露出基底10；而其側壁裸露出摻雜結構26及基底10。凹槽121的深度H11的範圍例如為1.7μm~3.7μm；凹槽121的寬度W13的範圍例如為8mm~25mm。移除製程之後的摻雜結構26包括第一部分26a與第二部分26b，分別位於凹槽121的兩側，覆蓋凹槽121的至少部分側壁。第一部分26a的寬度S11與第二部分26b的寬度S12之和（S1+S2）即為摻雜結構26與凹槽121的寬度差（W11-W13）。

請參照圖4C至圖4E，接著進行與第一實施例大致相同的製程，以在第一區11a形成三維記憶體50，並在第二區11b形成井區31a/31b/31c，以及在各井區31a/31b/31c分別形成MOS元件35a/35b/35c。

圖5A至圖5E為根據本發明第五實施例之半導體元件的製造方法所繪示的流程剖面圖。本實施例與第四實施例不同的是，在本實施例中，摻雜結構126為多層結構，其包括第一摻雜層123、第二摻雜層24及第三摻雜層25。

請參照圖5A，以圖案化的罩幕層17為罩幕，對開口12裸露出的基底10進行摻雜製程，以在基底10中沿第一方向D1自上而下形成彼此接觸的第一摻雜層123、第二摻雜層24以及第三摻雜層25。第一摻雜層123、第二摻雜層24以及第三摻雜層25共同構成摻雜結構126。第一摻雜層123的頂面與基底10的頂面大致齊平，其厚度範圍為0.1μm~3.7μm。第二摻雜層24的厚度範圍為0.1μm~3.7μm。第三摻雜層25的厚度範圍為0.1μm~3.7μm。各摻雜層的厚度可相同或不同。每一摻雜製程包括離子擴散製程、離子植入製程或其組合。與第四實施例相同，摻雜結構126做為蝕刻控制層，其摻質包括移除加速原子。摻雜結構126中各摻雜層123/24/25的濃度沿第一方向D1自上而下依次遞增。換句話說，摻雜結構126中的第一摻雜層123、第二摻雜層24以及第三摻雜層25在後續移除製程中的移除速率依次遞增。

請參照圖5A及圖5B，以圖案化的罩幕層17為罩幕，進行移除製程，移除開口12裸露出的摻雜結構126及其下方的部分基底10，以在基底10中形成凹槽121。之後移除圖案化的罩幕層17。與第四實施例相同，在移除製程中，移除速率較小的基底10做為蝕刻停止層。移除製程停止於摻雜結構126下方的基底10剛露出為止，或者停止於摻雜結構126下方的部分基底10被移除。移除之後的摻雜結構126包括第一部分126a與第二部分126b。第一部分126a與第二部分126b均為多層結構。凹槽121的結構特徵及其與摻雜結構126之間的位置關係與第四實施例相似，於此不再贅述。

請參照圖5C至圖5E，接著進行與第一實施例大致相同的製程，以在第一區11a形成三維記憶體50，並在第二區11b形成井區31a/31b/31c，以及在各井區31a/31b/31c分別形成MOS元件35a/35b/35c。

第四實施例與第五實施例為摻雜結構26/126分別為單層結構或三層結構的示例。但本發明並不以此為限，摻雜結構26/126亦可為兩層結構或大於三層的多層結構。當摻雜結構26/126為多層結構時，其各層摻雜層的濃度自上而下依次遞增，而使得各層摻雜層的移除速率依次遞增。在一些實施例中，各層摻雜層的濃度自上而下呈梯度變化而逐漸增加，而使得各層摻雜層的移除速率也呈梯度變化而逐漸降低。

在以上的實施例中，由於堆疊結構39a形成於凹槽21/121中，且其頂面與基底10的頂面大致齊平，因此凹槽21/121的深度H1/H11取決於堆疊結構39a的層數。也就是說，堆疊結構39a的層數愈多，凹槽21/121的深度H1/H11愈深。值得注意的是，蝕刻停止層16/116/216的頂面與基底10頂面的距離H及其厚度以及摻雜結構26/126的厚度均可隨凹槽21/121深度H1/H11的需要而進行相應地調整。另外，以上實施例是以三維記憶體50形成於凹槽21/121中為示例，但本發明並不以此為限，藉由蝕刻控制層來控制凹槽均勻度的製造方法及所得的凹槽結構亦可應用於其他半導體元件的製程中。

綜上所述，本發明藉由在基底中摻雜形成蝕刻控制層，來控制溝槽深度的均勻度（U%）。在一些實施例中，均勻度可以提高90%。具體來說，第一至第三實施例在基底中形成蝕刻停止層。在基底中形成的蝕刻停止層可減小晶圓不同區域的移除速率差，亦即，降低晶圓的負載效應，進而提高各凹槽深度的均勻度。第四至第五實施例在基底中形成蝕刻加速層，亦可降低負載效應，進而提高不同區域之凹槽深度的均勻度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10‧‧‧基底

11a‧‧‧第一區

11b‧‧‧第二區

12‧‧‧開口

13/23/123‧‧‧第一摻雜層

14/24‧‧‧第二摻雜層

15/25‧‧‧第三摻雜層

16‧‧‧蝕刻停止層

17‧‧‧圖案化的罩幕層

18‧‧‧底部

19‧‧‧凸部

19a‧‧‧第一凸部

19b‧‧‧第二凸部

21/121‧‧‧凹槽

26‧‧‧摻雜結構

27‧‧‧隔離結構

30‧‧‧深井區

31a/31b/31c‧‧‧井區

32a/32b/32c‧‧‧源極與汲極區

33a/33b/33c‧‧‧閘介電層

34a/34b/34c‧‧‧導體層

35a/35b/35c‧‧‧閘極結構

36‧‧‧介電層

37‧‧‧絕緣材料層

37a/37b‧‧‧絕緣層

38‧‧‧半導體材料層

38a/38b‧‧‧半導體層

39‧‧‧堆疊結構材料層

39a‧‧‧堆疊結構

39b‧‧‧間隙壁

39c‧‧‧圖案化的堆疊結構

39d‧‧‧堆疊圖案

40‧‧‧圖案化的罩幕層

41‧‧‧間隙

42‧‧‧介電結構

42a/42b‧‧‧介電層

43‧‧‧溝渠

44‧‧‧電荷儲存層

45/46‧‧‧導體層

47‧‧‧導體結構

48‧‧‧間隙壁

50‧‧‧三維記憶體

D1‧‧‧第一方向

W1、W2、W3、W11、W12、W13、S1、S2、S11、S12‧‧‧寬度

T1、T2、T3、T11、L‧‧‧厚度

H‧‧‧距離

H1、H2、H3、H11‧‧‧深度

G0、G1、G2、G3‧‧‧曲線

圖1A至圖1F為根據本發明第一實施例之半導體元件的製造方法所繪示的流程剖面圖。 圖2A至圖2E為根據本發明第二實施例之半導體元件的製造方法所繪示的流程剖面圖。 圖3A至圖3E為根據本發明第三實施例之半導體元件的製造方法所繪示的流程剖面圖。 圖4A至圖4E為根據本發明第四實施例之半導體元件的製造方法所繪示的流程剖面圖。 圖5A至圖5E為根據本發明第五實施例之半導體元件的製造方法所繪示的流程剖面圖。 圖6A至圖6B為圖1B中蝕刻停止層的濃度變化曲線圖。 圖7為圖2A中蝕刻停止層的濃度變化曲線圖。

Claims (10)

1. 一種半導體元件，包括：基底，所述基底中具有凹槽；以及蝕刻停止層，位於所述基底中，環繞包覆所述凹槽的底面及部分側壁，其中所述凹槽裸露出所述蝕刻停止層的至少一部分。
2. 如申請專利範圍第1項所述的半導體元件，其中所述蝕刻停止層包括第一摻雜層，且所述第一摻雜層的移除速率小於所述基底的移除速率。
3. 如申請專利範圍第2項所述的半導體元件，其中所述蝕刻停止層為多層結構，更包括第二摻雜層，位於所述第一摻雜層中，其中所述第二摻雜層的移除速率小於所述第一摻雜層的移除速率。
4. 如申請專利範圍第3項所述的半導體元件，其中所述第二摻雜層與所述第一摻雜層包含相同的摻質，且所述第二摻雜層的摻質的濃度高於所述第一摻雜層的摻質的濃度。
5. 如申請專利範圍第3項所述的半導體元件，其中所述第二摻雜層與所述第一摻雜層包含不同的摻質。
6. 如申請專利範圍第1項至第5項中任一項所述的半導體元件，其中所述蝕刻停止層的摻質包括硼原子、氮原子、碳原子或其組合。
7. 一種半導體元件，包括： 基底，所述基底中具有凹槽；以及摻雜結構，位於所述基底中，且位於所述凹槽的兩側，至少覆蓋所述凹槽的部分側壁，其中所述凹槽的側壁裸露出所述摻雜結構，所述凹槽的底部裸露出所述基底。
8. 如申請專利範圍第7項所述的半導體元件，其中所述摻雜結構的移除速率大於所述基底的移除速率。
9. 如申請專利範圍第1項至第5項及第7項至第8項中任一項所述的半導體元件，更包括三維記憶體，配置於所述凹槽中。
10. 一種半導體元件的製造方法，包括：提供基底；形成蝕刻控制層於所述基底中，其中所述蝕刻控制層與所述基底的移除速率不同；以及進行移除製程，以形成凹槽於所述基底中，且所述凹槽的至少部分側壁被所述蝕刻控制層包圍，其中所述移除製程以所述蝕刻控制層與所述基底中移除速率較小者為蝕刻停止層。