TWI634653B - 半導體記憶體裝置及其製造方法 - Google Patents

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Abstract

在此半導體記憶體裝置中，第一導電層在一第一方向上層壓排列且在與該第一方向相交之一第二方向上延伸。該等第一導電層經由層間絕緣膜而在一第三方向上排列。該第三方向與該第一方向及該第二方向相交。層間絕緣膜安置於在該第三方向上排列之該等第一導電層之間且在該第一方向上延伸。第二導電層安置於在該第三方向上排列之該等第一導電層之間且在該第一方向上延伸。該第二導電層具有與該第一方向相交之一近似圓形剖面形狀。可變電阻層環繞該第二導電層之一周邊區，且安置於該第二導電層與該第一導電層之間的一位置處。

Description

半導體記憶體裝置及其製造方法
本文中所闡述之實施例一般而言係關於一種半導體記憶體裝置及一種製造半導體記憶體裝置之方法。
最近，關聯於高度整合式半導體記憶體裝置，構成該等半導體記憶體裝置之LSI裝置已愈來愈微小。針對此LSI裝置之小型化，除僅使一線寬度變細之外，亦要求改良一電路圖案之尺寸準確度及位置準確度。作為用以克服此問題之一技術，已提出一種使用可逆地改變一電阻值之可變電阻性元件作為一記憶體之電阻性RAM(ReRAM)。此ReRAM包含在平行於一基板而延伸之一字線之一側壁與垂直於基板而延伸之一位元線之一側壁之間的可變電阻性元件。此結構確保進一步高度整合式記憶體單元陣列。
在具有垂直於基板而延伸之位元線之ReRAM中，構成可變電阻性元件之一電阻改變膜形成於位元線之側壁處。然而，在不造成一程序損壞之情況下形成此電阻改變膜並非容易的。
根據一項實施例之一種半導體記憶體裝置包含第一導電層、一記憶體層及第二導電層。該等第一導電層在垂直於一基板之一第一方向上以預定間距而層壓。該等第一導電層在平行於該基板之一第二方 向上延伸。記憶體層共同安置於複數個第一導電層之側面上。記憶體層用作記憶體單元。該等第二導電層經由該等記憶體層而與該等第一導電層之該等側面接觸。該等記憶體層經安置以在一整個圓周之上以一閉合迴路形狀覆蓋該等第二導電層之側面。
根據其他實施例之一種半導體記憶體裝置包含複數個第一導電層。該等第一導電層在一第一方向上層壓排列且在與該第一方向相交之一第二方向上延伸。該等第一導電層經由層間絕緣膜而在一第三方向上排列。該第三方向與該第一方向及該第二方向相交。層間絕緣膜安置於在該第三方向上排列之該等第一導電層之間。該層間絕緣膜在該第一方向上延伸。第二導電層安置於在該第三方向上排列之該等第一導電層之間。該第二導電層在該第一方向上延伸。該第二導電層具有與該第一方向相交之一近似圓形剖面形狀。可變電阻層環繞該第二導電層之一周邊區。該可變電阻層安置於該第二導電層與該第一導電層之間的一位置處。
根據實施例，可使對該可變電阻層之程序損壞最小化，從而確保改良良率。
11‧‧‧記憶體單元陣列
12‧‧‧列解碼器
13‧‧‧行解碼器
14‧‧‧較高階區塊
15‧‧‧電源供應器
16‧‧‧控制電路
20‧‧‧基板/半導體基板
20A‧‧‧層間絕緣膜
30‧‧‧選擇電晶體層
31‧‧‧導電層
31A‧‧‧導電層
32‧‧‧層間絕緣膜
33‧‧‧導電層
33A‧‧‧導電層
33A'‧‧‧導電層/經分離導電層
33B‧‧‧膜
34‧‧‧層間絕緣膜
35‧‧‧柱狀半導體層
35a‧‧‧N+型半導體層
35A‧‧‧柱狀半導體層
35A'‧‧‧半導體層
35b‧‧‧P+型半導體層
35c‧‧‧N+型半導體層
36‧‧‧閘極絕緣層
36A‧‧‧閘極絕緣膜
37‧‧‧障壁金屬膜
38‧‧‧停止膜
39‧‧‧隔離絕緣膜
40‧‧‧記憶體層
41a‧‧‧層間絕緣膜
41a'‧‧‧層間絕緣膜
41b‧‧‧層間絕緣膜
41b'‧‧‧層間絕緣膜
41c‧‧‧層間絕緣膜
41c'‧‧‧層間絕緣膜
41d‧‧‧層間絕緣膜
41d'‧‧‧層間絕緣膜
42a‧‧‧導電層
42a'‧‧‧導電層
42aA‧‧‧導電層
42b‧‧‧導電層
42b'‧‧‧導電層
42bA‧‧‧導電層
42c‧‧‧導電層
42c'‧‧‧導電層
42cA‧‧‧導電層
42d‧‧‧導電層
42d'‧‧‧導電層
42dA‧‧‧導電層
43‧‧‧柱狀導電層
43'‧‧‧多晶矽膜
43A‧‧‧柱狀導電層
43S‧‧‧半導體層
44‧‧‧可變電阻層
44A‧‧‧可變電阻層
51‧‧‧層間絕緣膜
51'‧‧‧層間絕緣膜
51A‧‧‧層間絕緣膜
52‧‧‧層間絕緣膜
52'‧‧‧保護層
BM1‧‧‧障壁金屬膜
BM2‧‧‧障壁金屬膜
DL1‧‧‧隔離絕緣膜
DL2‧‧‧隔離絕緣膜
F4-F4‧‧‧平面
F5-F5‧‧‧平面
M1‧‧‧CMP停止膜
M1'‧‧‧CMP停止膜
SG‧‧‧選擇閘極線
STr‧‧‧選擇電晶體
T1‧‧‧溝渠
T2‧‧‧空隙部分
T3‧‧‧溝渠
T4‧‧‧溝渠
VR‧‧‧可變電阻性元件
X-X'‧‧‧方向
Y-Y'‧‧‧方向
圖1係根據一第一實施例之一半導體記憶體裝置之一例示性方塊圖；圖2係根據第一實施例之一記憶體單元陣列11之一例示性電路圖；圖3係圖解說明根據第一實施例之記憶體單元陣列11之一經層壓結構之一例示性透視圖；圖4係在自一X方向觀看圖3時之一圖式；圖5係圖3之一俯視圖。
圖6至圖16係圖解說明根據第一實施例之製造記憶體單元陣列11 之一方法之例示性透視圖；圖17及圖18係圖解說明根據一第二實施例之製造記憶體單元陣列11之一方法之例示性透視圖；圖19係圖解說明根據一第三實施例之記憶體單元陣列11之一經層壓結構之一例示性透視圖；圖20係根據一第四實施例之一半導體記憶體裝置之一示意性透視圖；圖21係沿著圖20之F5-F5'截取之一示意性剖面圖；圖22係沿著一選擇電晶體層30之一X-Y平面截取之一剖面圖；圖23係沿著一記憶體層40之一部分之一X-Y平面截取之一剖面圖；圖24及圖25係圖解說明選擇電晶體層30之一組態之細節之剖面圖；圖26A至圖31B係根據第四實施例之半導體記憶體裝置之示意性透視圖；及圖32及圖33圖解說明第四實施例之修改。
接下來，下文參考隨附圖式詳細闡述根據實施例之一種半導體記憶體裝置及一種製造半導體記憶體裝置之方法。
[第一實施例]
首先，下文闡述根據第一實施例之一半導體記憶體裝置之一總體組態。圖1係根據第一實施例之半導體記憶體裝置之一例示性方塊圖。如圖1中所圖解說明，半導體記憶體裝置包含一記憶體單元陣列11、一列解碼器12、一行解碼器13、一較高階區塊14、一電源供應器15及一控制電路16。
記憶體單元陣列11包含彼此相交之複數個字線WL及位元線BL以 及安置於此等線之各別相交部分中之記憶體單元MC。列解碼器12選出用於存取(資料抹除/寫入/讀取)之字線WL。行解碼器13包含選出用於存取之位元線BL以控制一存取操作之一驅動器。
較高階區塊14選出記憶體單元陣列11中之待被存取之記憶體單元MC。較高階區塊14分別將一列位址及一行位址賦予列解碼器12及行解碼器13。電源供應器15產生對應於各別資料抹除/寫入/讀取操作之預定電壓之組合且將該等組合供應至列解碼器12及行解碼器13。控制電路16回應於一外部命令而執行一控制(諸如將一位址傳輸至較高階區塊14)且控制電源供應器15。
下文參考圖2及圖3詳細闡述根據第一實施例之記憶體單元陣列11。圖2係記憶體單元陣列11之一例示性電路圖。圖3係圖解說明記憶體單元陣列11之經層壓結構之一例示性透視圖。在圖2中，X方向、Y方向及Z方向係相互正交的。X方向係垂直於紙張之一方向。圖2中所圖解說明之結構在X方向上連續地安置。在圖3中，實際上在各別佈線之間形成一層間絕緣膜。然而，為簡化圖式起見，圖3省略對層間絕緣膜之圖解說明。
如圖2中所圖解說明，除了上文所闡述之字線WL、位元線BL及記憶體單元MC之外，記憶體單元陣列11亦包含選擇電晶體STr、全域位元線GBL及選擇閘極線SG。
如圖2及圖3中所圖解說明，字線WL1至WL4在Z方向上以預定間距而安置。字線WL1至WL4經安置以便以X方向作為其縱向方向而延伸。位元線BL在X方向上及Y方向上以一矩陣而安置。位元線BL經形成以便以Z方向作為其縱向方向而延伸。記憶體單元MC安置於此等字線WL與位元線BL相交之部分處。因此，記憶體單元MC在記憶體單元陣列11中在X方向、Y方向及Z方向上以一個三維矩陣而安置。在各種操作中，可將一相同電壓施加至選定字線WL(在字線WL1至WL4當 中)，而不管在Z方向上之位置如何。可將一相同電壓施加至非選定字線WL(在字線WL1至WL4當中)，而不管在Z方向上之位置如何。
如圖2中所圖解說明，記憶體單元MC包含一可變電阻性元件VR。包含可變電阻性元件VR之記憶體單元MC係可電重寫的。記憶體單元MC基於賦予可變電阻性元件VR之電阻值而以一非揮發性方式儲存資料。可變電阻性元件VR藉由一設定操作而自高電阻狀態(一重設狀態)改變至低電阻狀態(一設定狀態)。設定操作將以一特定量值或更大量值之一電壓施加至可變電阻性元件VR之兩個端。可變電阻性元件VR藉由一重設操作而自低電阻狀態(設定狀態)改變至高電阻狀態(重設狀態)。重設操作將以一特定量值或更大量值之一電壓施加至可變電阻性元件VR之兩個端。
緊接在製造之後，可變電阻性元件VR處於不容易改變其電阻狀態之一狀態中且處於高電阻狀態中。因此，執行將等於或大於設定操作及重設操作之一高電壓施加至可變電阻性元件VR之兩個端之一形成操作。此形成操作形成其中一電流可能在可變電阻性元件VR中局部流動之一區域(一細絲路徑)。此允許可變電阻性元件VR作為一儲存元件容易地改變電阻狀態(其係一可操作狀態)。
如圖2中所圖解說明，選擇電晶體STr安置於位元線BL之一端與全域位元線GBL之間。全域位元線GBL在X方向上以預定間距而安置。全域位元線GBL經形成以便以Y方向作為其縱向方向而延伸。一個全域位元線GBL相接至複數個選擇電晶體STr(其共同地在Y方向上安置成一線)之一端部分。在Y方向上相鄰安置之兩個選擇電晶體STr之一閘極電極共同地相接。
選擇閘極線SG在Y方向上以預定間距而安置。選擇閘極線SG經形成以便以X方向作為其縱向方向而延伸。一個選擇閘極線SG相接至複數個選擇電晶體STr(其共同地在X方向上安置成一線)之閘極。在Y 方向上相鄰安置之兩個選擇電晶體STr之閘極電極可分離。因此，該兩個選擇電晶體STr可各自獨立地操作。
下文參考圖3、圖4及圖5闡述根據第一實施例之記憶體單元陣列11之經層壓結構。圖4係在自X方向觀看圖3中之F4-F4平面(Z-Y平面)時之一圖式。圖5係圖3之一俯視圖。圖3及圖5省略一層間絕緣層。
如圖3及圖4中所圖解說明之記憶體單元陣列11包含層壓於一基板20之上的一選擇電晶體層30及一記憶體層40。選擇電晶體層30用作選擇電晶體STr。記憶體層40用作記憶體單元MC。
如圖3及圖4中所圖解說明，選擇電晶體層30包含導電層31、層間絕緣膜32、導電層33及層間絕緣膜34。此等導電層31、層間絕緣膜32、導電層33及層間絕緣膜34在垂直於基板20之Z方向上層壓。導電層31用作全域位元線GBL，而導電層33用作選擇閘極線SG及選擇電晶體STr之閘極。
導電層31在平行於基板20之X方向上經由一層間絕緣膜20A以預定間距而安置。導電層31經形成以便以Y方向作為其縱向方向而延伸(參見圖4)。層間絕緣膜32覆蓋導電層31之頂部表面。導電層33在Y方向上以預定間距而安置。導電層33經形成以便以X方向作為其縱向方向而延伸(參見圖4)。層間絕緣膜34覆蓋導電層33之側面及頂部表面。導電層31及33可由(舉例而言)多晶矽製成。層間絕緣膜32及34可由氧化矽(SiO2)製成。
如圖3及圖4中所圖解說明，選擇電晶體層30包含柱狀半導體層35及閘極絕緣層36。柱狀半導體層35用作選擇電晶體STr之一主體(一通道)。閘極絕緣層36用作選擇電晶體STr之閘極絕緣膜。
柱狀半導體層35在X及Y方向上以一矩陣而安置。柱狀半導體層35具有一柱狀形狀且以Z方向作為其縱向方向而延伸。柱狀半導體層35與導電層31之頂部表面接觸。柱狀半導體層35在Y方向上經由閘極 絕緣層36而與導電層33之側面接觸。柱狀半導體層35包含經層壓之一N+型半導體層35a、一P+型半導體層35b及一N+型半導體層35c。
如圖3及圖4中所圖解說明，N+型半導體層35a之側面在Y方向上與層間絕緣膜32接觸。P+型半導體層35b之側面在Y方向上與導電層33之側面接觸。N+型半導體層35c之側面在Y方向上與層間絕緣膜34接觸。N+型半導體層35a及35c可由其中注入有N+型雜質之多晶矽製成。P+型半導體層35b可由其中注入有P+型雜質之多晶矽製成。閘極絕緣層36可由(舉例而言)氧化矽(SiO2)製成。
圖3及圖4圖解說明其中選擇電晶體層30形成於記憶體層40下方之實例。然而，替代此，選擇電晶體層30可安置於記憶體層40上。亦即，選擇電晶體STr可相接至一柱狀導電層43之上部端側。
如圖3及圖4中所圖解說明，記憶體層40包含在Z方向上交替地層壓之層間絕緣膜41a至41d及導電層42a至42d。導電層42a至42d各自用作字線WL1至WL4。自Z方向觀看，導電層42a至42d具有在X方向上各自相對之一對梳子形狀(參見圖5)。層間絕緣膜41a至41d由(舉例而言)氧化矽(SiO2)製成。導電層42a至42d由(舉例而言)多晶矽或氮化鈦(TiN)製成。
如圖3及圖4中所圖解說明，記憶體層40包含柱狀導電層43及可變電阻層44。柱狀導電層43用作位元線BL。可變電阻層44用作可變電阻性元件VR。
柱狀導電層43在X及Y方向上以一矩陣而安置。柱狀導電層43之下部端與柱狀半導體層35之頂部表面接觸。柱狀導電層43在Z方向上以一柱狀方式延伸。可變電阻層44在柱狀導電層43之一整個圓周之上形成為一閉合迴路形狀。亦即，如圖4中所圖解說明，可變電阻層44在Y方向上沿著柱狀導電層43之兩個側面而安置。如圖5中所圖解說明，可變電阻層44亦在X方向上沿著柱狀導電層43之兩個側面而安置 (亦即，可變電阻層44定位於柱狀導電層43與層間絕緣膜51之間)。可變電阻層44在柱狀導電層43之整個圓周之上形成為閉合迴路形狀。
然而，在柱狀導電層43之底部表面與柱狀半導體層35之間的一位置處至少部分地移除可變電阻層44。因此，柱狀導電層43及柱狀半導體層35具有一部分，在該部分處柱狀導電層43及柱狀半導體層35直接相接而在其間無可變電阻層44。可變電阻層44形成為閉合迴路形狀以便在柱狀導電層43之整個圓周之上覆蓋該柱狀導電層43之側面。然而，如圖3及圖5中所圖解說明，在層間絕緣膜51與導電層42a至42d之間的位置處不形成可變電阻層44。可變電阻層44在此層間絕緣膜51之位置處斷接。因此，可藉由將稍後闡述之一製造方法而獲得可變電阻層44之成形。
利用可變電阻層44之此形狀及製造方法，可在不造成程序損壞之情況下形成可變電阻層44，從而確保改良一良率。柱狀導電層43由諸如多晶矽、氮化鎢(WN)、鎢(W)及釕(Ru)之一傳導材料製成；或由複數個種類之此等材料之一經層壓主體製成。可變電阻層44可由(舉例而言)金屬氧化物(舉例而言，HfOX、Al2OX、TiOX、ZrO、AlO、SiOx、NiOX、WOX及Ta2OX)及此等材料之經層壓主體製成。
[製造方法]
接下來，下文參考圖6至圖15闡述根據第一實施例之製造半導體記憶體裝置之一方法。圖6至圖15係圖解說明製造記憶體單元陣列11之方法之例示性透視圖。
首先，在半導體基板20上形成選擇電晶體層30之結構。雖然在圖6及後續圖式中省略特定圖解說明，但在半導體基板20上形成層間絕緣膜20A。在該層上沈積將係全域位元線GBL之一金屬佈線層。此金屬佈線層由一隔離絕緣膜分離，該隔離絕緣膜具有以Y方向之其縱向方向。此形成複數個全域位元線GBL(導電層31)。然後，在導電層 31上沈積經形成而具有以X方向之其縱向方向之層間絕緣膜32及導電層33以及層間絕緣膜34。其後，在X-Y方向上以預定間隔形成到達導電層31之溝渠。將閘極絕緣層36及柱狀半導體層35嵌入至此溝渠中。此完成具有圖4中所圖解說明之結構之選擇電晶體層30。
接下來，如圖6中所圖解說明，在選擇電晶體層30之頂部表面上交替地層壓氧化矽(SiO2)及多晶矽(Si)。因此，形成在X方向及Y方向上擴張之層間絕緣膜41a'至41d'及導電層42a'至42d'之一經層壓主體。在導電層42d'上形成一保護層52'。
接下來，如圖7中所圖解說明，形成溝渠T1。溝渠T1將層間絕緣膜41a'至41d'、導電層42a'至42d'及保護層52'之經層壓主體劃分成複數個條帶形狀之經層壓主體。溝渠T1在Y方向上以預定間距而安置且以X方向作為其縱向方向而延伸。此等溝渠T1將層間絕緣膜41a'至41d'、導電層42a'至42d'及保護層52'之經層壓主體劃分成層間絕緣膜41a至41d、導電層42a至42d及保護層52'之在X方向上延伸且在Y方向上以預定間距而安置之條帶形狀之經層壓主體。
上文所闡述之習用方法形成圖7中所圖解說明之狀態，且然後執行一程序以順序地將一可變電阻層(其將係一記憶體膜)及一導電層(其將係位元線BL)嵌入至溝渠T1中。然而，為使對可變電阻層之損壞最小化，此實施例在此階段處不形成可變電阻層。替代此，此實施例在如下之程序中形成可變電阻層及導電層。
首先，如圖8中所圖解說明，在圖7中之程序之後，半導體層43S經形成以便嵌入溝渠T1。半導體層43S經形成以便嵌入條帶形狀之溝渠T1。如稍後所闡述，半導體層43S係藉由一製作程序中之蝕刻移除之一犧牲膜。因此，半導體層43S由一材料製成，該材料之蝕刻速率與導電層42a至42d相比較高。作為一項實例，在其中導電層42a至42d由氮化鈦材料製成之情形中，半導體層43S可由多晶矽材料製成。
在其中導電層42a至42d由其中摻雜有雜質之多晶矽材料製成之情形中，半導體層43S可由雜質含量不同於導電層42a至42d之雜質含量之多晶矽(舉例而言，不含有雜質之非摻雜多晶矽)製成。在使半導體層43S嵌入之後，藉由一CMP方法將沈積於溝渠T1外側之半導體層43S移除以實現平坦化。
接下來，如圖9中所圖解說明，在X方向上以預定間距形成具有以Y方向之其縱向方向之CMP停止膜(stopper film)M1。此等CMP停止膜M1由(舉例而言)一種氮化矽膜之一材料製成。
隨後，使用此等CMP停止膜M1作為遮罩，藉由一RIE方法而選擇性地蝕刻在未覆蓋有CMP停止膜M1之位置處之半導體層43S。舉例而言，在半導體層43S由非摻雜多晶矽材料製成之情況下，蝕刻氣體(諸如CHF3)之使用允許藉由蝕刻而選擇性地移除半導體層43S。
然後，如圖10中所圖解說明，沈積層間絕緣膜51'以便嵌入藉由移除半導體層43S而產生之空隙部分。此外，如圖11中所圖解說明，執行CMP方法以移除CMP停止膜M1'及層間絕緣膜51'，從而使半導體層43S之表面曝露。如圖12中所圖解說明，執行濕式蝕刻以移除半導體層43S。
接下來，如圖13中所圖解說明，將可變電阻層44沈積於包含空隙部分T2(其在藉由(舉例而言)一原子層沈積(ALD)而移除半導體層43S之後產生)之內壁(側面及底部表面)之整個記憶體區(包含選擇電晶體層30之表面上之部分)上。可變電阻層44可由(舉例而言)上文所闡述之金屬氧化物作為材料而製成。
此外，如圖14中所圖解說明，藉由CVD方法或一類似方法而沈積具有(舉例而言)約5nm之一膜厚度之一多晶矽膜43'，以便覆蓋所形成之可變電阻層44。此多晶矽膜43'用作可變電阻層44之程序保護膜。
隨後，如圖15中所圖解說明，藉由一RIE方法而將沈積於空隙部分T2之底部表面上之可變電阻層44及多晶矽膜43'移除以使選擇電晶體層30之表面(具體而言，選擇電晶體層30之柱狀半導體層35)曝露。此係為實現柱狀導電層43與柱狀半導體層35之間的較佳電相接而執行。然而，即使可變電阻層44保留，只要柱狀導電層43與柱狀半導體層35之間的電相接被恰當維持，亦可省略圖15之程序。
隨後，藉由蝕刻而移除作為程序保護膜之多晶矽膜43'。其後，藉由CVD方法或一類似方法而將多晶矽膜嵌入至空隙部分T2中。此形成上文所闡述之柱狀導電層43。此後，藉由眾所周知之方法而形成一觸點及一佈線層，因此完成記憶體單元陣列11之結構。
只要多晶矽膜43'可直接用作柱狀導電層43，亦可省略藉由蝕刻而移除多晶矽膜43'之程序。亦即，柱狀導電層43由多晶矽膜43'及額外多晶矽膜構成。將額外多晶矽膜沈積至多晶矽膜43'之內壁以便嵌入空隙部分T2。
根據圖6至圖16中所闡述之製造方法，可變電阻層44不接受藉由蝕刻之程序損壞。利用上文所闡述之習用方法，在圖7之程序之後的程序處形成可變電阻層44。此後，可變電阻層44在蝕刻中曝露於蝕刻氣體以用於嵌入層間絕緣膜，因此接受程序損壞。
然而，利用此實施例之製造方法，在圖13之程序處將可變電阻層44形成於包含空隙部分T2之內壁之整個記憶體區處。其後，作為程序保護膜之多晶矽膜43'保護可變電阻層44。此後，僅執行多晶矽膜43'之蝕刻移除程序(可省略)以及空隙部分T2之底部表面處之多晶矽膜43'及可變電阻層44之蝕刻移除程序。因此，將對可變電阻層44之程序損壞減小至最小。因此，根據實施例，可使對可變電阻層44之程序損壞最小化，從而確保改良良率。
當使用此製造方法時，可變電阻層44經形成以便在整個圓周之 上覆蓋柱狀導電層43之側面。同時，在夾在層間絕緣膜51與導電層42a至42d之間的位置處不形成可變電阻層44。
[第二實施例]
下文參考圖17及圖18闡述根據第二實施例之一半導體記憶體裝置。此第二實施例之半導體記憶體裝置之結構類似於第一實施例之半導體記憶體裝置之結構；因此，省略說明。然而，此第二實施例之半導體記憶體裝置在製造方法上不同於第一實施例。
下文參考圖17及圖18闡述製造第二實施例之半導體記憶體裝置之方法。首先，執行圖6及圖7中所闡述之程序以獲得圖7之結構。接下來，如圖17中所圖解說明，藉由CVD方法或一類似方法而將層間絕緣膜51'嵌入至具有圖7之結構之溝渠T1中。就此而言，第二實施例不同於第一實施例，該第一實施例將將係犧牲膜之半導體層43S嵌入至溝渠T1中。藉由CMP方法而將經嵌入層間絕緣膜51'平坦化以便匹配層間絕緣膜52之頂部表面。
接下來，如圖18中所圖解說明，在X方向上以預定間距形成具有以Y方向之其縱向方向之CMP停止膜M1'。此等CMP停止膜M1由(舉例而言)一種氮化矽膜之一材料製成。使用此等CMP停止膜M1'作為遮罩，藉由RIE方法而選擇性地蝕刻在未覆蓋有CMP停止膜M1'之位置處之層間絕緣膜51'。此獲得近似與第一實施例之圖12之結構相同之結構。
雖然省略圖解說明，但此後對圖13至圖16中所圖解說明之程序之執行獲得與第一實施例之結構相同之結構。
亦藉由第二實施例之製造方法，將可變電阻層44形成於包含空隙部分T2之內壁之整個記憶體區處。其後，作為程序保護膜之多晶矽膜43'保護可變電阻層44。因此，亦根據第二實施例，可使對可變電阻層44之程序損壞最小化，從而確保改良良率(類似於第一實施例)。
第二實施例之此製造方法消除對形成犧牲膜之需要。與第一實施例相比，此允許減小一程序計數。
[第三實施例]
下文參考圖19闡述根據第三實施例之一半導體記憶體裝置。此第三實施例之基礎結構類似於上文所闡述之實施例(圖1及圖2)。然而，此第三實施例在柱狀導電層43(位元線BL)及可變電阻層44之形狀上不同於上文所闡述之實施例。
圖19係根據第三實施例之半導體記憶體裝置之一示意性透視圖且對應於圖3。相同元件符號指定與圖3相同之組態，且因此將不進一步詳述此等組態或將在此處簡略闡述此等組態。
對於此第三實施例之半導體記憶體裝置，柱狀導電層43形成為一卵形形狀、一橢圓形形狀或具有以X方向之其縱向方向之一類似形狀。因此，在至少與Z方向相交之方向上之剖面之形狀的至少一部分形成為近似弧形狀。可變電阻層44之輪廓類似地形成為卵形形狀或橢圓形形狀以便覆蓋柱狀導電層43之周邊區。舉例而言，替代圖18中所圖解說明之遮罩M1，可藉由使用具有卵形形狀或橢圓形形狀之開口之遮罩而形成此形狀。
此第三實施例亦可提供類似於上文所闡述之實施例之效應。
[第四實施例]
下文參考圖20至圖23闡述根據第四實施例之一半導體記憶體裝置。此第四實施例之半導體記憶體裝置在記憶體單元陣列11之特定結構上不同於上文所闡述之實施例。記憶體單元陣列11之等效電路類似於上文所闡述之實施例。
圖20係根據第四實施例之半導體記憶體裝置之一示意性透視圖。圖21係沿著圖20之F5-F5'截取之一示意性剖面圖。圖22係沿著選擇電晶體層30之X-Y平面截取之一剖面圖。圖23係沿著記憶體層40之 部分之X-Y平面截取之一剖面圖。圖20省略對層間絕緣膜之圖解說明。
如圖20及圖21中所圖解說明，此第四實施例之記憶體單元陣列包含層壓於基板20上之選擇電晶體層30及記憶體層40，類似於上文所闡述之實施例。
如圖21中所圖解說明之細節，選擇電晶體層30包含導電層31A、閘極絕緣膜36A、障壁金屬膜37及導電層33A。此等導電層31A、閘極絕緣膜36A、障壁金屬膜37及導電層33A在垂直於基板20之Z方向上層壓。閘極絕緣膜36A及障壁金屬膜37亦沿著柱狀半導體層35A(將稍後進行闡述)之側表面而安置。
導電層31A用作一全域位元線GBL，類似於第一實施例之導電層31。導電層33A用作選擇閘極線SG及選擇電晶體STr之一閘極，類似於第一實施例之導電層33。導電層31A在平行於基板20之X方向上以預定間距配置且以Y方向作為其縱向方向而延伸。導電層33A在Y方向上以預定間距配置且以X方向作為其縱向方向而延伸。
如圖20及圖21中所圖解說明，選擇電晶體層30包含柱狀半導體層35A及閘極絕緣層36A。柱狀半導體層35A之結構及材料可近似與第一實施例之柱狀半導體層35相同。柱狀半導體層35A用作選擇電晶體STr之主體(通道)。閘極絕緣層36A用作選擇電晶體STr之一閘極絕緣膜。閘極絕緣層36A經安置以便覆蓋柱狀半導體層35A之周邊區，且亦經安置於導電層31A之表面與導電層33A之間的一位置處。此將導電層31A與導電層33A電絕緣及分離。
如圖22中所圖解說明，一個柱狀半導體層35A經安置而與閘極絕緣層36A(其圍繞柱狀半導體層35A而安置)一起通過一個導電層33A。亦即，對於第一實施例，兩個導電層33自兩側將一個柱狀半導體層35夾入。同時，對於此第四實施例，柱狀半導體層35A通過接近於導電 層33A之中心之部分。導電層33A在整個圓周之上環繞柱狀半導體層35A。在圖式中所圖解說明之實例中，導電層33A在X-Y平面上不具有一矩形形狀。導電層33A在柱狀半導體層35A通過之位置處具有一寬的寬度形狀，且在除該等位置外之部分處具有一窄的寬度形狀。換言之，導電層33A在Y方向上之側表面具有一波形狀。該側表面在柱狀半導體層35A通過之位置處具有一凸面形狀且具有一寬的線寬度。彼此相鄰之導電層33A經安置使得波形狀之凹面部分與凸面部分彼此相配合。此減小佈線間距。
如圖22中所圖解說明，柱狀半導體層35A在X-Y平面上以一交錯模式安置，其中相鄰柱狀半導體層35A之位置在Y方向上位移達半個間距。換言之，在Y方向上相鄰之複數個柱狀半導體層35A在X方向上安置於彼此不同之位置處。此不同於其中柱狀半導體層35在X-Y方向上以一矩陣而安置之上文所闡述之實施例。
圖20及圖21圖解說明將選擇電晶體層30安置於記憶體層40下方之實例。然而，在其中全域位元線GBL安置於柱狀導電層43上方之情形中，選擇電晶體層30可安置於記憶體層40上方。亦即，選擇電晶體STr可相接於安置於記憶體層40上方之全域位元線GBL與柱狀導電層43之上部端之間。
如圖20及圖21中所圖解說明，記憶體層40包含在Z方向上交替地層壓之層間絕緣膜41aA至41dA及導電層42aA至42dA。導電層42aA至42dA用作各別字線WL1至WL4，類似於第一實施例之導電層42a至42d。導電層42aA至42dA之材料可與第一實施例之導電層42a至42d相同。然而，此等導電層42aA至42dA經形成為比導電層42a至42d寬。此降低Y方向上之安置間距。在導電層42aA至42dA之間的一位置處，在Y方向上嵌入用以使導電層42aA至42dA絕緣及分離之一層間絕緣膜51A。然而，柱狀導電層43A及可變電阻層44A嵌入至其中之記憶體孔 MH經形成而切割導電層42aA至42dA之一部分。換言之，柱狀導電層43A及覆蓋柱狀導電層43A之周邊區之可變電阻層44A安置於使層間絕緣膜51A在X方向上分離之位置處。鑒於此，層間絕緣膜51A在Y方向上之寬度(亦即，導電層42aA至42dA在Y方向上之線間隔寬度)經組態為小於第一實施例之層間絕緣膜51在Y方向上之寬度。就量而言，導電層42aA至42dA在Y方向上之寬度經組態為大的。
如圖20及圖21中所圖解說明，記憶體層40包含柱狀導電層43A及可變電阻層44A。柱狀導電層43A用作位元線BL，類似於第一實施例之柱狀導電層43。可變電阻層44A用作可變電阻性元件VR，類似於第一實施例之可變電阻層44。
如上文所闡述，選擇電晶體層30之柱狀半導體層35A在X-Y平面中以交錯模式安置。鑒於此，記憶體層40之柱狀導電層43A亦以一大牙格(houndstooth check)模式安置以便匹配柱狀半導體層35A。換言之，在Y方向上相鄰之複數個柱狀導電層43A在X方向上安置於彼此不同之位置處。柱狀導電層43A之下部端與柱狀半導體層35A之頂部表面接觸且在Z方向上以一柱狀方式延伸。在圖式中所圖解說明之實例中，柱狀導電層43A具有柱狀形狀；然而，柱狀導電層43A之形狀並不限於此。柱狀導電層43A可具有類似於第一實施例之柱狀導電層43之矩形形狀或可類似於第三實施例而部分地具有一弧形狀(諸如一橢圓及一卵形形狀)。
類似於第一實施例之可變電阻層44，可變電阻層44A在柱狀導電層43A之整個圓周之上形成為一閉合迴路形狀。然而，在柱狀導電層43A之底部表面與柱狀半導體層35A之間的一位置處至少部分地移除可變電阻層44A。因此，柱狀導電層43A及柱狀半導體層35A具有一部分，在該部分處柱狀導電層43A及柱狀半導體層35A直接相接而在其間無可變電阻層44A。柱狀導電層43A由諸如多晶矽、氮化鎢(WN)、 鎢(W)及釕(Ru)之一傳導材料製成；或由複數個種類之此等材料之一經層壓主體製成。可變電阻層44A可由(舉例而言)金屬氧化物(舉例而言，HfOX、Al2OX、TiOX、ZrO、AlO、SiOx、NiOX、WOX及Ta2OX)及此等材料之經層壓主體製成。
如圖23中所圖解說明，導電層42aA至42dA在Y方向上具有比第一實施例之導電層42a至42d寬的一線寬度。在Y方向上相鄰之導電層42dA(或42aA、42bA或42cA)之間的層間絕緣膜51A之寬度經組態為小於記憶體孔MH在Y方向上之寬度(亦即，可變電阻層44A在Y方向上之外形狀之寬度)。與第一實施例相比，導電層42aA至42dA之寬的線寬度確保降低字線WL之一佈線電阻。
儘管導電層42aA至42dA在Y方向上之線寬度經組態為達與第一實施例相同之程度，但層間絕緣膜51A在Y方向上之寬度經組態為小於第一實施例之層間絕緣膜在Y方向上之寬度且記憶體孔MH經形成而在Y方向上大於層間絕緣膜51A之寬度，以便使層間絕緣膜51A在X方向上分離，記憶體孔MH在Y方向上之一間隙經組態為小的。此確保降低記憶體單元陣列之大小且增強記憶體單元之一整合度。
柱狀導電層43A經由可變電阻層44A而嵌入於記憶體孔MH中。記憶體孔MH經形成而通過層間絕緣膜51A(其定位於相鄰導電層42aA至42dA之間)及導電層42aA至42dA之一部分。亦即，記憶體孔MH經形成以便挖入兩個相鄰導電層42aA至42dA之側表面之一部分。
圖24及圖25圖解說明選擇電晶體層30之詳細剖面圖。圖24係沿著圖22之X-X'截取之一剖面圖。圖25係沿著圖22之Y-Y'截取之一剖面圖。
如圖24中所圖解說明，導電層31A以Y方向作為其縱向方向而形成。隔離絕緣膜DL1嵌入於相鄰導電層31A之間。在圖式中所圖解說明之實例中，導電層31A在Z方向上之表面之一位置匹配隔離絕緣膜 DL1在Z方向上之一表面之一位置；然而，該兩個位置可為不同的。
在導電層31A及隔離絕緣膜DL1之表面上，沈積障壁金屬膜BM1。導電層31A經由此障壁金屬膜BM1而與柱狀半導體層35A之一下部端接觸。如圖24中所圖解說明，柱狀半導體層35A之下部端之中心形成於在X方向上相對於導電層31A之中心位移達半個間距之一位置處。在此剖面圖中，柱狀半導體層35A各自形成於相對於導電層31A(全域位元線GBL)向右位移達半個間距之位置處。柱狀半導體層35A在X-Y平面上以犬牙格模式安置。因此，雖然省略圖解說明，但在垂直於圖24之紙張之深度方向上相鄰之柱狀半導體層35A形成於相對於導電層31A向左位移達半個間距之位置處，該等位置係與圖24相對之位置。因此，柱狀半導體層35A及導電層31A經組態以位移達半個間距。此允許以犬牙格模式安置之柱狀半導體層35A相接至以一線與間隔(line-and-space)模式安置之導電層31A。
在柱狀半導體層35A之側表面上，一導電層33A經安置而將一閘極絕緣膜36A及障壁金屬膜37夾入。閘極絕緣膜36A及障壁金屬膜37沿著導電層33A之底部表面以及導電層33A之側表面而安置。此使導電層33A與導電層31A電分離。在圖式中所圖解說明之實例中，導電層33A之下部表面經定位而低於柱狀半導體層35A之下部表面之位置；然而，此僅係一實例。該兩者在Z方向上之位置可為相同的或相反的，導電層33A之下部表面之位置可經定位而高於柱狀半導體層35A之下部表面之位置。
在柱狀半導體層35A之頂部表面上，以自下部之此次序沈積一障壁金屬膜BM2、一停止膜38及一隔離絕緣膜39。停止膜38及隔離絕緣膜39(舉例而言)可由一種氮化矽膜(SiN)製成。柱狀導電層43A通過停止膜38及隔離絕緣膜39且然後與柱狀半導體層35A之上部端接觸。
[製造方法]
接下來，下文參考圖26A至圖31B闡述製造此第四實施例之選擇電晶體層30之方法。圖26A至圖31A利用沿著圖22中之X-X'方向截取之剖面圖解說明製造方法之各別程序。圖26B至圖31B利用沿著圖22中之Y-Y'方向截取之剖面圖解說明製造方法之各別程序。
首先，如圖26A及圖26B中所圖解說明，在基板20之表面之整個表面上，經由層間絕緣膜20A沈積一傳導膜(舉例而言，多晶矽)，該傳導膜變為導電層31A之材料。其後，以Y方向作為其縱向方向而形成溝渠以使傳導膜分離，因此形成導電層31A。此後，將由(舉例而言)氧化矽製成之絕緣膜嵌入至溝渠以形成隔離絕緣膜DL1。此後，執行一平坦化程序。隨後，在導電層31A及隔離絕緣膜DL1之表面上，以自下部之此次序沈積一障壁金屬膜BM1、一半導體層35A’、一障壁金屬膜BM1及停止膜38。
此後，如圖27A及圖27B中所圖解說明，在停止膜38之表面上沈積抗蝕劑(未圖解說明)。藉由使用此等抗蝕劑作為遮罩之光微影及蝕刻，形成溝渠T3。溝渠T3通過停止膜38、障壁金屬膜BM2、半導體層35A’及障壁金屬膜BM1且最終到達導電層31A。在蝕刻之後留下之半導體層35A’將係上文所闡述之柱狀半導體層35A。柱狀半導體層35A在基板20上以犬牙格模式排列。柱狀半導體層35A之下部端與在X方向上位移達半個間距之導電層31A接觸。
接下來，如圖28A及圖28B中所圖解說明，藉由一CVD方法或一類似方法而沿著溝渠T3之內壁沈積閘極絕緣膜36A及一障壁金屬膜37。另外執行CVD方法以沈積由(舉例而言)多晶矽製成之導電層33A，以便嵌入溝渠T3。
然後，如圖29A及圖29B中所圖解說明，執行濕式蝕刻以使一導電層33A’之表面後退直至障壁金屬膜BM2之下部側。其後，在包含形成於經後退位置處之一空隙之一位置中沈積隔離絕緣膜39。在沈積隔 離絕緣膜39之後，藉由CMP方法而將隔離絕緣膜39之表面平坦化。
接下來，如圖30A及圖30B中所圖解說明，形成溝渠T4。溝渠T4具有以X方向之縱向方向以使導電層33A’在Y方向上分離。經分離導電層33A’將各自係導電層33A。如圖31A及圖31B中所圖解說明，藉由執行CVD方法或一類似方法，將由一種氧化矽膜或一類似膜製成之絕緣膜嵌入至溝渠T4中，因此形成隔離絕緣膜DL2。
藉由眾所周知之方法而使記憶體層40形成於此選擇電晶體層30上。
在形成記憶體層40之一程序中，停止膜38之一部分及隔離絕緣膜39係外露的且相接至上文所闡述之柱狀導電層43A。
如上文所闡述，對於第四實施例，用作選擇電晶體STr之通道之柱狀半導體層35A在整個圓周之上被作為選擇閘極線SG之導電層33A環繞。鑒於此，與上文所闡述之實施例相比，此實施例改良選擇電晶體STr之一導通(ON)電流，從而確保增加讀取信號。
[第四實施例之修改]
下文參考圖32及圖33闡述此第四實施例之修改。
對於上文所闡述之第四實施例，障壁金屬膜37及相鄰於障壁金屬膜37安置之導電層33A整體地構成選擇閘極線SG。與此相比，對於此修改，僅障壁金屬膜37構成選擇閘極線SG。相鄰於障壁金屬膜37安置之一膜33B形成為諸如一種氧化矽膜之一絕緣膜。膜33B之外形狀(輪廓)可與第四實施例之導電層33A相同。
[其他]
儘管已闡述了本發明之特定實施例，但此等實施例僅以實例方式呈現，且並非意欲限制本發明之範疇。實際上，本文中所闡述之新穎方法及系統可以多種其他形式體現；此外，可在不背離本發明精神之情況下對本文中所闡述之方法及系統之形式作出各種省略、替代及 改變。意欲使隨附申請專利範圍及其等效形式涵蓋如將歸屬於本發明之範疇及精神內之此等形式或修改。

Claims (36)

  1. 一種半導體記憶體裝置，其包括：複數個第一導電層，其在一第一方向上堆疊(stack)，該等第一導電層在與該第一方向相交之一第二方向上延伸，該等第一導電層配置(arranged)在一第三方向上，該第三方向與該第一方向及該第二方向相交；一層間絕緣膜，其安置(disposed)於在該第三方向上配置之該等第一導電層之間，該層間絕緣膜在該第一方向上延伸；一第二導電層，其安置於在該第三方向上配置之該等第一導電層之間，該第二導電層在該第一方向上延伸，該第二導電層具有與該第一方向相交之一近似圓形剖面形狀；及一可變電阻層，其環繞該第二導電層之一周邊區，該可變電阻層安置於該第二導電層與該第一導電層之間的一位置處；其中在該第三方向上之該等第一導電層之一者之一寬度係寬於在該第三方向相鄰之該等第一導電層之間之距離；環繞該第二導電層之該周邊區之該可變電阻層之一外形狀(outer shape)之一寬度係於該第三方向上寬於在該第三方向相鄰之該等第一導電層之間之該距離；於該第三方向上相鄰於該可變電阻層的第一導電層之該第三方向上的該第一導電層之一寬度係比於該第三方向上未相鄰於該可變電阻層的第一導電層之該第三方向上的該第一導電層之一寬度窄。
  2. 如請求項1之半導體記憶體裝置，其中複數個該第二導電層係沿該第二方向安置； 該層間絕緣膜係安置於該等第二導電層之間；且在該第二方向上相鄰之可變電阻層係在該層間絕緣膜之一位置處斷接(disconnect)。
  3. 如請求項2之半導體記憶體裝置，其中該可變電阻層安置於該第二導電層與該層間絕緣膜之間的一位置處。
  4. 如請求項1之半導體記憶體裝置，其中該層間絕緣膜在該第三方向上之一寬度小於該可變電阻層在該第三方向上之一外形狀之一寬度，該可變電阻層圍繞該第二導電層而安置。
  5. 如請求項4之半導體記憶體裝置，其中該第二導電層及該可變電阻層安置於使該層間絕緣膜在該第二方向上分離之位置處，該可變電阻層覆蓋該第二導電層之該周邊區。
  6. 如請求項5之半導體記憶體裝置，其中在該第三方向上相鄰之複數個該等第二導電層在該第二方向上彼此不同地定位。
  7. 如請求項1之半導體記憶體裝置，其進一步包括一選擇電晶體，其相接至該第二導電層之一端，其中該選擇電晶體包含：一半導體層，其相接至該第二導電層之該一端，該半導體層在該第一方向上延伸；及一第三導電層，其經由(via)一閘極絕緣膜而覆蓋該半導體層之一周邊區。
  8. 如請求項7之半導體記憶體裝置，其進一步包括一第四導電層，其經由該選擇電晶體而相接至該第二導電 層，該第四導電層在該第三方向上延伸，其中該半導體層具有相對於該第四導電層之一中心在該第二方向上位移定位(positioned displaced)之一中心位置。
  9. 如請求項8之半導體記憶體裝置，其進一步包括複數個該選擇電晶體，其等連接至沿該第三方向安置之該等第二導電層之端部；其中在該第三方向上相鄰之該等半導體層安置於相對於該第四導電層之該中心在彼此不同之方向上位移之位置處。
  10. 一種半導體記憶體裝置，其包括：複數個第一導電層，其在一第一方向上堆疊，該等第一導電層在與該第一方向相交之一第二方向上延伸，該等第一導電層配置在一第三方向上，該第三方向與該第一方向及該第二方向相交；一層間絕緣膜，其安置於在該第三方向上配置之該等第一導電層之間，該層間絕緣膜在該第一方向上延伸；一柱狀形狀之第二導電層，其安置於在該第三方向上配置之該等第一導電層之間，該第二導電層在該第一方向上延伸；及一可變電阻層，其環繞該第二導電層之一周邊區，該可變電阻層安置於該第二導電層與該第一導電層之間的一位置處，其中該第二導電層及該可變電阻層安置於在該第三方向上配置之該等第一導電層之間；該第二導電層及該可變電阻層安置於使該層間絕緣膜在該第二方向上分離之一位置處；在該第三方向上之該等第一導電層之一者之一寬度係寬於在該第三方向相鄰之該等第一導電層之間之距離； 環繞該第二導電層之該周邊區之該可變電阻層之一外形狀之一寬度係於該第三方向上寬於在該第三方向相鄰之該等第一導電層之間之該距離；於該第三方向上相鄰於該可變電阻層的第一導電層之該第三方向上的該第一導電層之一寬度係比於該第三方向上未相鄰於該可變電阻層的第一導電層之該第三方向上的該第一導電層之一寬度窄。
  11. 如請求項10之半導體記憶體裝置，其中該可變電阻層圍繞該等第二導電層而安置，該可變電阻層在該第三方向上之一外形狀之一寬度大於該層間絕緣膜在該第三方向上之一寬度。
  12. 如請求項10之半導體記憶體裝置，其中複數個該第二導電層係沿該第二方向安置；該層間絕緣膜係安置於該等第二導電層之間；且該可變電阻層係在該第二方向上於該層間絕緣膜之一位置處斷接。
  13. 如請求項12之半導體記憶體裝置，其中該可變電阻層安置於該第二導電層與該層間絕緣膜之間的一位置處。
  14. 如請求項10之半導體記憶體裝置，其中在該第三方向上相鄰之複數個該等第二導電層在該第二方向上彼此不同地定位。
  15. 如請求項10之半導體記憶體裝置，其進一步包括一選擇電晶體，其相接至該第二導電層之一端，其中該選擇電晶體包含：一半導體層，其相接至該第二導電層之該一端，該半導體 層在該第一方向上延伸；及一第三導電層，其經由一閘極絕緣膜而覆蓋該半導體層之一周邊區。
  16. 如請求項15之半導體記憶體裝置，其進一步包括一第四導電層，該第四導電層經由該選擇電晶體而相接至該第二導電層，該第四導電層在該第三方向上延伸，其中該半導體層具有相對於該第四導電層之一中心在該第二方向上位移定位之一中心位置。
  17. 如請求項16之半導體記憶體裝置，其中在該第三方向上相鄰之該等半導體層安置於相對於該第四導電層之該中心在彼此不同之方向上位移之位置處。
  18. 如請求項10之半導體記憶體裝置，其中該第二導電層及環繞該第二導電層之該周邊區之該可變電阻層沿著該第二方向及該第三方向具有一近似圓形剖面形狀。
  19. 一種半導體記憶體裝置，其包括：複數個第一導電層，其等在垂直於一基板之一第一方向上以預定間距(pitch)而層壓(laminate)，該等第一導電層在平行於該基板之一第二方向上延伸；一第二導電層，其在該第一方向上延伸；及一記憶體層，其環繞該第二傳導層之一圓周，該等第一傳導層經由該記憶體層而與該第二傳導層之一側表面接觸，且記憶體單元設置於該等第一導電層與該第二導電層之相交點處；其中在一第三方向上之該等第一導電層之一者之一寬度係寬於在該第三方向相鄰之該等第一導電層之間之距離； 環繞該第二導電層之該圓周之該記憶體層之一外形狀之一寬度係於該第三方向上寬於在該第三方向相鄰之該等第一導電層之間之該距離；於該第三方向上相鄰於該記憶體層的第一導電層之該第三方向上的該第一導電層之一寬度係比於該第三方向上未相鄰於該記憶體層的第一導電層之該第三方向上的該第一導電層之一寬度窄；該第三方向係與該第一方向及該第二方向相交之方向。
  20. 如請求項19之半導體記憶體裝置，其進一步包括一絕緣層，該絕緣層安置於沿著該第二方向安置之該等第二導電層之間，該絕緣層電性絕緣該等第二導電層，其中該記憶體層不形成於該絕緣層與該第一導電層之間，該記憶體層在該第二方向上在該絕緣層之一位置處斷接。
  21. 如請求項20之半導體記憶體裝置，其中該記憶體層安置於該第二導電層與該絕緣層之間的一位置處。
  22. 如請求項19之半導體記憶體裝置，其進一步包括一第三導電層，其定位於該第二導電層之一下部端側處，其中該第二導電層具有一部分，在該部分處該第二導電層係直接相接至該第三導電層而無需經由該記憶體層。
  23. 如請求項22之半導體記憶體裝置，其進一步包括一絕緣層，其安置於沿著該第二方向安置之該等第二導電層之間，該絕緣層電性絕緣該等第二導電層，其中該記憶體層不形成於該絕緣層與該第一導電層之間，該記憶體層在該第二方向上在該絕緣層之一位置處斷接。
  24. 如請求項23之半導體記憶體裝置，其中該記憶體層安置於該第二導電層與該絕緣層之間的一位置處。
  25. 如請求項19之半導體記憶體裝置，其進一步包括：一選擇電晶體，其相接至該第二導電層之一第一端子；及一第四導電層，其相接至複數個該等選擇電晶體之一第二端子，該複數個選擇電晶體沿著該第三方向安置。
  26. 如請求項25之半導體記憶體裝置，其進一步包括一絕緣層，其安置於沿著該第二方向安置之該等第二導電層之間，該絕緣層電性絕緣該等第二導電層，其中該記憶體層不形成於該絕緣層與該第一導電層之間，該記憶體層在該第二方向上在該絕緣層之一位置處斷接。
  27. 如請求項26之半導體記憶體裝置，其中該記憶體層安置於該第二導電層與該絕緣層之間的一位置處。
  28. 如請求項25之半導體記憶體裝置，其進一步包括一第三導電層，其定位於該第二導電層之一下部端側處，其中該第二導電層具有一部分，在該部分處該第二導電層係直接相接至該第三導電層而在其間無該記憶體層。
  29. 如請求項19之半導體記憶體裝置，其中該記憶體層包括一可變電阻層。
  30. 一種製造一半導體記憶體裝置之方法，其包括：形成一經層壓主體，其中複數個層間絕緣膜及複數個導電層交替地層壓於一半導體基板上方；藉由縱向方向係一第一方向之複數個第一溝渠劃分該經層壓 主體，該等第一溝渠係在與該第一方向相交之一第二方向上配置；於該等第一溝渠形成複數個犧牲膜(sacrificial film)，且該等犧牲膜係於該第一方向以預定間隔(interval)形成；在該第一方向上以預定間隔在該等第一溝渠中形成絕緣層以在該等犧牲膜之間嵌入(embed)一空隙部分(void portion)；移除該等犧牲膜；沿著該經層壓主體之一側面(lateral face)及該等絕緣層之側面形成一可變電阻層，該經層壓主體之該側面及該等絕緣層之該等側面係位於該等犧牲膜已被移除之一位置；及沿著該可變電阻層之側面形成導電層。
  31. 如請求項30之製造一半導體記憶體裝置之方法，其中在該可變電阻層形成後，於該等第一溝渠之底部上形成之該可變電阻層被移除，且其後，該等導電層係沿該可變電阻層之上述側面形成。
  32. 如請求項31之製造一半導體記憶體裝置之方法，其中沿著該可變電阻層之該側面形成一程序保護膜(process protective film)，且隨後於該等第一溝渠之底部上形成之該可變電阻層被移除。
  33. 如請求項32之製造一半導體記憶體裝置之方法，其中該程序保護膜係由與該等導電層之一材料相同之一材料形成。
  34. 如請求項30之製造一半導體記憶體裝置之方法，其中該等犧牲膜由一材料製成，在一預定蝕刻條件下，該材料之蝕刻速率高於該等導電層之一蝕刻速率。
  35. 如請求項30之製造一半導體記憶體裝置之方法，其中 於該等第一溝渠中形成該等犧牲膜之步驟進一步包含：於該第一溝渠中嵌入該等犧牲膜，及然後於該第一方向以上述預定間隔藉由蝕刻移除該等犧牲膜；且其中形成該等絕緣層之步驟進一步包含：於該等第一溝渠中在該等犧牲膜已被蝕刻之位置形成該等絕緣層。
  36. 如請求項30之製造一半導體記憶體裝置之方法，其中該等犧牲膜係藉由濕式蝕刻(wet etching)而被移除。
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