TWI633754B - 波形轉換電路以及閘極驅動電路 - Google Patents

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Abstract

一種波形轉換電路，用以將來自控制器之控制信號施加至開關元件之閘極端而將開關元件導通以及關斷，開關元件具有閘極端、汲極端以及源極端。波形轉換電路包括：並聯電路以及電壓箝位單元。並聯電路包括第一電容以及第一電阻，且耦接於控制器以及開關元件之閘極端之間。電壓箝位單元耦接於開關元件之閘極端以及源極端之間，且用以箝制閘極端以及源極端之間的跨壓。

Description

波形轉換電路以及閘極驅動電路
本發明係有關於用以驅動開關元件之閘極端的閘極驅動電路。
氮化鎵元件與現存的矽元件相比極具潛力，且如預期地實際使用。標準的氮化鎵場效電晶體係為常開型(normally-on)元件，因此需要負電源將其關斷。另一方面，常閉型氮化鎵場效電晶體難以生產，而常閉型氮化鎵場效電晶體具有約為+1V之臨界電壓，該臨界電壓與現存的矽金氧半場校電晶體之臨界電壓相比非常低。這是常閉型氮化鎵場效電晶體的第一個問題。
再者，因常閉型氮化鎵場效電晶耐壓較低，當高電壓施加於常閉型氮化鎵場效電晶體之閘極端時，常閉型氮化鎵場效電晶體很容易損毀，使得常閉型氮化鎵場效電晶體無法採用一般的驅動積體電路來使用。這是常閉型形氮化鎵場效電晶體的第二個問題。由於這兩個問題，矽金氧半場校電晶體(如，絕緣柵雙極電晶體(Insulated Gate Bipolar Transistor,IGBT))之閘極驅動電路不能直接用來驅動常閉型氮化鎵場效 電晶體。也就是，常閉型氮化鎵場效電晶體需要獨特的閘極驅動電路。
關於第一個問題，當將足夠小於約+1V之臨界電壓的電壓(最好的方式是低於0V之負電壓)施加於常閉型氮化鎵場效電晶體之閘極端時，常閉型氮化鎵場效電晶體之關斷時間會縮短。因此，用負電壓來驅動常閉型氮化鎵場效電晶體是較洽當的設計。然而，儘管實現用負電壓來關斷常閉型氮化鎵場效電晶體需要負電壓源，但負電壓源的設計往往是不受電子產品設計者較歡迎的。
關於第二問題，當將足夠大於臨界電壓的一電壓施加於常閉型氮化鎵場效電晶體之閘極端時，常閉型氮化鎵場效電晶體之導通時間會被縮短。更確切地說，縮短導通時間需要瞬間大電流，並且產生如此的大電流最好的實現方式是利用較高的電壓。然而，卻不能直接將用於矽金氧半場效電晶體之高電壓(如，10V)施加於常閉型氮化鎵場效電晶體之閘極端，原因是高電壓會損壞常閉型氮化鎵場效電晶體。
因此，極需波形轉換電路用來將矽金氧半場效電晶體之閘極驅動電壓轉換成適用於常閉型氮化鎵場效電晶體之閘極驅動電壓，而且不會降低切換速度，並且該波形轉換電路能夠適用於任何類型的電晶體。
為了解決上述問題，本發明提供一波形轉換電路用以將適用於矽金氧半場效電晶體(Si MOSFET)之閘極驅動 電壓轉換至常閉型氮化鎵場效電晶體(GaN FET)，而且不會降低切換速度亦不須提供額外負電壓源來關斷常閉型氮化鎵場效電晶體。
有鑑於此，本發明提出一種波形轉換電路，用以將來自一控制器之一控制信號施加至一開關元件之一閘極端，藉此將上述開關元件導通以及關斷，其中上述開關元件具有上述閘極端、一汲極端以及一源極端。上述波形轉換電路包括：一並聯電路以及一電壓箝位單元。上述並聯電路包括一第一電容以及一第一電阻，其中上述並聯電路耦接於上述控制器以及上述開關元件之上述閘極端之間。上述電壓箝位單元耦接於上述開關元件之上述閘極端以及上述源極端之間，且用以箝制上述閘極端以及上述源極端之間的跨壓。
根據本發明之一實施例，上述控制信號之範圍係自一高電壓位準至一低電壓位準，一第一電壓係轉換自上述控制信號之上述低電壓位準，一第二電壓係轉換自上述控制信號之上述高電壓位準。
根據本發明之一實施例，波形轉換電路將上述控制信號轉換至一驅動信號，上述驅動信號之範圍係自上述第二電壓至上述第一電壓。
根據本發明之一實施例，上述第一電壓係不大於上述低電壓位準。
根據本發明之一實施例，上述第二電壓係不大於上述高電壓位準。
根據本發明之一實施例，上述電壓箝位單元包 括：一齊納二極體。上述齊納二極體包括一陽極端以及一陰極端，其中上述陽極端耦接至上述開關元件之上述源極端，上述陰極端耦接至上述開關元件之上述閘極端，其中上述第一電壓係由上述齊納二極體之一順向導通電壓所決定，上述第二電壓係由上述齊納二極體之一反向崩潰電壓所決定。
根據本發明之另一實施例，上述電壓箝位單元包括：一齊納二極體。上述齊納二極體包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第一電壓係由上述齊納二極體之一反向崩潰電壓所決定，上述第二電壓係由上述齊納二極體之一順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一二極體。上述二極體包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第二電壓係由上述二極體之一順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一齊納二極體以及一第二齊納二極體。上述第一齊納二極體包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述閘極端。上述第二齊納二極體包括一第二陽極端以及一第二陰極端，其中上述第二陰極端係耦接至上述第一陰極端，上述第二陽極端係耦接至上述開關元件之上述源極端。上述第一電壓係由上述第二齊納二極體之一第二順向導通電壓以及上述第一齊納二極體之一第一反向 崩潰電壓之和所決定，上述第二電壓係由上述第一齊納二極體之一第一順向導通電壓以及上述第二齊納二極體之一第二反向崩潰電壓之和所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一二極體以及一第二二極體。上述第一二極體包括一第一陽極端以及一第一陰極端，其中第一陰極端係耦接至上述開關元件之上述閘極端，上述第一陽極端係耦接至上述開關元件之上述源極端。上述第二二極體包括一第二陽極端以及一第二陰極端，其中上述第二陽極端係耦接至上述開關元件之上述閘極端，上述第二陰極端係耦接至上述開關元件之上述源極端。上述第一電壓係由上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係由上述第二二極體之一第二順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一二極體以及一齊納二極體。上述第一二極體包括一第一陽極端以及一第一陰極端，其中第一陽極端係耦接至上述開關元件之上述閘極端。上述齊納二極體包括一齊納陽極端以及一齊納陰極端，其中上述齊納陽極端係耦接至上述開關元件之上述源極端，上述齊納陰極端係耦接至上述第一陰極端。上述第一電壓係由上述低電壓位準減去儲存於上述第一電容之上述電容電壓所決定，其中上述電容電壓係等於上述高電壓位準減去上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓之和。上述第二電壓係由上述齊納二極體之上述齊納反向崩潰電壓以及上述第一二極體之上 述順向導通電壓之和所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一齊納二極體以及一第一二極體。上述齊納二極體包括一齊納陽極端以及一齊納陰極端，其中齊納陽極端係耦接至上述開關元件之上述閘極端。上述第一二極體包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述源極端，上述第一陰極端係耦接至上述齊納陰極端。上述第一電壓係由上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係等於上述高電壓位準。
根據本發明之一實施例，上述電壓箝位單元以及上述開關元件係封裝在一起。
本發明更提出一種波形轉換電路，用以將範圍自一高電壓位準至一參考節點之一低電壓位準的一控制信號轉換至一驅動信號。上述波形轉換電路包括：一並聯電路以及一電壓箝位單元。上述並聯電路包括一第一電容以及一第一電阻且用以接收上述控制信號而於一第一節點產生上述驅動信號。上述電壓箝位單元耦接於上述第一節點以及上述參考節點之間，其中上述電壓箝位單元用以箝位上述驅動信號。
根據本發明之一實施例，一第一電壓係轉換自上述控制信號之上述低電壓位準，一第二電壓係轉換自上述控制信號之上述高電壓位準，其中上述驅動信號之範圍係為上述第二電壓至上述第一電壓。
根據本發明之一實施例，上述第一電壓係不大於 上述低電壓位準。
根據本發明之一實施例，上述第二電壓係不大於上述高電壓位準。
根據本發明之一實施例，上述電壓箝位單元包括：一齊納二極體。上述齊納二極體包括一陽極端以及一陰極端，其中上述陽極端耦接至上述參考節點，上述陰極端耦接至上述第一節點，其中上述第一電壓係由上述齊納二極體之一順向導通電壓所決定，上述第二電壓係由上述齊納二極體之一反向崩潰電壓所決定。
根據本發明之另一實施例，上述電壓箝位單元包括：一齊納二極體。上述齊納二極體包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述第一節點，上述陰極端係耦接至上述參考節點，其中上述第一電壓係由上述齊納二極體之一反向崩潰電壓所決定，上述第二電壓係由上述齊納二極體之一順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一二極體。上述二極體包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述第一節點，上述陰極端係耦接至上述參考節點，其中上述第二電壓係由上述二極體之一順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一齊納二極體以及一第二齊納二極體。上述第一齊納二極體包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述第一節點。上述第二齊納二極體包括一第二 陽極端以及一第二陰極端，其中上述第二陰極端係耦接至上述第一陰陽極端，上述第二陽極端係耦接至上述參考節點。上述第一電壓係由上述第二齊納二極體之一第二順向導通電壓以及上述第一齊納二極體之一第一反向崩潰電壓之和所決定，上述第二電壓係由上述第一齊納二極體之一第一順向導通電壓以及上述第二齊納二極體之一第二反向崩潰電壓之和所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一二極體以及一第二二極體。上述第一二極體包括一第一陽極端以及一第一陰極端，其中第一陰極端係耦接至上述第一節點，上述第一陽極端係耦接至上述參考節點。上述第二二極體包括一第二陽極端以及一第二陰極端，其中上述第二陽極端係耦接至上述第一節點，上述第二陰極端係耦接至上述參考節點。上述第一電壓係由上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係由上述第二二極體之一第二順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一二極體以及一齊納二極體。上述第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陽極端係耦接至上述第一節點。上述齊納二極體包括一齊納陽極端以及一齊納陰極端，其中上述齊納陽極端係耦接至上述參考節點，上述齊納陰極端係耦接至上述第一陰極端。上述第一電壓係由上述低電壓位準減去儲存於上述第一電容之一電容電壓所決定，其中上述電容電壓係等於上述高電壓位準減去上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電 壓之和。上述第二電壓係由上述齊納二極體之上述齊納反向崩潰電壓以及上述第一二極體之上述順向導通電壓之和所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一齊納二極體以及一第一二極體。上述齊納二極體包括一齊納陽極端以及一齊納陰極端，其中齊納陽極端係耦接至上述開關元件之上述閘極端。上述第一二極體包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述參考節點，上述第一陰極端係耦接至上述齊納陰極端。上述第一電壓係由上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係等於上述高電壓位準。
本發明更提出一閘極驅動電路，藉由將一驅動電壓施加至一開關元件之一閘極端而使得上述開關元件導通以及關斷，其中上述開關元件包括上述閘極端、一汲極端以及耦接至一參考節點之一源極端。上述閘極驅動電路包括：一控制器以及一波形轉換電路。上述控制器由一高電壓位準以及一低電壓位準供電而產生一控制信號，其中上述控制信號之範圍係為上述高電壓位準至上述參考節點之上述低電壓位準。上述波形轉換電路接收上述控制信號而產生上述驅動信號，其中上述波形轉換電路包括：一並聯電路以及一電壓箝位單元。上述並聯電路包括一第一電阻以及一第一電容，其中上述並聯電路耦接於上述控制器以及上述開關元件之上述閘極端之間。上述電壓箝位單元耦接於上述開關元件之上述閘極端以及上述源極端之間，且用以箝位上述驅動信號。
根據本發明之一實施例，一第一電壓係轉換自上述控制信號之上述低電壓位準，一第二電壓係轉換自上述控制信號之上述高電壓位準。
根據本發明之一實施例，上述波形轉換電路將範圍自上述高電壓位準至上述低電壓位準之上述控制信號轉換至範圍自上述第二電壓至上述第一電壓之上述驅動信號。
根據本發明之一實施例，上述第一電壓係不大於上述低電壓位準。
根據本發明之一實施例，上述第二電壓係不大於上述高電壓位準。
根據本發明之一實施例，上述電壓箝位單元包括：一齊納二極體。上述齊納二極體包括一陽極端以及一陰極端，其中上述陽極端耦接至上述開關元件之上述源極端，上述陰極端耦接至上述開關元件之上述閘極端，其中上述第一電壓係由上述齊納二極體之一順向導通電壓所決定，上述第二電壓係由上述齊納二極體之一反向崩潰電壓所決定。
根據本發明之另一實施例，上述電壓箝位單元包括：一齊納二極體。上述齊納二極體包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第一電壓係由上述齊納二極體之一反向崩潰電壓所決定，上述第二電壓係由上述齊納二極體之一順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一二極體。上述二極體包括一陽極端以及一陰極端，其中 上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第二電壓係由上述二極體之一順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一齊納二極體以及一第二齊納二極體。上述第一齊納二極體包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述閘極端。上述第二齊納二極體包括一第二陽極端以及一第二陰極端，其中上述第二陰極端係耦接至上述第一陰極端，上述第二陽極端係耦接至上述開關元件之上述源極端。上述第一電壓係由上述第二齊納二極體之一第二順向導通電壓以及上述第一齊納二極體之一第一反向崩潰電壓之和所決定，上述第二電壓係由上述第一齊納二極體之一第一順向導通電壓以及上述第二齊納二極體之一第二反向崩潰電壓之和所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一二極體以及一第二二極體。上述第一二極體包括一第一陽極端以及一第一陰極端，其中第一陰極端係耦接至上述開關元件之上述閘極端，上述第一陽極端係耦接至上述開關元件之上述源極端。上述第二二極體包括一第二陽極端以及一第二陰極端，其中上述第二陽極端係耦接至上述開關元件之上述閘極端，上述第二陰極端係耦接至上述開關元件之上述源極端。上述第一電壓係由上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係由上述第二二極體之一第二順向導通電壓所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一第一二極體以及一齊納二極體。上述第一二極體包括一第一陽極端以及一第一陰極端，其中第一陽極端係耦接至上述開關元件之上述閘極端。上述齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中上述齊納陽極端係耦接至上述開關元件之上述源極端，上述齊納陰極端係耦接至上述第一陰極端。上述第一電壓係由上述低電壓位準減去儲存於上述第一電容之上述電容電壓所決定，其中上述電容電壓係等於上述高電壓位準減去上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓之和。上述第二電壓係由上述齊納二極體之上述齊納反向崩潰電壓以及上述第一二極體之上述順向導通電壓之和所決定。
根據本發明之又一實施例，上述電壓箝位單元包括：一齊納二極體以及一第一二極體。上述齊納二極體包括一齊納陽極端以及一齊納陰極端，其中齊納陽極端係耦接至上述開關元件之上述閘極端。上述第一二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述源極端，上述第一陰極端係耦接至上述齊納陰極端。上述第一電壓係由上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係等於上述高電壓位準。
根據本發明之一實施例，上述電壓箝位單元以及上述開關元件係封裝在一起。
以下的實施例將參考附圖，以利詳細說明。
10‧‧‧開關元件
100‧‧‧閘極驅動電路
110‧‧‧控制器
120‧‧‧波形轉換電路
121‧‧‧並聯電路
122‧‧‧電壓箝位單元
210‧‧‧啟動脈衝
220‧‧‧關閉脈衝
G‧‧‧閘極端
S‧‧‧源極端
D‧‧‧汲極端
R1‧‧‧第一電阻
R2‧‧‧第二電阻
C1‧‧‧第一電容
S1‧‧‧第一開關
S2‧‧‧第二開關
SC‧‧‧控制信號
SD‧‧‧驅動信號
VC‧‧‧電容電壓
VH‧‧‧高電壓位準
VL‧‧‧低電壓位準
VN‧‧‧第一電壓
VP‧‧‧第二電壓
VPO‧‧‧過衝電壓
VNO‧‧‧下衝電壓
Z1‧‧‧第一齊納二極體
NA1‧‧‧第一陽極端
NC1‧‧‧第一陰極端
VF1‧‧‧順向導通電壓
VR1‧‧‧第一反向崩潰電壓
Z2‧‧‧第二齊納二極體
NA2‧‧‧第二陽極端
NC2‧‧‧第二陰極端
VF2‧‧‧第二順向導通電壓
VR2‧‧‧第二反向崩潰電壓
Z3‧‧‧第三齊納二極體
Z4‧‧‧第四齊納二極體
NA3‧‧‧第三陽極端
NC3‧‧‧第三陰極端
NA4‧‧‧第四陽極端
NC4‧‧‧第四陰極端
VF3‧‧‧第三順向導通電壓
VR3‧‧‧第三反向崩潰電壓
VF4‧‧‧第四順向導通電壓
VR4‧‧‧第四反向崩潰電壓
D5‧‧‧第五二極體
NA5‧‧‧第五陽極端
NC5‧‧‧第五陰極端
VF5‧‧‧第五順向導通電壓
D6‧‧‧第六二極體
VF6‧‧‧第六順向導通電壓
D7‧‧‧第七二極體
VF7‧‧‧第七順向導通電壓
D8‧‧‧第八二極體
NA8‧‧‧第八陽極端
NC8‧‧‧第八陰極端
VF8‧‧‧第八順向導通電壓
Z9‧‧‧第九齊納二極體
NA9‧‧‧第九陽極端
NC9‧‧‧第九陰極端
VR9‧‧‧第九反向崩潰電壓
Z10‧‧‧第十齊納二極體
NA10‧‧‧第十陽極端
NC10‧‧‧第十陰極端
VR10‧‧‧第十反向崩潰電壓
D11‧‧‧第十一二極體
NA11‧‧‧第十一陽極端
NC11‧‧‧第十一陰極端
VF11‧‧‧第十一順向導通電壓
第1圖係顯示根據本發明之一實施例所述之閘極驅動電路之方塊圖；第2圖係顯示根據本發明之一實施例所述之波形轉換電路120之功能；第3圖係顯示根據本發明之另一實施例所述之閘極驅動電路之方塊圖；第4圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第5圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第6圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第7圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第8圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第9圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第10圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第11圖係顯示根據本發明之又一實施例所述之閘極驅動電 路之方塊圖；第12圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；第13圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖；以及第14圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。
以下說明為本發明的實施例。其目的是要舉例說明本發明一般性的原則，不應視為本發明之限制，本發明之範圍當以申請專利範圍所界定者為準。
值得注意的是，以下所揭露的內容可提供多個用以實踐本發明之不同特點的實施例或範例。以下所述之特殊的元件範例與安排僅用以簡單扼要地闡述本發明之精神，並非用以限定本發明之範圍。此外，以下說明書可能在多個範例中重複使用相同的元件符號或文字。然而，重複使用的目的僅為了提供簡化並清楚的說明，並非用以限定多個以下所討論之實施例以及/或配置之間的關係。此外，以下說明書所述之一個特徵連接至、耦接至以及/或形成於另一特徵之上等的描述，實際可包含多個不同的實施例，包括該等特徵直接接觸，或者包含其它額外的特徵形成於該等特徵之間等等，使得該等特徵並非直接接觸。
第1圖係顯示根據本發明之一實施例所述之閘極 驅動電路之方塊圖。如第1圖所示，閘極驅動電路100用以導通以及關斷開關元件10，其中開關元件10包括閘極端G、源極端S以及汲極端D。根據本發明之一實施例，開關元件10係為常閉型電晶體。根據本發明之另一實施例，開關元件10係唯一常閉型氮化鎵場效電晶體。
閘極驅動電路100包括控制器110以及波形轉換電路120。控制器110接收高電壓位準VH以及低電壓位準VL之供電，且包括第一開關S1以及第二開關S2。第一開關S1以及第二開關S2交替地導通以及關斷，並以控制信號SC產生啟動脈衝以及關閉脈衝。為了簡化說明之目的，控制器110係簡化為第一開關S1以及第二開關S2。
控制信號SC之啟動脈衝以及關閉脈衝係經由包含第一電阻R1以及第一電容C1之並聯電路121，而施加於開關元件10之閘極端G。由於高電壓位準VH係超過開關元件10之崩潰電壓，當控制信號SC之啟動脈衝經由並聯電路121施加於開關元件10之閘極端G時，耦接於開關元件10之閘極端G以及源極端S之電壓箝位單元122係用以箝制閘極端G以及源極端S之間的電壓。也就是，由於電壓箝位單元122以及開關元件10之源極端S皆耦接至低電壓位準VL，當控制信號SC之啟動脈衝施加於開關元件10之閘極端G時，電壓箝位單元122用以將驅動信號SD箝制在低於開關元件10之崩潰電壓。
當控制信號SC之關閉脈衝透過並聯電路121而施加於開關元件10之閘極端G時，電壓箝位單元122用以箝制儲存於第一電容C1之電容電壓VC。根據本發明之一實施例，低電 壓位準VL係等於接地位準，因此驅動信號SD係等於電容電壓VC之負數。根據本發明之一實施例，常閉型氮化鎵場效電晶體需要負偏壓將其關斷，當開關元件10係為常閉型氮化鎵場效電晶體時，第一電容C1結合電壓箝位單元122能夠妥善地關斷開關元件10。
第2圖係顯示根據本發明之一實施例所述之波形轉換電路120之功能。如第2圖所示，在此控制信號SC係以電壓範圍在高電壓位準VH以及低電壓位準VL之間的方波為例。
當波形轉換電路120接收到控制信號SC之啟動脈衝210時，電壓箝位單元122將驅動信號SD箝制於電壓箝位單元122之第二電壓VP。第一電阻R1用以箝制自控制信號SC經電壓箝位單元122流至低電壓位準VL之電流。
過充電壓VPO可由第一電容C1以及沿著控制信號SC經過第一電容C1至電壓箝位單元122之路徑的寄生電阻所決定。根據本發明之一實施例，過充電壓VPO最高達高電壓位準VH。根據本發明之一實施例，驅動信號SD之過充電壓VPO用以快速地導通開關元件10，而驅動信號SD接著箝制於第二電壓VP以將開關元件10之傳導損耗維持在很低的狀態。
當波形轉換電路120接收到控制信號SC之關閉脈衝220時，低電壓位準VL施加於第一電容C1之一端。由於當控制信號SC為高電壓位準VH時電容電壓VC已經儲存於第一電容C1中，當低電壓位準VL施加於第一電容C1時，驅動信號SD係為負電壓，並且驅動信號SD被箝制為電壓箝位單元122之第一電壓VN。
同樣的，下衝電壓VNO也是由第一電容C1以及沿著控制信號SC經第一電容C1至電壓箝位單元122之路徑的寄生電阻所決定。根據本發明之一實施例，驅動信號SD之下衝電壓VNO用以快速地關斷開關元件10，並且驅動信號SD隨後箝制於第一電壓VN以將開關元件10之漏電損耗維持在很低的狀態。根據本發明之一實施例，第一電壓VN係低於低電壓位準VL，且用以避免開關元件10因雜訊干擾而導通。
根據本發明之一應用實施例，高電壓位準VH係為12V、低電壓位準VL係為0V、開關元件10之臨界電壓係為1V以及開關元件10之閘極端至源極端的正常操作電壓範圍係為-5V~7V。因此，第二電壓VP係箝制於6V附近以維持開關元件10之導通電阻夠低，並且第一電壓VN係箝制於-1V以確保開關元件10完全關斷。
第3圖係顯示根據本發明之另一實施例所述之閘極驅動電路之方塊圖。如第3圖所示，電壓箝位單元122包括第一齊納二極體Z1。第一齊納二極體Z1包括第一陽極端NA1以及第一陰極端NC1，當電流自第一陽極端NA1經第一齊納二極體Z1至第一陰極端NC1時，第一齊納二極體Z1之跨壓係定義為第一順向導通電壓VF1。根據本發明之一實施例，當電流自第一陰極端NC1經第一齊納二極體Z1流至第一陽極端NA1，第一齊納二極體Z1之跨壓係定義為第一反向崩潰電壓VR1。
根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，驅動信號SD最終將箝制於第一齊納二極體Z1之第一反向崩潰電壓VR1。根據本發明之 一實施例，當波形轉換電路120接收之控制信號SC位於低電壓位準VL時，驅動信號SD箝制於低電壓位準VL減去第一齊納二極體Z1之第一順向導通電壓VF1。
根據本發明之一實施例，第一順向導通電壓VF1係為0.7V、第一反向崩潰電壓VR1係為6V、高電壓位準VH係為12V以及低電壓位準VL係為0V。當控制信號SC係為12V時，驅動信號SD箝制於6V，當控制信號SC係為0V時，驅動信號SD箝制於-0.7V。因此，當開關元件10以常閉型氮化鎵場效電晶體為例，開關元件10之導通電阻可因驅動信號SD係為6V而維持在很低的狀態，並且開關元件10可因驅動信號SD係為-0.7V而完全關斷。
第4圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。比較第4圖之電壓箝位單元122以及第3圖之電壓箝位單元122，第二齊納二極體Z2之第二陽極端NA2係耦接至並聯電路121，且低電壓位準VL施加於第二齊納二極體Z2之第二陰極端NC2。根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，驅動信號SD係由第二齊納二極體Z2之第二順向導通電壓VF2所決定。根據本發明之另一實施例，當波形轉換電路120接收之控制信號SC位於低電壓位準VL時，驅動信號SD最終箝制於低電壓位準VL減去第二齊納二極體Z2之第二反向崩潰電壓VR2。
第5圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第5圖所示，電壓箝位單元122包括第三齊納二極體Z3以及第四齊納二極體Z4。第三齊納二極體Z3 之第三陰極端NC3耦接至第四齊納二極體Z4之第四陰極端NC4，第三陽極端NA3耦接至開關元件10之閘極端G，並且第四陽極端NA4耦接至開關元件10之源極端S。
根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，驅動信號SD箝制於第三齊納二極體Z3之第三順向導通電壓VF3以及第四齊納二極體Z4之第四反向崩潰電壓VR4之和。根據本發明之另一實施例，當波形轉換電路120接收之控制信號SC位於低電壓位準VL時，驅動信號SD隨之箝位在低電壓位準VL減去第三齊納二極體Z3之第三反向崩潰電壓VR3以及第四齊納二極體Z4之第四順向導通電壓VF4之和。
第6圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第6圖所示，電壓箝位單元122包括具有第五順向導通電壓VF5之第五二極體D5，第五二極體D5之第五陽極端NA5耦接至開關元件10之閘極端G，第五二極體D5之第五陰極端NC5耦接至開關元件10之閘極端S。根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，驅動信號SD係由第五二極體D5之第五順向導通電壓VF5所決定。
根據本發明之另一實施例，當波形轉換電路120接收之控制信號SC位於低電壓位準VL時，由於第五二極體D5在反向偏壓時係為開路狀態，因此驅動信號SD係等於儲存於第一電容C1之電容電壓VC。再者，電容電壓VC係等於高電壓位準VH減去第五順向導通電壓VF5。
第7圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第7圖所示，電壓箝位單元122包括第六二極體D6以及第七二極體D7，其中第六二極體D6具有第六順向導通電壓VF6，第七二極體D7具有第七順向導通電壓VF7。
根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，驅動信號SD係由第六二極體D6之第六順向導通電壓VF6所決定。根據本發明之另一實施例，當波形轉換電路120接收之控制信號SC位於低電壓位準VL時，驅動信號SD箝制於低電壓位準VL減去第七順向導通電壓VF7。
第8圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第8圖所示，電壓箝位單元122包括第八二極體D8以及第九齊納二極體Z9，其中第八二極體D8具有第八順向導通電壓VF8，第九齊納二極體Z9具有第九順向導通電壓VF9以及第九反向崩潰電壓VR9。第八二極體D8之第八陰極端NC8耦接至第九二極體Z9之第九陰極端NC9，第八陽極端NA8係耦接至開關元件10之閘極端G，第九陽極端NA9係耦接至開關元件10之源極端S。
根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，驅動信號SD係箝制於一箝制電壓，其中該箝制電壓等於第八二極體D8之第八順向導通電壓VF8以及第九齊納二極體Z9之第九反向崩潰電壓VR9。因此，第一電容C1所儲存之電容電壓VC等於高電壓位準VH減去該箝制電壓。根據本發明之另一實施例，當波形轉換電路120 接收之控制信號SC位於低電壓位準VL時，由於第八二極體D8在反向偏壓時係為開路狀態，因此驅動信號SD係等於低電壓位準VL減去電容電壓VC。
第9圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第9圖所示，電壓箝位單元122包括第十齊納二極體Z10以及第十一二極體D11。第十齊納二極體Z10之第十陰極端NC10係耦接至第十一二極體D11之第十一陰極端NC11，第十陽極端NA10係耦接至開關元件10之閘極端G，第十一陽極端NA11係耦接至開關元件10之源極端S。
根據本發明之一實施例，當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，由於第十一二極體D11在反向偏壓時係為開路狀態，驅動信號SD係等於高電壓位準VH。根據本發明之另一實施例，當波形轉換電路120接收之控制信號SC係位於低電壓位準VL時，驅動信號SD隨之箝制於低電壓位準VL減去第十齊納二極體Z10之第十反向崩潰電壓VR10以及第十一二極體D11之第十一順向導通電壓VF11。
第10圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第10圖所示，並聯電路122包括第一電阻R1、第二電阻R2以及第一電容C1，其中第二電阻R2係與相互並聯之第一電阻R1以及第一電容C1串聯。
當波形轉換電路120接收之控制信號SC係位於高電壓位準VH，第一電阻R1以及第二電阻R2之總阻抗用以箝制自高電壓位準VH經過電壓箝位單元122而流至低電壓位準VL之電流。再者，第二電阻R2以及第一電容C1用以決定過衝電壓 VPO以及下衝電壓VNO。
第11圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第11圖所示，並聯電路121包括第一電阻R1、第二電阻R2以及第一電容C1，其中相互串聯之第二電阻R2以及第一電容C1係與第一電阻R1並聯。
當波形轉換電路120接收之控制信號SC係位於高電壓位準VH時，第一電阻R1之阻抗用以箝制自高電壓位準VH經過電壓箝位單元122而流至低電壓位準VL之電流。再者，第二電阻R2以及第一電容C1用以決定過衝電壓VPO以及下衝電壓VNO。
第12圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第12圖所示，並聯電路包括第一電阻R1、第二電阻R2以及第一電容C1，其中相互串聯之第二電阻R2以及第一電容C1係與第一電阻R1並聯。控制器110之第一開關S1係耦接至並聯電路121之一端，第二開關S2係耦接至相互串聯之第二電阻R2以及第一電容C1之間。
當波形轉換電路120接收之控制信號SC位於高電壓位準VH時，第一電阻R1之阻抗用以箝制自高電壓位準VH流經電壓箝位單元122而至低電壓位準VL之電流。再者，過衝電壓VPO係由第二電阻R2以及第一電容C1所決定，而下衝電壓VNO係由第一電容C1以及沿著第二開關S2至電壓箝位單元122之路徑之寄生電阻所決定。
第13圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第13圖所示，並聯電路121包括第一 電阻R1、第二電阻R2以及第一電容C1，其中第二電阻R2係耦接至相互並聯之第一電阻R1以及第一電容C1串聯。控制器110之第一開關S1係耦接至第二電阻R2，第二開關S2係耦接至第二電阻R2以及相互並聯之第一電阻R1以及第一電容C1之間。
當波形轉換電路120接收之控制信號SC係位於高電壓位準VH時，第一電阻R1以及第二電阻R2之總阻抗用以箝制自高電壓位準VH流經電壓箝位單元122而至低電壓位準VL之電流。再者，過衝電壓VPO係由第二電阻R2以及第一電容C1所決定，而下衝電壓VNO係由第一電容C1以及沿著第二開關S2至電壓箝位單元122之路徑的寄生電阻所決定。
第14圖係顯示根據本發明之又一實施例所述之閘極驅動電路之方塊圖。如第14圖所示，電壓箝位單元122以及開關元件10係封裝在一起，使得閘極驅動電路100僅包括控制器110以及並聯電路121。
如第3-14圖所示，波形轉換電路之各種實施例皆已詳細說明。就算常閉型氮化鎵場效電晶體之崩潰電壓低於矽金氧半場效電晶體之崩潰電壓，原先設計來驅動矽金氧半場效電晶體之控制器能夠藉由將第3-14圖所示之波形轉換電路***至控制器以及開關元件之間，而驅動常閉型氮化鎵場效電晶體，且不需修改控制器。
以上所述為實施例的概述特徵。所屬技術領域中具有通常知識者應可以輕而易舉地利用本發明為基礎設計或調整以實行相同的目的和/或達成此處介紹的實施例的相同優點。所屬技術領域中具有通常知識者也應了解相同的配置不應 背離本創作的精神與範圍，在不背離本創作的精神與範圍下他們可做出各種改變、取代和交替。說明性的方法僅表示示範性的步驟，但這些步驟並不一定要以所表示的順序執行。可另外加入、取代、改變順序和/或消除步驟以視情況而作調整，並與所揭露的實施例精神和範圍一致。

Claims (31)

  1. 一種波形轉換電路，用以將來自一控制器之一控制信號轉換至一驅動信號，並將上述驅動信號施加至一開關元件之一閘極端而將上述開關元件導通以及關斷，其中上述開關元件具有上述閘極端、一汲極端以及一源極端，其中上述控制信號以及上述驅動信號係為方波，上述控制信號具有一高電壓位準以及一低電壓位準，上述波形轉換電路將上述低電壓位準轉換至上述驅動信號之一第一電壓，將上述高電壓位準轉換至上述驅動信號之一第二電壓，上述波形轉換電路包括：一並聯電路，包括一第一電容以及一第一電阻，其中上述並聯電路耦接於上述控制器以及上述開關元件之上述閘極端之間；以及一電壓箝位單元，耦接於上述開關元件之上述閘極端以及上述源極端之間，且用以箝制上述閘極端以及上述源極端之間的跨壓。
  2. 如申請專利範圍第1項所述之波形轉換電路，其中上述第一電壓係不大於上述低電壓位準。
  3. 如申請專利範圍第1項所述之波形轉換電路，其中上述第二電壓係不大於上述高電壓位準。
  4. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一齊納二極體，包括一陽極端以及一陰極端，其中上述陽極端耦接至上述開關元件之上述源極端，上述陰極端耦接至上述開關元件之上述閘極端，其中上述第一電壓係由上述齊納二極體之一順向導通電壓所決定，上述第二電壓係由上述齊納二極體之一反向崩潰電壓所決定。
  5. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一齊納二極體，包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第一電壓係由上述齊納二極體之一反向崩潰電壓所決定，上述第二電壓係由上述齊納二極體之一順向導通電壓所決定。
  6. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一二極體，包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第二電壓係由上述二極體之一順向導通電壓所決定。
  7. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一第一齊納二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述閘極端；以及一第二齊納二極體，包括一第二陽極端以及一第二陰極端，其中上述第二陰極端係耦接至上述第一陰極端，上述第二陽極端係耦接至上述開關元件之上述源極端；其中上述第一電壓係由上述第二齊納二極體之一第二順向導通電壓以及上述第一齊納二極體之一第一反向崩潰電壓之和所決定；其中上述第二電壓係由上述第一齊納二極體之一第一順向導通電壓以及上述第二齊納二極體之一第二反向崩潰電壓之和所決定。
  8. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陰極端係耦接至上述開關元件之上述閘極端，上述第一陽極端係耦接至上述開關元件之上述源極端；以及一第二二極體，包括一第二陽極端以及一第二陰極端，其中上述第二陽極端係耦接至上述開關元件之上述閘極端，上述第二陰極端係耦接至上述開關元件之上述源極端；其中上述第一電壓係由上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係由上述第二二極體之一第二順向導通電壓所決定。
  9. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陽極端係耦接至上述開關元件之上述閘極端；以及一齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中上述齊納陽極端係耦接至上述開關元件之上述源極端，上述齊納陰極端係耦接至上述第一陰極端；其中上述第一電壓係由上述低電壓位準減去儲存於上述第一電容之上述電容電壓所決定，其中上述電容電壓係等於上述高電壓位準減去上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓之和；其中上述第二電壓係由上述齊納二極體之上述齊納反向崩潰電壓以及上述第一二極體之上述順向導通電壓之和所決定。
  10. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元包括：一齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中齊納陽極端係耦接至上述開關元件之上述閘極端；以及一第一二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述源極端，上述第一陰極端係耦接至上述齊納陰極端；其中上述第一電壓係由上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓所決定；其中上述第二電壓係等於上述高電壓位準。
  11. 如申請專利範圍第1項所述之波形轉換電路，其中上述電壓箝位單元以及上述開關元件係封裝在一起。
  12. 一種波形轉換電路，用以將一控制信號之一低電壓位準轉換至一驅動信號之一第一電壓，將上述控制信號之一高電壓位準轉換至上述驅動信號之一第二電壓，其中上述控制信號以及上述驅動信號係為方波，上述波形轉換電路包括：一並聯電路，包括一第一電容以及一第一電阻且用以接收上述控制信號而於一第一節點產生上述驅動信號；以及一電壓箝位單元，耦接於上述第一節點以及上述參考節點之間，其中上述電壓箝位單元用以箝位上述驅動信號。
  13. 如申請專利範圍第12項所述之波形轉換電路，其中上述第二電壓係不大於上述高電壓位準。
  14. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一齊納二極體，包括一陽極端以及一陰極端，其中上述陽極端耦接至上述參考節點，上述陰極端耦接至上述第一節點，其中上述第一電壓係由上述齊納二極體之一順向導通電壓所決定，上述第二電壓係由上述齊納二極體之一反向崩潰電壓所決定。
  15. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一齊納二極體，包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述第一節點，上述陰極端係耦接至上述參考節點，其中上述第一電壓係由上述齊納二極體之一反向崩潰電壓所決定，上述第二電壓係由上述齊納二極體之一順向導通電壓所決定。
  16. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一二極體，包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述第一節點，上述陰極端係耦接至上述參考節點，其中上述第二電壓係由上述二極體之一順向導通電壓所決定。
  17. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一第一齊納二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述第一節點；以及一第二齊納二極體，包括一第二陽極端以及一第二陰極端，其中上述第二陰極端係耦接至上述第一陰極端，上述第二陽極端係耦接至上述參考節點；其中上述第一電壓係由上述第二齊納二極體之一第二順向導通電壓以及上述第一齊納二極體之一第一反向崩潰電壓之和所決定；其中上述第二電壓係由上述第一齊納二極體之一第一順向導通電壓以及上述第二齊納二極體之一第二反向崩潰電壓之和所決定。
  18. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陰極端係耦接至上述第一節點，上述第一陽極端係耦接至上述參考節點；以及一第二二極體，包括一第二陽極端以及一第二陰極端，其中上述第二陽極端係耦接至上述第一節點，上述第二陰極端係耦接至上述參考節點；其中上述第一電壓係由上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係由上述第二二極體之一第二順向導通電壓所決定。
  19. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陽極端係耦接至上述第一節點；以及一齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中上述齊納陽極端係耦接至上述參考節點，上述齊納陰極端係耦接至上述第一陰極端；其中上述第一電壓係由上述低電壓位準減去儲存於上述第一電容之一電容電壓所決定，其中上述電容電壓係等於上述高電壓位準減去上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓之和；其中上述第二電壓係由上述齊納二極體之上述齊納反向崩潰電壓以及上述第一二極體之上述順向導通電壓之和所決定。
  20. 如申請專利範圍第12項所述之波形轉換電路，其中上述電壓箝位單元包括：一齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中齊納陽極端係耦接至上述開關元件之上述閘極端；以及一第一二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述參考節點，上述第一陰極端係耦接至上述齊納陰極端；其中上述第一電壓係由上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓所決定；其中上述第二電壓係等於上述高電壓位準。
  21. 一閘極驅動電路，用以將一驅動電壓轉換至一驅動信號，並將上述驅動信號施加至一開關元件之一閘極端而使得上述開關元件導通以及關斷，其中上述開關元件包括上述閘極端、一汲極端以及耦接至一參考節點之一源極端，其中上述控制信號以及上述驅動信號係為方波，上述控制信號具有一高電壓位準以及一低電壓位準，上述波形轉換電路將上述低電壓位準轉換至上述驅動信號之一第一電壓，將上述高電壓位準轉換至上述驅動信號之一第二電壓，上述閘極驅動電路包括：一控制器，由一高電壓位準以及一低電壓位準供電而產生一控制信號，其中上述控制信號之範圍係為上述高電壓位準至上述參考節點之上述低電壓位準；以及一波形轉換電路，接收上述控制信號而產生上述驅動信號，其中上述波形轉換電路包括：一並聯電路，包括一第一電阻以及一第一電容，其中上述並聯電路耦接於上述控制器以及上述開關元件之上述閘極端之間；以及一電壓箝位單元，耦接於上述開關元件之上述閘極端以及上述源極端之間，且用以箝位上述驅動信號。
  22. 如申請專利範圍第21項所述之閘極驅動電路，其中上述第一電壓係不大於上述低電壓位準。
  23. 如申請專利範圍第21項所述之閘極驅動電路，其中上述第二電壓係不大於上述高電壓位準。
  24. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一齊納二極體，包括一陽極端以及一陰極端，其中上述陽極端耦接至上述開關元件之上述源極端，上述陰極端耦接至上述開關元件之上述閘極端，其中上述第一電壓係由上述齊納二極體之一順向導通電壓所決定，上述第二電壓係由上述齊納二極體之一反向崩潰電壓所決定。
  25. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一齊納二極體，包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第一電壓係由上述齊納二極體之一反向崩潰電壓所決定，上述第二電壓係由上述齊納二極體之一順向導通電壓所決定。
  26. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一二極體，包括一陽極端以及一陰極端，其中上述陽極端係耦接至上述開關元件之上述閘極端，上述陰極端係耦接至上述開關元件之上述源極端，其中上述第二電壓係由上述二極體之一順向導通電壓所決定。
  27. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一第一齊納二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述閘極端；以及一第二齊納二極體，包括一第二陽極端以及一第二陰極端，其中上述第二陰極端係耦接至上述第一陰極端，上述第二陽極端係耦接至上述開關元件之上述源極端；其中上述第一電壓係由上述第二齊納二極體之一第二順向導通電壓以及上述第一齊納二極體之一第一反向崩潰電壓之和所決定；其中上述第二電壓係由上述第一齊納二極體之一第一順向導通電壓以及上述第二齊納二極體之一第二反向崩潰電壓之和所決定。
  28. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陰極端係耦接至上述開關元件之上述閘極端，上述第一陽極端係耦接至上述開關元件之上述源極端；以及一第二二極體，包括一第二陽極端以及一第二陰極端，其中上述第二陽極端係耦接至上述開關元件之上述閘極端，上述第二陰極端係耦接至上述開關元件之上述源極端；其中上述第一電壓係由上述第一二極體之一第一順向導通電壓所決定，上述第二電壓係由上述第二二極體之一第二順向導通電壓所決定。
  29. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一第一二極體，包括一第一陽極端以及一第一陰極端，其中第一陽極端係耦接至上述開關元件之上述閘極端；以及一齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中上述齊納陽極端係耦接至上述開關元件之上述源極端，上述齊納陰極端係耦接至上述第一陰極端；其中上述第一電壓係由上述低電壓位準減去儲存於上述第一電容之上述電容電壓所決定，其中上述電容電壓係等於上述高電壓位準減去上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓之和；其中上述第二電壓係由上述齊納二極體之上述齊納反向崩潰電壓以及上述第一二極體之上述順向導通電壓之和所決定。
  30. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元包括：一齊納二極體，包括一齊納陽極端以及一齊納陰極端，其中齊納陽極端係耦接至上述開關元件之上述閘極端；以及一第一二極體，包括一第一陽極端以及一第一陰極端，其中上述第一陽極端係耦接至上述開關元件之上述源極端，上述第一陰極端係耦接至上述齊納陰極端；其中上述第一電壓係由上述齊納二極體之一齊納反向崩潰電壓以及上述第一二極體之一第一順向導通電壓所決定；其中上述第二電壓係等於上述高電壓位準。
  31. 如申請專利範圍第21項所述之閘極驅動電路，其中上述電壓箝位單元以及上述開關元件係封裝在一起。
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