TWI632468B - 模型建立方法與模型建立系統 - Google Patents

Abstract

本案揭示一種模型建立方法與執行該方法的模型建 立系統，該方法包含以下步驟：讀取第一網表；由第一網表擷取輸入端連接至初級時脈複振器的網表，並擷取末級時脈複振器連接至輸出端的網表；由第一網表擷取輸入端直接連接至輸出端的網表；由第一網表擷取第一時脈複振器連接至第二時脈複振器的一網表；由第一網表擷取第一時脈輸入端連接至初級時脈複振器與第一時脈複振器的網表；由第一網表擷取第二時脈輸入端連接至末級時脈複振器與第二時脈複振器的網表；以及依據所擷取的網表而產生第二網表。

Description

模型建立方法與模型建立系統

本案係關於一種資料處理方法與資料處理系統，特別係關於一種模型建立方法與模型建立系統。

隨著模型建立技術的快速發展，介面邏輯模型(interface logic model，ILM)係廣泛地運用於積體電路(如，超大型積體電路(very-large-scale integration，VLSI))的設計中並扮演越來越重要的角色。舉例而言，介面邏輯模型可以透過擷取積體電路所對應的完整網表(full netlist)中的部分關鍵網表的方式而產生簡化網表。因此，簡化網表可以作為簡化版關鍵網表以呈現完整網表所具有的特徵。然而，當積體電路具有多個時脈輸入端時，傳統的介面邏輯模型無法於簡化網表中呈現多個時脈輸入端的特徵與特性，從而導致難以依據簡化網表而為具有多個時脈輸入端的積體電路進行精準的靜態時序分析(static timing analysis，STA)。儘管透過直接地改善介面邏輯模型以擷取更多的部分關鍵網表的方式可以有效地改善上述狀況，然而，此種作法亦可能大幅地增加進行靜態時序分析時所須花費的時間。

因此，如何有效地改善傳統的介面邏輯模型以支援精準並有效率的靜態時序分析來進行模型建立方法與模型建立系統的設計，可是一大挑戰。

本案揭示一種模型建立方法與執行該方法的模型建立系統，其中模型建立系統包含儲存器與處理器。模型建立方法包含：透過處理器由儲存器讀取第一網表；透過處理器由第一網表擷取第一子網表與第二子網表，其中第一子網表介於輸入端與初級時脈複振器之間，第二子網表介於末級時脈複振器與輸出端之間；透過處理器由第一網表擷取第三子網表，第三子網表介於輸入端與輸出端之間；透過處理器由第一網表擷取第四子網表，第四子網表介於第一時脈複振器與第二時脈複振器之間，第一時脈複振器為第二時脈複振器之前級時脈複振器，第一時脈複振器耦接於第一時脈輸入端，且第二時脈複振器耦接於第二時脈輸入端；透過處理器由第一網表擷取第五子網表，第五子網表介於第一時脈輸入端與初級時脈複振器之間或介於第二時脈輸入端與初級時脈複振器之間；透過處理器由第一網表擷取第六子網表，第六子網表介於第一時脈輸入端第一時脈輸入端與末級時脈複振器之間或介於第二時脈輸入端與末級時脈複振器之間；透過處理器由第一網表擷取第七子網表，第七子網表介於第一時脈輸入端與第一時脈複振器之間；透過處理器由第一網表擷取第八子網表，第八子網表介於第二 時脈輸入端與第二時脈複振器之間；以及透過處理器依據所擷取的網表而產生第二網表。

本案更揭示一種模型建立系統，且模型建立系統包含儲存器與處理器。儲存器用以儲存第一網表與第二網表。處理器用以由儲存器讀取第一網表，且處理器用以執行以下操作以產生第二網表：由第一網表擷取第一子網表與第二子網表，其中第一子網表介於輸入端與初級時脈複振器之間，第二子網表介於末級時脈複振器與輸出端之間；由第一網表擷取第三子網表，第三子網表介於輸入端與輸出端之間；由第一網表擷取第四子網表，第四子網表介於第一時脈複振器與第二時脈複振器之間，第一時脈複振器為第二時脈複振器之前級時脈複振器，第一時脈複振器耦接於第一時脈輸入端，且第二時脈複振器耦接於第二時脈輸入端；由第一網表擷取第五子網表，第五子網表介於第一時脈輸入端與初級時脈複振器之間或介於第二時脈輸入端與初級時脈複振器之間；由第一網表擷取第六子網表，第六子網表介於第一時脈輸入端與末級時脈複振器之間或介於第二時脈輸入端與末級時脈複振器之間；由第一網表擷取第七子網表，第七子網表介於第一時脈輸入端與第一時脈複振器之間；以及由第一網表擷取第八子網表，第八子網表介於第二時脈輸入端與第二時脈複振器之間。

綜上所述，本案之技術方案與現有技術相比具有明顯的優點和有益效果。藉由上述技術方案，可達到相當的技術進步，並具有產業上的廣泛利用價值，本案所揭示之模型建 立方法與模型建立系統係依據輸入端與輸出端而擷取初級時脈複振器與末級時脈複振器所對應的網表，並依據不同的時脈輸入端而擷取第一時脈複振器與第二時脈複振器所對應的網表，從而增強傳統的介面邏輯模型。因此，本案所揭示之模型建立方法與模型建立系統可以有效地改善傳統的介面邏輯模型(即，改善後的介面邏輯模型可以呈現多個時脈輸入端的特徵與特性)，從而支援精準並有效率的靜態時序分析。

100‧‧‧模型建立系統

110‧‧‧儲存器

112‧‧‧第一網表

114‧‧‧第二網表

120‧‧‧處理器

200A、200C、200E、300A、300C、300E‧‧‧第一網表

200B、200E、200F、300B、300D、300F‧‧‧第二網表

210‧‧‧初級時脈複振器

220‧‧‧末級時脈複振器

230‧‧‧第一時脈複振器

240‧‧‧第二時脈複振器

252、254、256、258‧‧‧邏輯元件

310‧‧‧副網表

312‧‧‧時脈複振器

314‧‧‧邏輯元件

316‧‧‧延遲器

320‧‧‧主網表

322、324‧‧‧延遲器

400‧‧‧模型建立方法

S410、S420、S430、S440、S450、S460、S470、S480、S490‧‧‧步驟

IN‧‧‧輸入端

OUT‧‧‧輸出端

CLK1‧‧‧第一時脈輸入端

CLK2‧‧‧第二時脈輸入端

CLK3‧‧‧第三輸入時脈端

第1圖為依據本案揭示的實施例所繪製的模型建立系統的方塊示意圖；第2A、2C、2E圖為依據本案揭示的實施例所繪製的第一網表的示意圖；第2B、2D、2F圖為依據本案揭示的實施例所繪製的第二網表的示意圖；第3A、3C、3E圖為依據本案揭示的實施例所繪製的第一網表的示意圖；第3B、3D、3F圖為依據本案揭示的實施例所繪製的第二網表的流程圖；以及第4圖為依據本案揭示的實施例所繪製的模型建立系統的流程圖。

下文是舉實施例配合所附圖式作詳細說明，以更好地理解本案的態樣，但所提供的實施例並非用以限制本揭示所涵蓋的範圍，而結構操作的描述非用以限制其執行的順序，任何由元件重新組合的結構，所產生具有均等功效的裝置，皆為本揭示所涵蓋的範圍。

第1圖為依據本案揭示的實施例所繪製的模型建立系統100的方塊示意圖。如第1圖所示，模型建立系統100包含儲存器110與處理器120，且儲存器110電性連接至處理器120。儲存器110用以儲存第一網表112與第二網表114。處理器120用以由儲存器110讀取第一網表112，並為第一網表112進行處理以產生第二網表114。舉例而言，儲存器110可以由電腦硬碟、伺服器或任何具有資料紀錄功能的元件所實施；處理器130可以由中央處理器、微控制器或任何具有資料處理功能的元件所實施。

於一實施例中，請配合第1圖，參閱第2A、2B圖，第2A圖為依據本案揭示的實施例所繪製的第一網表200A的示意圖，且第2B圖為依據本案揭示的實施例所繪製的第二網表的示意圖。處理器120用以讀取第一網表200A，並執行以下操作以產生第二網表200B。首先，處理器120由第一網表200A擷取第一子網表與第二子網表，其中第一子網表介於輸入端IN與初級時脈複振器210之間(包含輸入端IN與初級時脈複振器 210之間的邏輯元件，如第2B圖所示之邏輯元件252)，第二子網表介於末級時脈複振器220連接至輸出端OUT之間(包含末級時脈複振器220與輸出端OUT之間的邏輯元件，如第2B圖所示之邏輯元件254)。其次，處理器120由第一網表200A擷取第三子網表，第三子網表介於輸入端IN與輸出端OUT之間(包含輸入端IN與輸出端OUT之間的邏輯元件，如第2B圖所示之邏輯元件256)。其三，處理器120由第一網表200A擷取第四子網表，第四子網表介於第一時脈複振器230與第二時脈複振器240之間(包含第一時脈複振器230與第二時脈複振器240之間的邏輯元件，如第2B圖所示之邏輯元件258)，第一時脈複振器230為第二時脈複振器240之前級時脈複振器，第一時脈複振器230耦接於第一時脈輸入端CLK1，且第二時脈複振器240耦接於第二時脈輸入端CLK2。

其四，處理器120由第一網表200A擷取第五子網表，第五子網表介於第一時脈輸入端CLK1與初級時脈複振器210之間(包含第一時脈輸入端CLK1與初級時脈複振器210之間的邏輯閘，如第2B圖所示之延遲器)。其五，處理器120由第一網表200A擷取第六子網表，第六子網表介於第二時脈輸入端CLK2與末級時脈複振器220之間(包含第二時脈輸入端CLK2與末級時脈複振器220之間的邏輯閘，如第2B圖所示之延遲器)。其六，處理器120由第一網表200A擷取第七子網表，第七子網表介於第一時脈輸入端CLK1連接至第一時脈複振器230之間(包含第一時脈輸入端CLK1與第一時脈複振器230之 間的邏輯閘，如第2B圖所示之延遲器)。其七，處理器120由第一網表200A擷取第八子網表，第八子網表介於第二時脈輸入端CLK2連接至第二時脈複振器240之間(包含第二時脈輸入端CLK2與第二時脈複振器240之間的邏輯閘，如第2B圖所示之延遲器)。最後，處理器120依據所擷取的網表與相應於所擷取的網表的邏輯元件與邏輯閘而產生第二網表200B(如第2B圖所示)。於部分實施例中，如第2A、2B圖所示，每一初級時脈複振器210、末級時脈複振器220、第一時脈複振器230以及第二時脈複振器240可以由正反器(Flip-flop)所實施，但本案並非僅限於此。

第2C、2E圖為依據本案揭示的實施例所繪製的第一網表的示意圖。須說明的是，本案揭示的實施例之第一網表並不限於第2A、2C、2E圖所繪製的第一網表200A、200C、200E，在此僅例示性地以上述實施例進行說明。請配合第1圖，參閱第2C圖，其第一網表200C與第2A圖之第一網表200A的差異在於，第一網表200C的第一時脈輸入端CLK1直接連接至末級時脈複振器220，且第一網表200C的第二時脈輸入端CLK2並未連接至末級時脈複振器220。如此，由於上述連結關係之差異，處理器120從第2C圖之第一網表200C中擷取第六子網表，其中，第六子網表介於第一時脈輸入端CLK1與末級時脈複振器220之間。此外，請配合第1圖，參閱第2E圖，其第一網表200E與第2A圖之第一網表200A的差異在於，第一網表200E的第二時脈輸入端CLK2直接連接至初級時脈複振 器210，且第一網表200E的第一時脈輸入端CLK1並未連接至初級時脈複振器210。如此，由於上述連結關係之差異，處理器120從第2E圖之第一網表200E擷取第五子網表，其中，第五子網表介於第二時脈輸入端CLK2與初級時脈複振器210之間。總結而論，第2C圖中的第一網表200C由第一時脈輸入端CLK1同時連接至初級時脈複振器210及末級時脈複振器220。另一方面，第2E圖中的第一網表200E由第二時脈輸入端CLK2同時連接至初級時脈複振器210及末級時脈複振器220。

第2D、2F圖為依據本案揭示的實施例所繪製的第二網表的示意圖。須說明的是，本案揭示的實施例之第二網表並不限於第2B、2D、2F圖所繪製的第二網表200B、200D、200F，在此僅例示性地以上述實施例進行說明。其中，第2D圖繪製了對應於第2C圖之第一網表200C的的第二網表200D，而第2F圖繪製了對應於第2E圖之第一網表200E的的第二網表200F。

復參考第1圖。於一實施例中，第一網表112包含主網表與副網表，且處理器120用以依據第一網表112而判斷副網表中的時脈複振器所接收的輸入時脈是否相同於主網表中的第一時脈複振器所接收的輸入時脈，其中時脈複振器耦接於第一時脈複振器。

請配合第1圖，參閱第3A、3B圖。第3A圖為依據本案揭示的實施例所繪製的第一網表300A的示意圖，且第3B 圖為依據本案揭示的實施例所繪製的第二網表300B的示意圖。如第3A圖所示，在第一網表300A中，副網表310的時脈複振器312(作為驅動電路使用)所接收的輸入時脈(由第3A、3B圖所示之第三輸入時脈端CLK3所產生)係相異於主網表320的第一時脈複振器230所接收的輸入時脈(由第3A、3B圖所示之第一輸入時脈端CLK1所產生)，其中，時脈複振器312耦接於第一時脈複振器230。因此，當處理器120判定副網表310的時脈複振器312所接收的輸入時脈CLK3不同於主網表320的第一時脈複振器230所接收的輸入時脈CLK1時，處理器120先執行如2A、2B圖所揭示的上述操作以擷取相應的網表。隨後，處理器120由該第一網表300A擷取一第九子網表，該第九子網表介於該主網表320的第一時脈複振器230與連接於該副網表310的時脈複振器312的輸入時脈端CLK3之間(如第3B圖所示之延遲器、時脈複振器312、邏輯元件314)。

於又一實施例中，請配合第1圖，參閱第3C、3D圖。第3C圖為依據本案揭示的實施例所繪製的第一網表300C的示意圖，且第3D圖為依據本案揭示的實施例所繪製的第二網表300D的示意圖。如第3C圖所示，在第一網表300C中，副網表310的時脈複振器312(作為驅動電路使用)所接收的輸入時脈相同於主網表320的第一時脈複振器230所接收的輸入時脈(均由第3C、3D圖所示之第一輸入時脈端CLK1所產生，且副網表310的時脈複振器312所接收的輸入時脈與主網表320的第一時脈複振器230所接收的輸入時脈之間的延遲時間差異 小於預設門檻值)。舉例而言，副網表310的時脈複振器312所接收的輸入時脈與主網表320的第一時脈複振器230所接收的輸入時脈均為第一輸入時脈端CLK1通過延遲器322所產生的輸入時脈，如此，時脈複振器312所接收的輸入時脈所對應的延遲時間將相似於第一時脈複振器230所接收的輸入時脈，從而導致兩者之間的延遲時間差異將小於預設門檻值。因此，當處理器120判定副網表310的時脈複振器312所接收的輸入時脈相同於主網表320的第一時脈複振器230所接收的輸入時脈時，處理器120先執行如2A、2B圖所揭示的上述操作以擷取相應的網表。隨後，處理器120由第一網表300C擷取第十子網表，第十子網表介於時脈複振器312與第一時脈複振器230之間，不包含時脈複振器312(如第3D圖所示之邏輯元件314)。

於一實施例中，請配合第1圖，參閱第3E、3F圖。第3E圖為依據本案揭示的實施例所繪製的第一網表300E的示意圖，且第3F圖為依據本案揭示的實施例所繪製的第二網表300F的示意圖。如第3E圖所示，在第一網表300E中，副網表310的時脈複振器312(作為驅動電路使用)所接收的輸入時脈相異於主網表320的第一時脈複振器230所接收的輸入時脈(均由第一輸入時脈端CLK1所提供，但副網表310的時脈複振器312所接收的輸入時脈與主網表320的第一時脈複振器230所接收的輸入時脈之間的延遲時間差異大於預設門檻值)。舉例而言，副網表310的時脈複振器312所接收的輸入時脈為第一輸入時脈端CLK1通過延遲器322與延遲器316所產生；主網 表320的第一時脈複振器230所接收的輸入時脈為第一輸入時脈端CLK1通過延遲器322與延遲器324所產生，如此，時脈複振器312所接收的輸入時脈所對應的延遲時間將相異於第一時脈複振器230所接收的輸入時脈，從而導致兩者之間的延遲時間差異將大於預設門檻值。因此，當處理器120判定副網表310的時脈複振器312所接收的輸入時脈相異於主網表320的第一時脈複振器230所接收的輸入時脈時，處理器120用以執行如第3A、3B圖所揭示的上述操作以擷取相應的網表。

於另一實施例中，副網表310的時脈複振器312所接收的輸入時脈與主網表320的第一時脈複振器230所接收的輸入時脈之間的延遲時間差異可以透過下述關係式進行估 測：。D1表示為延遲器322所對應的延 遲時間；D2表示為延遲器316所對應的延遲時間；D3表示為延遲器324所對應的延遲時間。因此，當上述關係式大於預設門檻值時，處理器120判定副網表310所接收的輸入時脈相異於主網表320中的第一時脈複振器230所接收的輸入時脈；反之，則處理器120判定副網表310所接收的輸入時脈相同於主網表320中的第一時脈複振器230所接收的輸入時脈。應瞭解到，上述實施例僅用以示範副網表310中的時脈複振器312所接收的輸入時脈與主網表320中的第一時脈複振器230所接收的輸入時脈之間的延遲時間差異可行的計算方式，並非用以限制本案。舉例而言，延遲器的數量、設置位置以及其所對應的 延遲時間均可以依據實施需求而進行相應地調整。

第4圖為依據本案揭示的實施例所繪製的的模型建立方法400的流程圖。於一實施例中，模型建立方法400可以被實施於第1圖所示的模型建立系統100，但本案並不以此為限。為了易於理解模型建立方法400，後文將以模型建立系統100作為實施模型建立方法400的示範標的。配合第1圖、第2A圖至第2F圖，參考第4圖，模型建立方法400包含以下步驟：S410：透過處理器120由儲存器110讀取第一網表112(例如第一網表200A、第一網表200C或第一網表200E)；S420：透過處理器120由第一網表112擷取第一子網表與第二子網表，其中第一子網表介於輸入端IN與初級時脈複振器210之間，第二子網表介於末級時脈複振器220與輸出端OUT之間；S430：透過處理器120由第一網表112擷取第三子網表，第三子網表介於輸入端IN與輸出端OUT之間；S440：透過處理器120由第一網表112並依據第一時脈輸入端CLK1與第二時脈輸入端CLK2擷取第四子網表，第四子網表介於第一時脈複振器230與第二時脈複振器240之間，且第一時脈複振器230包含第二時脈複振器240之前級時脈複振器；S450：透過處理器120由第一網表112擷取第五子網表，第五子網表介於第一時脈輸入端CLK1與初級時脈複振器210之間或介於第二時脈輸入端CLK2與初級時脈複振器 210之間；S460：透過處理器120由第一網表112擷取第六子網表，第六子網表介於第一時脈輸入端CLK1與末級時脈複振器之間220或介於第二時脈輸入端CLK2連接至末級時脈複振器220之間；S470：透過處理器120由第一網表112擷取第七子網表，第七子網表介於第一時脈輸入端CLK1與第一時脈複振器230之間；S480：透過處理器120由第一網表112擷取第八子網表，第八子網表介於第二時脈輸入端CLK2與第二時脈複振器240之間；以及S490：透過處理器120依據所擷取的上述第一子網表至第八子網表而產生第二網表114。

於一實施例中，第一網表112包含副網表310與主網表320(例如第一網表300A、第一網表300C或第一網表300E)，且模型建立方法400可以透過處理器120加以執行以判斷副網表310的時脈複振器所接收的輸入時脈是否相同於主網表320的第一時脈複振器230所接收的輸入時脈。於另一實施例中，請配合第1圖，參閱第3A、3B圖，當判定副網表310的時脈複振器312所接收的輸入時脈相異於主網表320中的第一時脈複振器230所接收的輸入時脈時，處理器120先執行如上述步驟S410~S490，隨後執行包含以下步驟。

S510：模型建立方法400再透過處理器120由第 一網表112擷取第九子網表，第九子網表介於該主網表320的第一時脈複振器230與連接於該副網表310的時脈複振器312的輸入時脈端CLK3之間(如第3B圖所示之延遲器、時脈複振器312、邏輯元件314)。

於又一實施例中，請配合第1圖，參閱第3C、3D圖，當判定副網表310的時脈複振器312所接收的輸入時脈相同於主網表320中的第一時脈複振器230所接收的輸入時脈時，處理器120先執行如上述步驟S410~S490，隨後執行包含以下步驟。S520：模型建立方法400再透過處理器120由第一網表112擷取第十子網表，第十子網表介於時脈複振器312與第一時脈複振器230之間，不包含時脈複振器312(如第3D圖所示之邏輯元件314)。

於一實施例中，模型建立方法400可以透過處理器120來加以執行以判定副網表310中的時脈複振器312所接收的輸入時脈與主網表320中的第一時脈複振器230所接收的輸入時脈之間的延遲時間差異是否大於預設門檻值。舉例而言，請配合第1圖，參閱第3E、3F圖，模型建立方法400可以透過處理器120來加以執行以依據下述關係式進行估測： 。D1表示為延遲器322所對應的延遲時 間；D2表示為延遲器316所對應的延遲時間；D3表示為延遲器324所對應的延遲時間。因此，當上述關係式大於預設門檻值時，判定副網表310所接收的輸入時脈相異於主網表320中 的第一時脈複振器230所接收的輸入時脈；反之，則判定副網表310所接收的輸入時脈相同於主網表320中的第一時脈複振器230所接收的輸入時脈。應瞭解到，上述實施例僅用以示範副網表310中的時脈複振器312所接收的輸入時脈與主網表320中的第一時脈複振器230所接收的輸入時脈之間的延遲時間差異可行的計算方式，並非用以限制本案。舉例而言，延遲器的數量、設置位置以及其所對應的延遲時間均可以依據實施需求而進行相應地調整。

於上述實施例中，本案所揭示之模型建立方法與模型建立系統係依據輸入端與輸出端而擷取初級時脈複振器與末級時脈複振器所對應的網表，並依據不同的時脈輸入端而擷取第一時脈複振器與第二時脈複振器所對應的網表，從而增強傳統的介面邏輯模型。因此，本案所揭示之模型建立方法與模型建立系統可以有效地改善傳統的介面邏輯模型(即，改善後的介面邏輯模型可以呈現多個時脈輸入端的特徵與特性)，從而支援精準並有效率的靜態時序分析。

技術領域通常知識者可以容易理解到揭示的實施例實現一或多個前述舉例的優點。閱讀前述說明書之後，技術領域通常知識者將有能力對如同此處揭示內容作多種類的更動、置換、等效物以及多種其他實施例。因此本案之保護範圍當視申請專利範圍所界定者與其均等範圍為主。

Claims (10)

1. 一種模型建立方法，應用於一模型建立系統，其中該模型建立系統包含一儲存器與一處理器，且該模型建立方法包含：透過該處理器由該儲存器讀取一第一網表(netlist)；透過該處理器由該第一網表擷取一第一子網表與一第二子網表，其中該第一子網表介於一輸入端與一初級時脈複振器(multi-vibrator)之間，該第二子網表介於一末級時脈複振器與一輸出端之間；透過該處理器由該第一網表擷取一第三子網表，該第三子網表介於該輸入端與該輸出端之間；透過該處理器由該第一網表擷取一第四子網表，該第四子網表介於一第一時脈複振器與一第二時脈複振器之間，其中該第一時脈複振器為該第二時脈複振器之前級時脈複振器，該第一時脈複振器耦接於一第一時脈輸入端，且該第二時脈複振器耦接於一第二時脈輸入端；透過該處理器由該第一網表擷取一第五子網表，該第五子網表介於該第一時脈輸入端與該初級時脈複振器之間或介於該第二時脈輸入端與該初級時脈複振器之間；透過該處理器由該第一網表擷取一第六子網表，該第六子網表介於該第一時脈輸入端與該末級時脈複振器之間或介於該第二時脈輸入端與該末級時脈複振器之間；透過該處理器由該第一網表擷取一第七子網表，該第七子網表介於該第一時脈輸入端與該第一時脈複振器之間； 透過該處理器由該第一網表擷取一第八子網表，該第八子網表介於該第二時脈輸入端與該第二時脈複振器之間；以及透過該處理器依據所擷取的該第一子網表至該第八子網表而產生一第二網表。
2. 如請求項1所述之模型建立方法，其中該第一網表包含一主網表與一副網表，且該模型建立方法更包含：透過該處理器判斷該副網表的一時脈複振器所接收的輸入時脈是否相同於該主網表的該第一時脈複振器所接收的輸入時脈，其中該時脈複振器耦接於該第一時脈複振器。
3. 如請求項2所述之模型建立方法，其中該處理器判斷輸入時脈為不相同時，該處理器由該第一網表擷取一第九子網表，該第九子網表介於該主網表的第一時脈複振器與連接於該副網表的時脈複振器的輸入時脈端之間。
4. 如請求項2所述之模型建立方法，其中該處理器判斷輸入時脈為相同時，該處理器由該第一網表擷取一第十子網表，該第十子網表介於該副網表的時脈複振器與該主網表的第一時脈複振器之間。
5. 如請求項1所述之模型建立方法，其中每一 該初級時脈複振器、該末級時脈複振器、該第一時脈複振器以及該第二時脈複振器包含正反器(Flip-flop)。
6. 一種模型建立系統，包含：一儲存器，用以儲存一第一網表與一第二網表；以及一處理器，用以由該儲存器讀取該第一網表，其中該處理器用以執行以下操作以產生該第二網表：由該第一網表擷取一第一子網表與一第二子網表，其中該第一子網表介於一輸入端與一初級時脈複振器之間，該第二子網表介於一末級時脈複振器與一輸出端之間；由該第一網表擷取一第三子網表，該第三子網表介於該輸入端與該輸出端之間；由該第一網表擷取一第四子網表，該第四子網表介於一第一時脈複振器與一第二時脈複振器之間，其中該第一時脈複振器為該第二時脈複振器之前級時脈複振器，該第一時脈複振器耦接於一第一時脈輸入端，且該第二時脈複振器耦接於一第二時脈輸入端；由該第一網表擷取一第五子網表，該第五子網表介於該第一時脈輸入端與該初級時脈複振器之間或介於該第二時脈輸入端與該初級時脈複振器之間；由該第一網表擷取一第六子網表，該第六子網表介於該第一時脈輸入端與該末級時脈複振器之間或介於該第二時脈輸入端與該末級時脈複振器之間；由該第一網表擷取一第七子網表，該第七子網表介於該 第一時脈輸入端與該第一時脈複振器之間；以及由該第一網表擷取一第八子網表，該第八子網表介於該第二時脈輸入端與該第二時脈複振器之間。
7. 如請求項6所述之模型建立系統，其中該第一網表包含一主網表與一副網表，且該處理器用以依據該第一網表而判斷該副網表的一時脈複振器所接收的輸入時脈是否相同於該主網表的該第一時脈複振器所接收的輸入時脈，其中該時脈複振器耦接於該第一時脈複振器。
8. 如請求項7所述之模型建立系統，其中該處理器判斷輸入時脈為不相同時，該處理器由該第一網表擷取一第九子網表，該第九子網表介於該主網表的第一時脈複振器與連接於該副網表的時脈複振器的輸入時脈端之間。
9. 如請求項7所述之模型建立系統，其中該處理器判斷輸入時脈為相同時，該處理器由該第一網表擷取一第十子網表，該第十子網表介於該副網表的時脈複振器與該主網表的第一時脈複振器之間。
10. 如請求項6所述之模型建立系統，其中每一該初級時脈複振器、該末級時脈複振器、該第一時脈複振器以及該第二時脈複振器包含正反器(Flip-flop)。