TWI531921B - 數位電路設計的時序分析方法及其系統 - Google Patents

Description

數位電路設計的時序分析方法及其系統

本發明是有關於一種數位積體電路(Integrated circuit；IC)設計的分析及模擬技術，且特別是有關於一種數位電路設計的時序分析(timing analysis)方法及其系統。

為了簡化數位電路的設計複雜度，使用者可使用數位電路設計程式及其中內建的程式庫(library)模組(model)來設計所需的電路，並將其數位電路設計進行電路的功能驗證，藉以判斷數位電路設計是否能夠順利達到使用者的功能需求。由於電路結構的實現需要考慮相當多的電子電路及電磁特性，例如考量到電路中各個元件的擺放位置、線路長度對於訊號、時序以及電力傳遞的影響…等，因此數位電路會藉由佈線(Auto-Place-Route；APR)工具來進行後續電路相關的實現與驗證。

為了針對每個數位電路設計進行時序分析，會在閘層級(gate-level)中對每個數位電路設計依照其電路結構以及變化性(variation)以訊號模擬的方式來獲得關於延遲(delay)及時序 驗證(timing checking)的時序參數，這些時序參數可以組成多個時序弧線(timing arc)。藉此，佈線工具便可僅藉由這些時序弧線來分析電路設計的時序模型，而不用得知整個電路架構及元件位置。這些特定的時序參數的集合信息被稱為是擷取時序模型(extracted timing model；ETM)。上述變異的來源可以包括製造變異、裝置疲勞、環境變異、鎖相迴路變異…等。然而，無論變異的分類為何，這些變異的來源顯然會使數位電路設計的分析及模擬更為困難，因此必須在時序分析期間將這些變異多加精確考慮。

以往擷取時序模型(ETM)的產生流程是將每個電路設計(例如，單個智慧產權設計(IP design)元件)中的每個工作模式皆分別產生不同的ETM，並對每個ETM依照其晶片變異進行增補調校(derating)，使得每個電路設計可能會對應到多個ETM。由於佈線工具必須在內建自我測試(built-in self-test，BIST)階段或功能(funciton)驗證階段考慮此電路設計的時序驗證是否符合使用者需求，因此必須將每個工作模式下的ETM提供給佈線工具以作為參考。然而，目前所知的佈線工具皆無法讀入單個電路設計中完整的所有ETM，並且僅能藉由第一個讀取到的ETM作為此電路設計的參考，而無法考慮到在其他ETM中的時序數據。換句話說，目前的佈線工具無法完全分析單個電路設計中所有ETM的時序數據。

因此，如何有效地讓佈線工具能順利地依照單個電路設 計在不同工作模式中所對應的多個ETM來進行電路分析，便是數位電路設計技術中一直存在的問題。

本發明提供一種數位電路設計的時序分析方法及系統，藉由整合單個電路設計中多個工作模式所對應的多個擷取時序模型，以大幅減少後端佈線工具所讀入的時序模型數量，增加佈線工具在進行靜態時序分析的效率及準確性。

本發明提出一種數位電路設計的時序分析方法，其包括下列步驟：獲得積體電路設計，其中此積體電路設計運作於多個工作模式；針對此積體電路設計的這些工作模式分別產生多個擷取時序模型，其中每個擷取時序模型包括非晶片變異部分以及晶片變異部分；將這些工作模式對應的這些擷取時序模型整合為非晶片變異時序模型以及晶片變異時序模型，其中在產生此非晶片變異時序模型時不考慮這些工作模式的晶片變異部分；以及，依據此非晶片變異時序模型以及此晶片變異時序模型來模擬此積體電路設計的時序驗證。

在本發明的一實施例中，上述的非晶片變異部分包括邏輯閘延遲分析信息組(logic gate delay analysis information set)以及時序弧線檢驗信息組(timing arc verification information set)。上述的晶片變異部分包括晶片設定調校信息(chip setup derating information)以及晶片保持調校信息(chip hold derating information)。所述邏輯閘延遲分析信息組包括至少一個組合電路元件延遲信息(combinational cell delay message)、至少一個循序電路元件延遲信息(sequential cell delay message)以及時脈頻寬信息(pulse width message)。邏輯閘延遲分析信息組及時序弧線檢驗信息組不包括有關於晶片變異的信號設定邊界因子(signal setup margin factor)以及信號保持邊界因子(signal hold margin factor)。

在本發明的一實施例中，上述的晶片設定調校信息包括一晶片設定邊界信息(chip setup margin message)以考量晶片變異。晶片保持調校信息包括一晶片保持邊界信息(chip hold margin message)以考量晶片變異。晶片設定邊界信息與晶片保持邊界信息可分別使用不同的晶片變異調校因子(on-chip variation derating factors)來進行晶片變異的增補調校。

在本發明的一實施例中，分別產生這些擷取時序模型可包括下列步驟：在產生所述非晶片變異時序模型時，不考慮所述晶片設定調校信息以及所述晶片保持調校信息。

在本發明的一實施例中，分別產生該些擷取時序模型可包括下列步驟：採用全域晶片變異增補調校技術(global on-chip variation supplement derating technique)以產生所述擷取時序模型。

在本發明的一實施例中，模擬所述積體電路設計的時序驗證可包括下列步驟：將所述非晶片變異時序模型以及所述晶片 變異時序模型匯入佈線工具以進行靜態時序分析流程(static timing analysis)。

在本發明的一實施例中，模擬所述積體電路設計的時序驗證更可包括下列步驟：將關於晶片變異的信號設定邊界因子以及信號保持邊界因子匯入所述佈線工具以進行靜態時序分析流程。

在本發明的一實施例中，上述的所有擷取時序模型皆採用相同的程式庫(library corner)來產生。

從另一角度來看，本發明提出一種數位電路設計的時序分析系統，其適用於電腦裝置。此時序分析系統包括傳輸模組、時序擷取模組、時序模型整合模組以及時序分析模組。傳輸模組用以接收積體電路設計，其中所述積體電路設計運作於多個工作模式。時序擷取模組用以針對所述積體電路設計的這些工作模式分別產生多個擷取時序模型，其中每個擷取時序模型包括非晶片變異部分以及晶片變異部分。時序模型整合模組用以將這些工作模式對應的這些擷取時序模型整合為一非晶片變異時序模型以及一晶片變異時序模型，其中在產生此非晶片變異時序模型時不考慮這些工作模式的晶片變異部分。時序分析模組依據此非晶片變異時序模型以及此晶片變異時序模型來模擬此積體電路設計的時序驗證。

本數位電路設計的時序分析系統之其餘實施細節請參照上述說明，在此不加贅述。

從另一角度來看，本發明提出一種電腦可讀取儲存媒體，用以儲存電腦程式，此電腦程式用以載入至電腦系統中並且使得電腦系統執行如上述之數位電路設計的時序分析方法。

基於上述，本發明實施例將單個數位電路設計中多個工作模式所對應的多個擷取時序模型(ETM)進行整合以形成兩個特殊的擷取時序模型(亦即，非晶片變異時序模型(NOCV ETM)以及晶片變異時序模型(OCV ETM))，並將這兩個擷取時序模型匯入佈線工具以進行後續的靜態時序分析。特別的是，此NOCV ETM雖有考慮晶片訊號的設定信息，但並不考慮有關於晶片變異的邊界變異因子，使得此數位電路設計中每個工作模式的時序弧線(timing arc)能藉由NOCV ETM以及OCV ETM即可完整呈現在佈線工具的靜態時序分析中。換句話說，本案發明實施例可大幅減少後端佈線工具所讀入的時序模型數量，並增加佈線工具在進行靜態時序分析的效率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

FUNC‧‧‧功能模式

BIST‧‧‧自我測試模式

NOCV1、NOCV2‧‧‧非晶片變異時序模型

OCV1、OCV2‧‧‧晶片變異時序模型

ETM、ETM1、ETM2‧‧‧擷取時序模型

210‧‧‧非晶片變異時序模型(NOCV ETM)

220‧‧‧晶片變異時序模型(OCV ETM)

300‧‧‧時序分析系統

310‧‧‧傳輸模組

320‧‧‧時序擷取模組

330‧‧‧時序模型整合模組

340‧‧‧時序分析模組

S410~S440‧‧‧步驟

圖1是一種具備不同工作模式的數位電路設計以及相應ETM的示意圖。

圖2是依照本發明實施例所述之一種具備不同工作模式的數 位電路設計以及相應ETM的示意圖。

圖3是依照本發明實施例所述之數位電路設計的時序分析系統的方塊圖。

圖4是依照本發明實施例所述之數位電路設計的時序分析方法的流程圖。

圖5是依照本發明實施例所述之擷取時序模型中各個信息組的示意圖。

時序擷取模組(Extracted timing model；ETM)是從晶片的閘層級(gate-level)電路圖(netlist)所產生的時序模型及自主文件(liberty file)。ETM具備與晶片的電路圖相同的時序行為，而ETM的資料大小遠小於電路圖的資料大小，且ETM可被用來代替階層式(hierarchical)時序分析中的電路圖。ETM的弧線延遲(arc delay)在ETM中具備各種弧線類型，且此些弧線延遲隨著電路圖的輸入轉換(input transition)及輸出負載(output load)而變化。ETM是利用STA分析工具依據區塊(block)的電路圖、第三方程式庫(third(3^rd)party library)以及其他限制所產生，其中，STA分析工具僅擷取界面邏輯(interface logic)的時序。一般來說，電路圖通常具有循序電路(sequential circuit)以及組合電路(combinational circuit)。針對ETM，循序電路具有在輸入資料埠(input data port)與時脈腳位(clock pin)之間的時序驗證 (timing checking)(如，設定(setup)、保持(hold)、時脈閘控設定(clock gating setup)、時脈閘控保持(clock gating hold)、回復(recovery)以及移除(removal))，以及從時脈腳位到輸出資料埠的延遲(如，最小循序延遲(minimum sequential delay)以及最大循序延遲(maximum sequential delay))。針對ETM，組合電路具有從輸入埠到輸出埠的延遲(如，最小組合延遲(minimum combinational delay)以及最大組合延遲(maximum combinational delay))。

由於以往在產生數位電路設計的ETM時，必須考量非晶片變異及晶片變異。針對晶片變異，設定與保持調校因子可以是不同的。因此每個工作模式會有至少三個ETM：非晶片變異ETM、晶片變異設定ETM以及晶片變異保持ETM。當工作模式增加，會產生更多的ETM。在佈線工具讀入所有ETM時，佈線工具無法完整地分析在單個電路設計中所有ETM的時序數據。

另一方面，目前的數位電路大部分都會因設計需求而具備多種工作模式。例如，圖1是一種具備不同工作模式的數位電路設計以及相應ETM的示意圖。數位電路通常會具備正常運作的功能模式FUNC以及在晶片測試階段或是驗證階段所需要的自我測試模式(built-in self-test；BIST)。於其他實施例中，數位電路也可依照其需求而具備更多個工作模式。上述這些工作模式的資料路徑因其功能的不同而互不相同，使得同一個數位電路設計在不同工作模式時的ETM大不相同。例如，第一擷取時序模型ETM1 是對應此數位電路的功能模式FUNC而產生，第一擷取時序模型ETM1則是由第一非晶片變異部分NOCV1及第一晶片變異部分OCV1所組成；第二擷取時序模型ETM2則是對應此數位電路的自我測試模式BIST而產生，第二擷取時序模型ETM2則是由第二非晶片變異部分NOCV2及第二晶片變異部分OCV2所組成。在進行時序分析時，佈線工具會將不同工作模式時的每個擷取時序模型ETM1及ETM2視作不同的數位電路來進行分析，導致目前的佈線工具無法讀入單個數位電路設計在不同工作模式下全部、完整的ETM。值得提及的是，此數位電路的功能模式FUNC以及自我測試模式僅為本發明實施例的範例。在本發明另一實施例中，ETM可藉由此數位電路的掃描模式、聯合測試工作群組(Joint Test Action Group；JTAG)模式及/或IP模式而產生。

本發明實施例便將單個數位電路設計中多個工作模式所對應的多個擷取時序模型(ETM)進行整合以形成兩個特殊的擷取時序模型(亦即，非晶片變異時序模型(NOCV ETM)210以及晶片變異時序模型(OCV ETM)220)，並將這兩個擷取時序模型匯入佈線工具以進行後續的靜態時序分析。圖2是依照本發明實施例所述之一種具備不同工作模式的數位電路設計以及相應ETM的示意圖。圖1與圖2實施例的不同之處在於，本發明實施例會將第一非晶片變異部分NOCV1以及第二非晶片變異部分NOCV2進行整合以形成特殊的非晶片變異時序模型NOCV ETM 210；第一晶片變異部分OCV1以及第二晶片變異部分OCV2進行整合以 形成特殊的晶片變異時序模型OCV ETM 220。值得提及的是，此NOCV ETM 210雖有考慮晶片訊號的設定信息，但並不考慮有關於晶片變異的邊界變異因子。如此一來，此數位電路設計中每個工作模式的時序弧線(timing arc)便能藉由這兩個NOCV ETM 210以及OCV ETM 220而完整呈現在佈線工具的靜態時序分析中。另一方面，有關於晶片變異的邊界變異因子則可另外讓佈線工具讀入，以進行更為詳細且完整的靜態時序分析流程。藉此，便可減少具備多個工作模式的數位電路設計的ETM數量，亦可簡化靜態時序分析流程的操作。以下將詳細說明符合上述揭示的相應實施例。

圖3是依照本發明實施例所述之數位電路設計的時序分析系統300的方塊圖。圖4是依照本發明實施例所述之數位電路設計的時序分析方法的流程圖。本發明實施例所述之數位電路設計的時序分析方法及其系統主要適用於電腦裝置中。換句話說，數位電路設計的時序分析技術是藉由電腦裝置的核心處理器、記憶體以及相關硬體來實現。於本實施例中，時序分析系統300可包括傳輸模組310、時序擷取模組320、時序模型整合模組330以及時序分析模組340。上述這些模組310~340可以藉由由指令組成的軟體來實現，也可以藉由一或多個韌體或硬體處理器來相互架構而成。

請同時參照圖3及圖4，於步驟S410中，傳輸模組310用以接收一積體電路設計。此積體電路設計可運作於多個工作模 式。於本實施例中，此積體電路設計可以是用以描述各個邏輯閘擺設位置的電路圖(net-list)檔案。此積體電路設計也可以是電路或是由第三方智慧產權(IP)元件的電路元件所組成。於步驟S420中，時序擷取模組320可針對此積體電路設計的所有工作模式分別產生多個擷取時序模型。換句話說，時序擷取模組320將會針對此積體電路設計的各個工作模式來分別產生對應的擷取時序模型ETM。當積體電路設計的工作模式的數量越多的時候，擷取時序模型ETM的相應數量也會增加。於本實施例中，這些ETM皆採用相同的程式庫(library corner)來產生。

在此詳加說明擷取時序模型ETM以及其中的各個信息組，應用本實施例者應可從下述描述中得知擷取時序模型ETM的定義以及信息組的分類，但本發明實施例並不僅受限於此。圖5是依照本發明實施例所述之擷取時序模型ETM中各個信息組的示意圖。於本實施例中，每個擷取時序模型ETM皆包括非晶片變異部分510以及晶片變異部分520。非晶片變異部分510包括邏輯閘延遲分析信息組512、時序弧線檢驗信息組514以及最小週期限制(minimum period(MP)constraints)。邏輯閘延遲分析信息組512中的這些信息主要是基於邏輯閘的閘延遲而產生的信息，這些信息例如包括至少一個組合電路元件(combinational cell)延遲信息、至少一個循序電路元件(sequential cell)延遲信息以及一時脈頻寬(pulse_width)信息。至少一個組合電路元件延遲信息例如是用來描述組合電路的最大組合電路元件延遲 (max_comb_delay)信息以及最小組合電路元件延遲(min_comb_delay)信息。至少一個循序電路元件延遲信息例如是用來描述循序電路的最大循序電路元件延遲(max_seg_delay)信息以及最小循序電路元件延遲(min_seg_delay)信息。詳細來說，max_comb_delay是電路圖中從組合電路的輸入埠到組合電路的輸出埠的最大延遲弧線信息，min_comb_delay是電路圖中從組合電路的輸入埠到組合電路的輸出埠的最小延遲弧線信息。max_seg_delay是電路圖中從循序電路的時脈腳位到輸出埠的最大延遲弧線信息，min_seg_delay是從循序電路的時脈腳位到輸出埠的最小延遲弧線信息。最小週期限制也是為了擷取時序模型ETM的時脈腳位而定義。

時序弧線檢驗信息組514中的信息包括設定弧線信息setup1、回復弧線信息recovery1、保持弧線信息hold1、移除弧線信息removal1、時脈閘控設定弧線信息clock_gating_setup1以及時脈閘控保持弧線信息clock_gating_hold1。設定弧線信息setup1、回復弧線信息recovery1、保持弧線信息hold1、移除弧線信息removal1、時脈閘控設定弧線信息clock_gating_setup1以及時脈閘控保持弧線信息clock_gating_hold1是為了電路圖中連接於循序電路的主要輸入埠與循序電路的時脈腳位之間的時序驗證而定義的。這些非晶片變異部分510中的信息並非由晶片變異所造成，而可能是由於其電路結構本身的邏輯閘所造成。

晶片變異部分520中的信息的產生則是由於在半導體製 程上的漂移而會對於部分信息有所影響。例如，晶片變異部分520包括晶片設定調校信息522以及晶片保持調校信息524。晶片設定調校信息522中的信息至少包括設定弧線信息setup2、回復弧線信息recovery2、時脈閘控設定弧線信息clock_gating_setup2。設定弧線信息setup2、回復弧線信息recovery2以及時脈閘控設定弧線信息clock_gating_setup2是為了電路圖中連接於循序電路的主要輸入埠與循序電路的時脈腳位之間的時序驗證而定義的。晶片保持調校信息524中的信息則至少包括保持弧線信息hold2、移除弧線信息removal2以及時脈閘控保持弧線信息clock_gating_hold2。保持弧線信息hold2、移除弧線信息removal2以及時脈閘控保持弧線信息clock_gating_hold2是為了電路圖中連接於循序電路的主要輸入埠與循序電路的時脈腳位之間的時序驗證而定義的。

然而，本發明實施例為了使這些不同工作模式下的ETM能夠易於相互整合，因此本發明實施例的邏輯閘延遲分析信息組512及時序弧線檢驗信息組514可以不包括有關於晶片變異的信號設定邊界因子以及信號保持邊界因子。相對地，本實施例的晶片設定調校信息522則可包括上述的晶片設定邊界信息以考量晶片變異，且晶片保持調校信息524亦可包括上述晶片保持邊界信息以考量晶片變異。上述的晶片設定調校信息522與晶片保持調校信息524可以分別使用不同的晶片變異調校因子(on-chip variation derating factor)來進行晶片變異的增補調校(derating)。

請繼續參考圖4並配合圖5，於步驟S430中，圖3的時序模型整合模組330可將此數位電路設計中多個工作模式對應的這些擷取時序模型ETM及其中的信息組來整合為非晶片變異時序模型NOCV ETM 210以及晶片變異時序模型OCV ETM 220。特別提及的是，時序模型整合模組330在產生NOCV ETM 210時是不考慮這些工作模式的晶片變異部分520。換句話說，NOCV ETM 210的產生主要考慮非晶片變異部分510的邏輯閘延遲分析信息組512以及時序弧線檢驗信息組514，但不考慮晶片設定調校信息522、晶片保持調校信息組524、因晶片變異而產生的信號設定邊界因子以及信號保持邊界因子。

特別說明的是，於本實施例中，時序擷取模組320以及時序模型整合模組330可以使用全域型晶片變異增補調校技術來產生或整合這些ETM，而不是在靜態時序分析時才整合這些ETM。

於步驟S440中，圖3的時序分析模組340依據NOCV ETM 210以及OCV ETM 220來模擬此積體電路設計的時序驗證。詳細來說，時序分析模組340可以將NOCV ETM 210以及OCV ETM 220匯入佈線工具(ARP tool)以進行靜態時序分析流程。

為了使靜態時序分析流程能夠更為完整，本實施例可將關於晶片變異的邊界變異因子(亦即，閘延遲邊界因子、信號設定邊界因子以及信號保持邊界因子)匯入佈線工具，以在進行靜態時序分析流程時能夠考量到這些因子。

綜上所述，本發明實施例將單個數位電路設計中多個工 作模式所對應的多個擷取時序模型(ETM)進行整合以形成兩個特殊的擷取時序模型(亦即，非晶片變異時序模型(NOCV ETM)以及晶片變異時序模型(OCV ETM))，並將這兩個擷取時序模型匯入佈線工具以進行後續的靜態時序分析。特別的是，此NOCV ETM雖有考慮晶片訊號的設定信息，但並不考慮有關於晶片變異的邊界變異因子，使得此數位電路設計中每個工作模式的時序弧線(timing arc)能藉由NOCV ETM以及OCV ETM即可完整呈現在佈線工具的靜態時序分析中。換句話說，本案發明實施例可大幅減少後端佈線工具所讀入的時序模型數量，並增加佈線工具在進行靜態時序分析的效率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

S410~S440‧‧‧步驟

Claims (17)

1. 一種數位電路設計的時序分析方法，包括：獲得一積體電路設計，其中該積體電路設計運作於多個工作模式；針對該積體電路設計的該些工作模式分別產生多個擷取時序模型，其中每個擷取時序模型包括一非晶片變異部分以及一晶片變異部分；將該些工作模式對應的該些擷取時序模型整合為一非晶片變異時序模型以及一晶片變異時序模型，其中在產生該非晶片變異時序模型時不考慮該些工作模式的該晶片變異部分；以及依據該非晶片變異時序模型以及該晶片變異時序模型來模擬該積體電路設計的時序驗證。
2. 如申請專利範圍第1項所述的時序分析方法，其中該非晶片變異部分包括一邏輯閘延遲分析信息組以及一時序弧線檢驗信息組，該晶片變異部分包括一晶片設定調校信息以及一晶片保持調校信息，其中該邏輯閘延遲分析信息組包括至少一組合電路元件延遲信息、至少一循序電路元件延遲信息以及一時脈頻寬信息，且該邏輯閘延遲分析信息組及該時序弧線檢驗信息組不包括有關於一晶片變異的一信號設定邊界因子以及一信號保持邊界因子。
3. 如申請專利範圍第2項所述的時序分析方法，其中該晶片設定調校信息包括一晶片設定邊界信息以考量該晶片變異，該晶片保持調校信息包括一晶片保持邊界信息以考量該晶片變異，且 該晶片設定邊界信息與該晶片保持邊界信息分別使用不同的晶片變異調校因子來進行該晶片變異的增補調校。
4. 如申請專利範圍第2項所述的時序分析方法，分別產生該些擷取時序模型包括下列步驟：在產生該非晶片變異時序模型時，不考慮該晶片設定調校信息以及該晶片保持調校信息。
5. 如申請專利範圍第2項所述的時序分析方法，分別產生該些擷取時序模型包括下列步驟：採用一全域晶片變異增補調校技術以產生該些擷取時序模型。
6. 如申請專利範圍第1項所述的時序分析方法，模擬該積體電路設計的時序驗證包括下列步驟：將該非晶片變異時序模型以及該晶片變異時序模型整合為一擷取時序模型檔案；以及將該非晶片變異時序模型以及該晶片變異時序模型匯入一佈線工具以進行一靜態時序分析流程。
7. 如申請專利範圍第6項所述的時序分析方法，模擬該積體電路設計的時序驗證更包括下列步驟：將關於該晶片變異的一信號設定邊界因子以及一信號保持邊界因子匯入該佈線工具以進行該靜態時序分析流程。
8. 如申請專利範圍第1項所述的時序分析方法，其中該些擷取時序模型採用相同的一程式庫來產生。
9. 一種數位電路設計的時序分析系統，適用於一電腦裝置， 其中該時序分析系統包括：一傳輸模組，用以接收一積體電路設計，其中該積體電路設計運作於多個工作模式；一時序擷取模組，用以針對該積體電路設計的該些工作模式分別產生多個擷取時序模型，其中每個擷取時序模型包括一非晶片變異部分以及一晶片變異部分；一時序模型整合模組，用以將該些工作模式對應的該些擷取時序模型整合為一非晶片變異時序模型以及一晶片變異時序模型，其中在產生該非晶片變異時序模型時不考慮該些工作模式的該晶片變異部分；以及一時序分析模組，依據該非晶片變異時序模型以及該晶片變異時序模型來模擬該積體電路設計的時序驗證。
10. 如申請專利範圍第9項所述的時序分析系統，其中該非晶片變異部分包括一邏輯閘延遲分析信息組以及一時序弧線檢驗信息組，該晶片變異部分包括一晶片設定調校信息以及一晶片保持調校信息，其中該邏輯閘延遲分析信息組包括至少一組合電路元件延遲信息、至少一循序電路元件延遲信息以及一時脈頻寬信息，且該邏輯閘延遲分析信息組及該時序弧線檢驗信息組不包括有關於一晶片變異的一信號設定邊界因子以及一信號保持邊界因子。
11. 如申請專利範圍第10項所述的時序分析系統，其中該晶片設定調校信息包括一晶片設定邊界信息以考量該晶片變異，該晶片保持調校信息包括一晶片保持邊界信息以考量該晶片變異， 且該晶片設定邊界信息與該晶片保持邊界信息分別使用不同的晶片變異調校因子。
12. 如申請專利範圍第10項所述的時序分析系統，其中該時序擷取模組在產生該非晶片變異時序模型時不考慮該晶片設定調校信息以及該晶片保持調校信息。
13. 如申請專利範圍第9項所述的時序分析系統，其中該時序擷取模組採用一全域晶片變異增補調校技術以產生該些擷取時序模型。
14. 如申請專利範圍第9項所述的時序分析系統，其中該時序分析模組將該非晶片變異時序模型以及該晶片變異時序模型匯入一佈線工具以進行一靜態時序分析流程。
15. 如申請專利範圍第14項所述的時序分析系統，其中該時序分析模組還將關於該晶片變異的一信號設定邊界因子以及一信號保持邊界因子匯入該佈線工具以進行該靜態時序分析流程。
16. 如申請專利範圍第9項所述的時序分析系統，其中該時序擷取模組採用相同的一程式庫來產生該些擷取時序模型。
17. 一種電腦可讀取儲存媒體，用以儲存一電腦程式，該電腦程式用以載入至一電腦系統中並且使得該電腦系統執行如申請專利範圍第1至8項中任一者所述之數位電路設計的時序分析方法。