TWI630690B - 扇出型半導體封裝 - Google Patents

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TWI630690B
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李文熙
Moon Hee Yi
鄭注奐
Joo Hwan Jung
鄭栗敎
Yul Kyo Chung
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三星電機股份有限公司
Samsung Electro-Mechanics Co., Ltd.
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Abstract

一種扇出型半導體封裝包含：第一連接構件，其具有穿孔；半導體晶片，其安置於第一連接構件的穿孔中且具有其上安置有連接墊的主動表面及與主動表面對置的非主動表面；囊封體，其囊封第一連接構件及半導體晶片的非主動表面的至少部分；圖案層，其安置於囊封體上且覆蓋鄰近於半導體晶片的非主動表面的囊封體的至少部分；通孔，其穿透囊封體且將圖案層與半導體晶片的非主動表面彼此連接；以及第二連接構件，其安置於第一連接構件及半導體晶片的主動表面上且包含電連接至半導體晶片的連接墊的重佈層。

Description

扇出型半導體封裝 [相關申請案的交叉引用]
本申請案主張2016年4月25日在韓國智慧財產局申請的韓國專利申請案第10-2016-0049830號、2016年9月12日申請的第10-2016-0117321號以及2016年12月8日申請的第10-2016-0166951號的優先權權益，上述申請案的全部揭露內容特此以引用的方式併入。
本發明是關於一種半導體封裝，且更特定言之，是關於一種扇出型半導體封裝，其中連接端子可朝安置有半導體晶片的區之外延伸。
近來，與半導體晶片有關的技術開發的重要趨勢是減小半導體晶片的大小。因此，在封裝技術的領域中，根據對小型半導體晶片或其類似者的需求的快速增加，已需要具有緊密大小同時包含多個接腳的半導體封裝的實施。
所建議的用以滿足如上文所描述的技術需求的一種類型的封裝技術為扇出型封裝。此類扇出型封裝具有緊密大小，且可允 許藉由將連接端子向安置有半導體晶片的區之外重佈來實施多個接腳。
本發明的態樣可提供扇出型半導體封裝，其中可藉由簡單程序有效地耗散由半導體晶片產生的熱。
根據本發明的態樣，可提供扇出型半導體封裝，其中圖案層形成於囊封半導體晶片的囊封體上且藉由穿透囊封體的通孔連接到半導體晶片的非主動表面。
根據本發明的態樣，扇出型半導體封裝可包含：第一連接構件，其具有穿孔；半導體晶片，其安置於第一連接構件的穿孔中且具有其上安置有連接墊的主動表面及與主動表面對置的非主動表面；囊封體，其囊封第一連接構件及半導體晶片的非主動表面的至少部分；圖案層，其安置於囊封體上且覆蓋鄰近於半導體晶片的非主動表面的囊封體的至少部分；通孔，其穿透囊封體且將圖案層與半導體晶片的非主動表面彼此連接；以及第二連接構件，其安置於第一連接構件及半導體晶片的主動表面上且包含電連接至半導體晶片的連接墊的重佈層。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、100K‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H、110Ha、110Hb、110Hc‧‧‧穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈層
112b‧‧‧第二重佈層
112c‧‧‧第三重佈層
112d‧‧‧第四重佈層
113‧‧‧通孔
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
115、128、128a‧‧‧金屬層
120、125a、125b‧‧‧半導體晶片
121、123a、123b‧‧‧本體
122、124a、124b‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧囊封體
131、133‧‧‧通孔
132‧‧‧圖案層
132a‧‧‧圖案層/散熱圖案
132b‧‧‧圖案層/佈線圖案
140‧‧‧第二連接構件
141‧‧‧絕緣層
142‧‧‧重佈層
143‧‧‧通孔
150、180‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
190‧‧‧散熱構件
191、192‧‧‧被動組件
193‧‧‧表面黏著式被動組件
195‧‧‧連接構件
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧攝影機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1101‧‧‧本體
1110‧‧‧主板
1120‧‧‧電子組件
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧囊封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通路孔
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301‧‧‧***式基板
2302‧‧‧單獨的***式基板
2500‧‧‧主板
I-I’、II-II’、III-III’、IV-IV’、V-V’、VI-VI’、VII-VII’‧‧‧線
自以下結合附圖進行的詳細描述，將更清楚地理解本發明的上述及其他態樣、特徵以及優點，其中：
圖1為說明電子裝置系統的實例的示意性方塊圖。
圖2為說明電子裝置的實例的示意性透視圖。
圖3A及圖3B為說明在被封裝之前及被封裝之後的扇入型半導體封裝的狀態的示意性橫截面圖。
圖4為說明扇入型半導體封裝的封裝程序的示意性橫截面圖。
圖5為說明扇入型半導體封裝安裝於***式基板上且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
圖6為說明扇入型半導體封裝嵌入於***式基板中且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
圖7為說明扇出型半導體封裝的示意性橫截面圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情況的示意性橫截面圖。
圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。
圖11為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖12為沿圖11的扇出型半導體封裝的線II-II'截取的示意性平面圖。
圖13為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖14為沿圖13的扇出型半導體封裝的線III-III'截取的示意性平面圖。
圖15為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖16為沿圖15的扇出型半導體封裝的線IV-IV'截取的示意性平面圖。
圖17為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖18為沿圖17的扇出型半導體封裝的線V-V'截取的示意性平面圖。
圖19為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖20為沿圖19的扇出型半導體封裝的線VI-VI'截取的示意性平面圖。
圖21為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖22為沿圖21的扇出型半導體封裝的線VII-VII'截取的示意性平面圖。
圖23為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖24為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖25為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖26為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
在下文中，將參考附圖詳細描述本發明中的例示性實施例。在附圖中，為了清楚起見，可放大或縮小組件的形狀、大小以及其類似者。
本文中，下部側面、下部部分、下部表面以及其類似者用以指相關於圖式的橫截面的朝向扇出型半導體封裝的安裝表面的方向，而上部側面、上部部分、上部表面以及其類似者用以指方向的對置方向。然而，為了解釋方便，對此等方向加以界定，且申請專利範圍不受上文描述所定義的方向特定限制。
在描述中的組件至另一組件的「連接」的涵義包含經由黏著層的間接連接及兩個組件之間的直接連接。另外，「電連接」意謂包含實體連接及實體斷開連接的概念。可理解，當藉由「第一」及「第二」指代元件時，元件並不受限於此。僅可出於將元件與其他元件區分的目的使用「第一」及「第二」，且可不限制元件的順序或重要性。在一些情況下，在不脫離本文中所闡述的申請專利範圍的範疇的情況下，第一元件可被稱作第二元件。類似地，第二元件亦可被稱作第一元件。
本文中所使用的術語「例示性實施例」並不指同一例示性實施例，且提供例示性實施例以強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，認為能夠藉由整體或部分地與另一例示性實施例組合來實施本文中所提供的例示性實施例。舉例而言，特定例示性實施例中所描述的一個元件即使未在另一例示性實施例中加以描述，亦可被理解為與另一例示性實施例有關的描述，除非其中提供相反或矛盾的描述。
使用本文中所使用的術語僅為了描述例示性實施例而非 限制本發明。在此情況下，除非在上下文中以其他方式解譯，否則單數形式包含複數形式。
電子裝置
圖1為說明電子裝置系統的實例的示意性方塊圖。
參看圖1，電子裝置1000可在其中容納母板1010。母板1010可包含實體連接或電連接至其的晶片相關組件1020、網路相關組件1030、其他組件1040以及其類似者。此等組件可連接至下文待描述的其他組件以形成各種信號線1090。
晶片相關組件1020可包含記憶體晶片，諸如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory；DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory；ROM))、快閃記憶體或其類似者；應用程式處理器晶片，諸如中央處理器(例如中央處理單元(central processing unit；CPU))、圖形處理器(例如圖形處理單元(graphics processing unit；GPU))、數位信號處理器、密碼編譯處理器、微處理器、微控制器或其類似者；以及邏輯晶片，諸如類比/數位(analog-to-digital；ADC)轉換器、特殊應用積體電路(application-specific integrated circuit；ASIC)或其類似者。然而，晶片相關組件1020不限於此，而是亦可包含其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包含諸如以下各者的協定：無線保真(wireless fidelity；Wi-Fi)(電機電子工程師學會(Institute of Electrical and Electronics Engineers；IEEE)802.11系列或其類似者)、全球互通微波存取(worldwide interoperability for microwave access；WiMAX)(IEEE 802.16系列或其類似者)、IEEE 802.20、長期演進(long term evolution；LTE)、唯資料演進(evolution data only；Ev-DO)、高速封包存取+(high speed packet access+；HSPA+)、高速下行鏈路封包存取+(high speed downlink packet access+；HSDPA+)、高速上行鏈路封包存取+(high speed uplink packet access+；HSUPA+)、增強型資料GSM環境(enhanced data GSM environment；EDGE)、全球行動通信系統(global system for mobile communications；GSM)、全球定位系統(global positioning system；GPS)、通用封包無線電服務(general package radio service；GPRS)、分碼多重存取(code division multiplex access；CDMA)、分時多重存取(time division multiple access；TDMA)、數位增強型無線電信(digital enhanced cordless telecommunications；DECT)、藍芽、3G協定、4G協定、5G協定以及在上述協定之後指定的任何其他無線及有線協定。然而，網路相關組件1030不限於此，而是亦可包含多種其他無線或有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包含高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)或其類似者。然而，其他組件1040不限於此，而是亦可包含出於各種其他目的而使用的被動組件或其類似者。另外，與上文所描述的晶片相關組件1020或網路相關組件1030一起，其他組件1040可彼此組合。
取決於電子裝置1000的類型，電子裝置1000可包含可或可不實體連接或電連接至母板1010的其他組件。此等其他組件可包含(例如)攝影機模組1050、天線1060、顯示裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟機)(圖中未示出)、緊密光碟(compact disk；CD)機(圖中未示出)、數位化通用光碟(digital versatile disk；DVD)機(圖中未示出)或其類似者。然而，此等其他組件不限於此，而是取決於電子裝置1000的類型亦可包含出於各種目的而使用的其他組件或其類似者。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant；PDA)、數位視訊攝影機、數位靜態攝影機、網路系統、電腦、監視器、平板PC、膝上型PC、迷你筆記型PC、電視、視訊遊戲機、智慧型手錶、汽車組件或其類似者。然而，電子裝置1000不限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的示意性透視圖。
參看圖2，可出於各種目的而在如上文所描述的各種電子裝置1000中使用半導體封裝。舉例而言，主板1110可容納於智慧型電話1100的本體1101中，且各種電子組件1120可實體連接或電連接至主板1110。另外，可或可不實體連接或電連接至主板1110的其他組件(諸如，攝影機模組1130)可容納於本體1101中。電子組件1120中的一些可為晶片相關組件，且半導體封裝100可為(例如)晶片相關組件間的應用程式處理器，但不限於此。電子 裝置未必限於智慧型電話1100，而是可為如上文所描述的其他電子裝置。
半導體封裝
通常，大量精細電路整合於半導體晶片中。然而，半導體晶片自身可不充當已完成的半導體產品，且可能歸因於外部物理或化學影響而受損。因此，無法單獨地使用半導體晶片，而是可經封裝且在經封裝狀態下使用於電子裝置或其類似者中。
此處，歸因於半導體晶片與電子裝置的主板之間存在電連接方面的電路寬度差異而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極細，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔。因此，可能難以直接地將半導體晶片安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
由封裝技術製造的半導體封裝可取決於結構及其目的而分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參看圖式更詳細地描述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明在被封裝之前及被封裝之後的扇入型半導體封裝的狀態的示意性橫截面圖。
圖4為說明扇入型半導體封裝的封裝程序的示意性橫截面圖。
參考圖式，半導體晶片2220可為(例如)處於裸露狀態的積體電路(integrated circuit；IC)，包含：本體2221，其包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)或其類似者；連接墊2222，其形成於本體2221的一個表面上且包含導電材料，諸如鋁(Al)或其類似者；以及鈍化層2223，諸如氧化物薄膜、氮化物薄膜或其類似者，其形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222極小，所以難以將積體電路(IC)安裝於中間層級印刷電路板(printed circuit board；PCB)上以及電子裝置的主板或其類似者上。
因此，可取決於半導體晶片2220上的半導體晶片2220的大小而形成連接構件2240，以便重佈連接墊2222。可藉由使用諸如光可成像介電質(photoimagable dielectric；PID)樹脂的絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通路孔2243h以及隨後形成佈線圖案2242及通孔2243來形成連接構件2240。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260或其類似者。意即，可經由一系列程序製造包含(例如)半導體晶片2220、連接構件2240、鈍化層2250以及凸塊下金屬層2260的扇入型半導體封裝2200。
如上文所描述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output；I/O)端子)均安置於半導體晶片的內部的封裝形式，且可具有極佳的電特性，並且可以低成本生產。因此，已以扇入型半導體封裝形式製造安裝於智慧型電話中的許多元件。詳言之，已開發安裝於智慧型電話中的許多元 件以實施快速信號傳送同時具有緊密大小。
然而，由於所有I/O端子需要安置於扇入型半導體封裝中的半導體晶片內部，所以扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量I/O端子的半導體晶片或具有緊密大小的半導體晶片。另外，歸因於上文所描述的缺點，不可直接地在電子裝置的主板上安裝及使用扇入型半導體封裝。原因為，即使在藉由重佈程序增加半導體晶片的I/O端子的大小及半導體晶片的I/O端子之間的間隔的情況下，半導體晶片的I/O端子的大小及半導體晶片的I/O端子之間的間隔也不能足以直接地將扇入型半導體封裝安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於***式基板上且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
圖6為說明扇入型半導體封裝嵌入於***式基板中且最終安裝於電子裝置的主板上的情況的示意性橫截面圖。
參看圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(意即，I/O端子)可經由***式基板2301重佈，且扇入型半導體封裝2200可在其安裝於***式基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，焊球2270以及其類似者可由底部填充樹脂2280或其類似者固定，且半導體晶片2220的外側可藉由模製材料2290或其類似者覆蓋。或者，扇入型半導體封裝2200可嵌入於單獨的***式基板2302中，半導體晶片2220的連接墊2222(意即，I/O端子)可在扇入型半導體封裝2200嵌入於***式基板2302中的狀態下由***式基板2302重佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主 板2500上。
如上文所描述，可能難以直接地在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可經由封裝程序安裝於單獨的***式基板上且隨後安裝於電子裝置的主板上；或者可在扇入型半導體嵌入於***式基板中的狀態下在電子裝置的主板上被安裝及使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的示意性橫截面圖。
參看圖式，在扇出型半導體封裝2100中，例如，半導體晶片2120的外側可由囊封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140向半導體晶片2120之外重佈。在此情況下，鈍化層2150可進一步形成於連接構件2140上，且凸塊下金屬層2160可進一步形成於鈍化層2150的開口中。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為積體電路(IC)，包含本體2121、連接墊2122、鈍化層(圖中未示出)以及其類似者。連接構件2140可包含：絕緣層2141；重佈層2142，其形成於絕緣層2141上；以及通孔2143，其將連接墊2122與重佈層2142彼此電連接。
如上文所描述，扇出型半導體封裝可具有半導體晶片的I/O端子經由形成於半導體晶片上的連接構件朝半導體晶片之外重佈且安置的形式。如上文所描述，在扇入型半導體封裝中，半導體晶片的所有I/O端子需要安置於半導體晶片內部。因此，當半導體晶片的大小減小時，需要減少球的大小及間距，以使得標準化球佈局可能不被用於扇入型半導體封裝中。另一方面，扇出型半導體 封裝可具有半導體晶片的I/O端子經由形成於半導體晶片上的連接構件朝半導體晶片之外重佈且安置的形式，如上文所描述。因此，即使在半導體晶片的大小減小的情況下，標準化球佈局也可原樣用於扇出型半導體封裝中，以使得扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的***式基板，如下文所描述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情況的示意性橫截面圖。
參看圖式，扇出型半導體封裝2100可經由焊球2170或其類似者安裝於電子裝置的主板2500上。意即，如上文所描述，扇出型半導體封裝2100包含連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈至超出半導體晶片2120的大小範圍的扇出區，以使得標準化球佈局可原樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100可安裝於電子裝置的主板2500上而無需使用單獨的***式基板或其類似者。
如上文所描述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的***式基板，所以扇出型半導體封裝可以小於使用***式基板的扇入型半導體封裝的厚度實施扇出型半導體封裝。因此，扇出型半導體封裝可被小型化及薄化。另外，扇出型半導體封裝具有極佳的熱特性及電特性，以使得其特別適合於行動產品。因此，可使用印刷電路板(PCB)以比一般疊層封裝(package-on-package；POP)類型的形式更緊密的形式來實施扇出型半導體封裝，且扇出型半導體封裝可解決歸因於發生彎曲現象的問題。
同時，扇出型半導體封裝指代用於如上文所描述的將半導體晶片安裝於電子裝置的主板或其類似者上且保護半導體晶片免受外部影響的封裝技術，且為與諸如***式基板或其類似者的印刷電路板(PCB)的概念不同的概念，PCB具有與扇出型半導體封裝的規模、目的以及其類似者不同的規模、目的以及其類似者且嵌入有扇入型半導體封裝。
將在下文中參看圖式描述可有效地耗散由半導體晶片產生的熱的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的示意性橫截面圖。
圖10為沿圖9的扇出型半導體封裝的線I-I'截取的示意性平面圖。
參看圖式，在本發明中根據例示性實施例的扇出型半導體封裝100A可包含：第一連接構件110，其具有穿孔110H；半導體晶片120，其安置於第一連接構件110的穿孔110H中且具有其上安置有連接墊122的主動表面及與主動表面對置的非主動表面；囊封體130，其囊封第一連接構件110及半導體晶片120的非主動表面的至少部分；第二連接構件140，其安置於第一連接構件110及半導體晶片120的主動表面上；鈍化層150，其安置於第二連接構件140上；凸塊下金屬層160，其形成於鈍化層150的開口151中；以及連接端子170，其形成於凸塊下金屬層160上。覆蓋鄰近於半導體晶片120的非主動表面的囊封體130的至少部分的圖案層132可安置於囊封體130上，且可藉由穿透囊封體130的通孔133連接至半導體晶片120的非主動表面。可經由通孔133及圖案層132輕易地朝外耗散由半導體晶片120產生的熱(由箭頭表示)。
一般的扇出型半導體封裝具有使用諸如環氧模製化合物(epoxy molding compound；EMC)或其類似者的囊封體簡單地模製半導體晶片且藉由上述諸如環氧模製化合物(EMC)或其類似者的囊封體圍繞半導體晶片的結構。在此情況下，由半導體晶片產生的大部分熱沿重佈層朝下釋放，且僅極少量的熱經傳導至具有低熱導率的囊封體，以使得散熱特性惡化。
另一方面，在如在根據例示性實施例的扇出型半導體封裝100A中的圖案層132連接至半導體晶片120的非主動表面且通孔133安置於鄰近於半導體晶片120的非主動表面的位置中的情況下，由半導體晶片120產生的熱(由箭頭表示)可易於耗散，以使得散熱特性可改良。另外，圖案層132可解決電磁干擾(EMI)。
同時，由於半導體封裝120的非主動表面經由通孔133連接至圖案層132，所以在扇出型半導體封裝100A包含多個半導體晶片120的情況下，通孔133僅可選擇性連接至產生大量熱的某些半導體晶片120或僅可集中地形成於在其間產生大量熱的半導體晶片120中。另外，通孔133及圖案層132可使用相同材料同時形成且彼此整合，並且於其間無邊界。因此，形成通孔133及圖案層132的程序可為簡單的，且通孔133與圖案層132之間的連接的可靠性可為極佳的。
將在下文中更詳細地描述包含於根據例示性實施例的扇出型半導體封裝100A中的各別組件。
第一連接構件110可取決於某些材料而維持扇出型半導體封裝100A的剛度，且用以確保囊封體130的厚度的均勻性。第一連接構件110可具有穿孔110H。穿孔110H可使安置於其中的 半導體晶片120以預定距離與第一連接構件110間隔開。半導體晶片120的側表面可由第一連接構件110圍繞。然而，此形式僅為實例，且可經各種修改而具有其他形式，且扇出型半導體封裝100A可取決於此形式而執行另一功能。
第一連接構件110可包含絕緣層111。絕緣層111的材料不受特定限制。舉例而言，絕緣材料可用作絕緣層111的材料。在此情況下，絕緣材料可為熱固性樹脂(諸如，環氧樹脂)、熱塑性樹脂(諸如，聚醯亞胺樹脂)、熱固性樹脂或熱塑性樹脂與無機填充劑一起浸漬於諸如玻璃布(或玻璃織物)的核心材料中的樹脂，例如預浸體、味之素累積膜(Ajinomoto Build up Film；ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine；BT)或其類似者。
半導體晶片120可為以整合於單一晶片中的數百至數百萬個元件或更多的量提供的積體電路(IC)。IC可為(例如)應用程式處理器晶片，諸如中央處理器(例如，CPU)、圖形處理器(例如，GPU)、數位信號處理器、密碼編譯處理器、微處理器、微控制器或其類似者，但不限於此。
可基於主動晶圓而形成半導體晶片120。在此情況下，本體121的基底材料可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)或其類似者。各種電路可形成於本體121上。連接墊122可將半導體晶片120電連接至其他組件。連接墊122的材料可為導電材料，諸如鋁(Al)或其類似者。可在本體121上形成暴露連接墊122的鈍化層123，且鈍化層123可為氧化物薄膜、氮化物薄膜或其類似者；或者可為氧化物層與氮化物層的雙層。連接墊122的下部表面可具有相對於囊封體130的下部表面的穿過鈍化層123的階梯。 因此，可改良囊封體130的滲移情況。絕緣層(圖中未示出)以及其類似者亦可進一步安置於其他所需位置中。
囊封體130可保護第一連接構件110及/或半導體晶片120。囊封體130的囊封形式不受特定限制，但可為囊封體130圍繞第一連接構件110及/或半導體晶片120的至少部分的形式。舉例而言，囊封體130可覆蓋第一連接構件110及半導體晶片120的非主動表面，且填充穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120的鈍化層123與第二連接構件140之間的空間的至少部分。同時，囊封體130可填充穿孔110H，因此充當黏著劑且減少半導體晶片120的取決於某些材料的屈曲。
囊封體130的某些材料不受特定限制。舉例而言，可將絕緣材料用作囊封體130的材料。在此情況下，絕緣材料可為包含無機填充劑及絕緣樹脂的材料，絕緣樹脂例如諸如環氧樹脂的熱固性樹脂、諸如聚醯亞胺樹脂的熱塑性樹脂、具有諸如浸漬於熱固性樹脂以及熱塑性樹脂中的無機填充劑的加強材料的樹脂，諸如ABF、FR-4、BT、EMC或其類似者。作為一種選擇，亦可將熱固性樹脂或熱塑性樹脂與無機填充劑一起浸漬在諸如玻璃織物的核心材料中的材料用作絕緣材料。作為一種選擇，亦可使用光可成像介電質(PID)樹脂作為絕緣材料。
圖案層132可經形成於囊封體130的表面上。圖案層132可為包含已知導電材料的金屬層。舉例而言，圖案層132可包含銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。圖案層132可藉由已知的電鍍法與通孔 133一起形成。圖案層132可為與半導體晶片120的連接墊122電絕緣的圖案，意即散熱圖案，但不限於此。意即，圖案層132在執行接地(GND)功能的情形下為散熱圖案時，可視需要電連接至半導體晶片120的連接墊122。
通孔133可形成於通路孔中，所述通路孔形成於囊封體130中。通路孔可自囊封體130的一個表面穿透至半導體晶片120的非主動表面。因此，通孔133可接觸半導體晶片120的非主動表面。取決於囊封體130的材料，通路孔可為雷射鑽孔的通路孔或光蝕刻通路孔。舉例而言，通路孔可為在囊封體130為包含無機填充劑及絕緣樹脂的ABF的情況下使用已知雷射鑽孔方法而形成的雷射鑽孔通路孔，且可為在囊封體130包含感光性絕緣材料的情況下藉由已知光微影方法而形成的光蝕刻通路孔。通孔133可包含導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金，且可藉由電鍍法與圖案層132一起形成。
在藉由電鍍法一起形成圖案層132與通孔133的情況下，圖案層132與通孔133可彼此整合，且於其間可能不具有邊界。另外，圖案層132與通孔133可包含相同的導電材料，諸如銅(Cu)。亦即，圖案層132與通孔133之間可不需要單獨的黏著材料。因此，程序可為簡單的，且散熱構件可經實施以具有較低厚度。在圖案層132與通孔133彼此整合且其間無邊界以直接接觸彼此的情況下，經由半導體晶片120的非主動表面耗散的熱可更有效地朝外耗散。
第二連接構件140可經組態以重佈半導體晶片120的連 接墊122。具有各種功能的數十至數百個連接墊122可由第二連接構件140重佈，且可取決於功能而經由下文待描述的連接端子170實體連接或電連接至外部源。第二連接構件140可包含：絕緣層141；重佈層142，其安置於絕緣層141上；以及通孔143，其穿透絕緣層141且將重佈層142彼此連接。在根據例示性實施例的扇出型半導體封裝100A中，第二連接構件140可包含單個層，但亦可包含多個層。
可使用絕緣材料作為絕緣層141的材料。在此情況下，亦可使用感光性絕緣材料(諸如，光可成像介電質(PID)樹脂)作為絕緣材料。亦即，絕緣層141可為感光性絕緣層。在絕緣層141具有感光特性的情況下，絕緣層141可形成為具有較小厚度，且可較易於達成通孔143的精細間距。絕緣層141可為包含絕緣樹脂及無機填充劑的感光性絕緣層。當絕緣層141為多個層時，絕緣層141的材料視需要可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可取決於程序而與彼此整合，以使得其間的邊界亦可不顯而易見。
重佈層142可實質上用以重佈連接墊122。重佈層142中的每一者的材料可為導電材料，諸如，銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈層142可取決於其對應層的設計而執行各種功能。舉例而言，重佈層142可包含接地(GND)圖案、功率(PWR)圖案、信號(S)圖案以及其類似者。此處，信號(S)圖案可包含除了接地(GND)圖案、功率(PWR)圖案以及其類似者以外的各種信號圖案，諸如資料信號圖案以及其類似者。另外，重佈層142可包含通孔墊、連 接端子墊以及其類似者。
視需要，表面處理層(圖中未示出)可形成於經暴露的重佈層142的表面上。舉例而言，表面處理層可藉由以下各者形成：電解金電鍍、無電金電鍍、有機可焊性保護劑(organic solderability preservative；OSP)或無電錫電鍍、無電銀電鍍、無電鎳電鍍/替代的金電鍍、直接浸金(direct immersion gold；DIG)電鍍、熱空氣焊料調平(hot air solder leveling；HASL)或其類似者，但不限於此。
通孔143可將形成於不同層上的重佈層142、連接墊122或其類似者彼此電連接，從而在扇出型半導體封裝100A中產生電路徑。通孔143中的每一者的材料可為導電材料，諸如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143亦可完全填充有導電材料；或者導電材料亦可沿通孔的壁形成。另外，通孔143可具有在先前技術中已知的所有形狀，諸如錐形形狀、圓柱形形狀以及其類似者。
鈍化層150可另外經組態以保護第二連接構件140免受外部物理或化學損壞。鈍化層150可具有開口151，開口151暴露第二連接構件140的重佈層142的至少部分。可使用彈性模數大於第二連接構件140的絕緣層141的彈性模數的材料作為鈍化層150的材料。舉例而言，可使用不包含玻璃纖維但包含無機填充劑及絕緣樹脂的ABF作為鈍化層150的材料。當ABF用作鈍化層150的材料時，包含於鈍化層150中的無機填充劑的重量百分比可大於包含於第二連接構件140的絕緣層141中的無機填充劑的重量百分比，以改良可靠性。
凸塊下金屬層160可另外經組態以改良連接端子170的連接可靠性且改良扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由鈍化層150的開口151暴露的第二連接構件140的重佈層142。可藉由使用諸如金屬的已知導電金屬的已知金屬化方法來在鈍化層150的開口151中形成凸塊下金屬層160，但不限於此。
連接端子170可另外經組態以在外部實體連接或電連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。連接端子170中的每一者可由導電材料(例如焊料或其類似者)形成。然而，此僅為實例，且連接端子170中的每一者的材料不特定限於此。連接端子170中的每一者可為焊盤、球、接腳或其類似者。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包含銅(Cu)柱以及焊料。當連接端子170形成為單層結構時，連接端子170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且連接端子170不限於此。
連接端子170的數目、間隔、安置或其類似者不受特定限制，且可由熟習此項技術者取決於設計細節而充分修改。舉例而言，可根據半導體晶片120的連接墊122的數目以數十至數千的量提供連接端子170，但不限於此，且亦可以數十至數千或更多或數十至數千或更少的量提供連接端子170。當連接端子170為焊球時，連接端子170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更佳。
連接端子170中的至少一者可安置於扇出區中。扇出區 為除安置有半導體晶片120的區以外的區。與扇入型封裝相比，扇出型封裝可具有極佳可靠度，可實施多個輸入/輸出(I/O)端子，且可促進3D互連。另外，與球狀柵格陣列(ball grid array；BGA)封裝、焊盤柵格陣列(land grid array；LGA)封裝或其類似者相比，扇出型封裝可製造有小的厚度，且可具有價格競爭力。
圖11為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖12為沿圖11的扇出型半導體封裝的線II-II'截取的示意性平面圖。
參看圖式，在根據另一例示性實施例的扇出型半導體封裝100B中，圖案層132可延伸至覆蓋第一連接構件110的囊封體130的區。舉例而言，圖案層132可覆蓋囊封體130的整個表面。 其他內容與上文所描述的內容重疊，且因此省略其詳細描述。
圖13為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖14為沿圖13的扇出型半導體封裝的線III-III'截取的示意性平面圖。
參看圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100C中，第一連接構件110可進一步包含安置於穿孔110H的壁上的金屬層115。金屬層115可延伸至絕緣層111的上部部分及下部部分，但不限於此。由半導體晶片120產生的熱(由箭頭表示)可朝向第一連接構件110移動且接著經由金屬層115朝第一連接構件110之上或下耗散。另外，可更加有效地阻隔電磁波。金屬層115亦可藉由已知的電鍍方法而形成，且可包含已 知的導電材料。其他內容與上文所描述的內容重疊，且因此省略其詳細描述。
圖15為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖16為沿圖15的扇出型半導體封裝的線IV-IV'截取的示意性平面圖。
參看圖式，在根據另一例示性實施例的扇出型半導體封裝100D中，金屬層128可安置於半導體晶片120的非主動表面上，且通孔133可連接至金屬層128。另外，圖案層132a及圖案層132b可包含覆蓋鄰近於半導體晶片120的非主動表面的囊封體130的至少部分的散熱圖案132a，且可包含重佈半導體晶片120的連接墊122或其類似者的佈線圖案132b。在此情況下，散熱圖案132a與佈線圖案132b可在囊封體130上彼此斷開連接。另外，第一連接構件110可包含分別安置於待與金屬層115斷開連接的絕緣層111的上部表面及下部表面上的重佈層112a及重佈層112b，且重佈層112a及重佈層112b可藉由穿透絕緣層111的通孔113而彼此電連接。另外，覆蓋圖案層132a及圖案層132b的至少部分的鈍化層180可安置於囊封體130上，且散熱構件190可附接至鈍化層180。同時，散熱構件190可直接附接至鈍化層180或可經由連接構件195附接至鈍化層180，以改良可靠性。
金屬層128可用以更加有效地耗散由半導體晶片120產生的熱或更加有效地阻隔電磁波，且可形成於半導體晶片120的非主動表面上。金屬層128可具有板形狀且可覆蓋半導體晶片120的非主動表面的全部，但並非限於此。金屬層128亦可藉由已知 的電鍍方法形成且可包含諸如銅(Cu)或其類似者的導電材料。通孔133可連接至金屬層128，以由此連接至半導體晶片120的非主動表面。
散熱圖案132a可覆蓋佈線圖案132b並非安置於囊封體130上的區。散熱圖案132a可具有板形狀，但不限於此。散熱圖案132a可連接至經由通孔133形成於第一連接構件110中的金屬層115。散熱圖案132a及金屬層115可視需要執行接地(GND)功能。在此情況下，散熱圖案132a及金屬層115可經由用於形成於第一連接構件110及第二連接構件140中的重佈層的接地的圖案或通孔電連接至半導體晶片120的連接墊122中用於接地的連接墊。亦即，圖案層132a及圖案層132b可包含接地圖案。
佈線圖案132b可為各種用於重佈半導體晶片120的連接墊122的重佈圖案。在散熱圖案132a執行接地功能的情況下，佈線圖案132b可包含除接地圖案以外的功率圖案及信號圖案。意即，圖案層132a及圖案層132b可包含功率圖案及信號圖案。佈線圖案132b可經由通孔133電連接至第一連接構件110的重佈層112a及重佈層112b以及通孔113。另外，佈線圖案132b亦可經由第一連接構件110電連接至第二連接構件140的重佈層142及通孔143。佈線圖案132b亦可經由上文所描述的路徑電連接至半導體晶片120的連接墊122。佈線圖案132b亦可包含各種墊圖案。
重佈層112a及重佈層112b可用以重佈連接墊122。在第一連接構件110包含如上文所描述的重佈層112a及重佈層112b的情況下，可減少第二連接構件140的層的數目，以使得可提高設計自由度且有可能薄化第二連接構件140。重佈層112a及重佈 層112b可取決於對應層的設計而執行各種功能。舉例而言，重佈層112a及重佈層112b可包含接地(GND)圖案、功率(PWR)圖案、信號(S)圖案以及其類似者。此處，信號(S)圖案可包含除了接地(GND)圖案、功率(PWR)圖案以及其類似者以外的各種信號圖案，諸如資料信號圖案以及其類似者。另外，重佈層112a及重佈層112b可包含通孔墊、連接端子墊以及其類似者。
通孔113可將形成於不同層上的重佈層112a及重佈層112b彼此電連接。通孔113可完全填充有導電材料；或者導電材料亦可沿通孔113的壁形成。另外，通孔113可具有在先前技術中已知的所有形狀，諸如圓柱形形狀、沙漏形狀以及其類似者。
鈍化層180可包含與上文所描述的鈍化層150的材料相同或類似的材料。在此情況下，可經由安置於扇出型半導體封裝100D的兩側上的鈍化層150及鈍化層180的對稱效應來抑制扇出型半導體封裝100D的彎曲。然而，鈍化層180的材料不限於此而可為另一材料。舉例而言，可使用包含核心材料(諸如，玻璃織物)或其類似者的預浸體作為鈍化層180的材料。同時，包含於鈍化層180中的無機填充劑的重量百分比可大於包含於囊封體130中的無機填充劑的重量百分比，以抑制彎曲。鈍化層180在其經硬化前亦可附接至囊封體130。在此情況下，歸因於硬化所產生的無機填充劑的移動而可形成朝向穿孔110H的凹坑。
散熱構件190可為已知的散熱片。散熱構件190可易於耗散經由圖案層132a及圖案層132b的散熱圖案132a耗散到扇出型半導體封裝100A之外的熱。散熱構件190可具有形成於其上部表面中的多個溝槽，以易於耗散熱。在此情況下，可增加表面積以 易於耗散熱。只要散熱構件190的材料具有極佳的熱導率，其就不受特別限制。舉例而言，散熱構件190可包含金屬。連接構件195可使散熱構件190易於附接至鈍化層180，且視需要可防止電短路且有效地傳遞熱。可取決於散熱構件190的材料適當地選擇連接構件195的材料。
其他內容與上文所描述的內容重疊，且因此省略其詳細描述。
圖17為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖18為沿圖17的扇出型半導體封裝的線V-V'截取的示意性平面圖。
參看圖式，根據另一例示性實施例的扇出型半導體封裝100E可包含多個穿孔110Ha、穿孔110Hb以及穿孔110Hc，且可包含分別安置於多個穿孔110Ha、穿孔110Hb以及穿孔110Hc中的多個半導體晶片120、半導體晶片125a以及半導體晶片125b。另外安置的半導體晶片125a及半導體晶片125b可為分別包含本體123a及本體123b以及連接墊124a及連接墊124b的彼此相同或不同的積體電路。半導體晶片125a的連接墊124a及半導體晶片125b的連接墊(圖中未示出)亦可電連接至第二連接構件140。視需要，通孔133僅可選擇性地連接至產生大量熱的某些半導體晶片或僅可集中地形成於在其間產生大量熱的半導體晶片120中。其他內容與上文所描述的內容重疊，且因此省略其詳細描述。
圖19為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖20為沿圖19的扇出型半導體封裝的線VI-VI'截取的示意性平面圖。
參看圖式，根據另一例示性實施例的扇出型半導體封裝100F可包含多個穿孔110Ha、穿孔110Hb以及穿孔110Hc，且可包含分別安置於多個穿孔110Ha、穿孔110Hb以及穿孔110Hc中的半導體晶片120以及被動組件191及被動組件192。被動組件191及被動組件192可為(例如)彼此相同或不同的電容器、電感器或其類似者，但不限於此。同時，通孔133可選擇性地形成為僅連接至半導體晶片120。表面黏著式被動組件193可視需要進一步安置於鈍化層150上。表面黏著式被動組件193亦可為(例如)電容器、電感器或其類似者，但不限於此。在一些情況下，所有被動組件191、被動組件192以及被動組件193可為電容器，且可連接至同一電力佈線線路。其他內容與上文所描述的內容重疊，且因此省略其詳細描述。
圖21為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
圖22為沿圖21的扇出型半導體封裝的線VII-VII'截取的示意性平面圖。
參看圖式，根據另一例示性實施例的扇出型半導體封裝100G可包含多個穿孔110Ha、穿孔110Hb以及穿孔110Hc，且可包含分別安置於多個穿孔110Ha、穿孔110Hb以及穿孔110Hc中的半導體晶片120、半導體晶片125a以及半導體晶片125b。半導體晶片120、半導體晶片125a以及半導體晶片125b分別可具有安置於其非主動表面上的金屬層128、金屬層128a以及金屬層(圖 中未示出)，且通孔133可連接至金屬層128、金屬層128a以及金屬層(圖中未示出)。另外，圖案層132a及圖案層132b可包含覆蓋鄰近於半導體晶片120、半導體晶片125a以及半導體晶片125b中的每一者的非主動表面的囊封體130的至少部分的散熱圖案132a，且可包含重佈半導體晶片120、半導體晶片125a以及半導體晶片125b的連接墊122、連接墊124a以及連接墊(圖中未示出)的佈線圖案132b。另外，第一連接構件110可包含分別安置於待與金屬層115斷開連接的絕緣層111的上部表面及下部表面上的重佈層112a及重佈層112b，且重佈層112a及重佈層112b可藉由穿透絕緣層111的通孔113而彼此電連接。另外，覆蓋圖案層132a及圖案層132b的至少部分的鈍化層180可安置於囊封體130上，且散熱構件190可附接至鈍化層180。同時，散熱構件190可直接附接至鈍化層180或可經由連接構件195附接至鈍化層180，以改良可靠性。其他內容與上文所描述的內容重疊，且因此省略其詳細描述。
圖23為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參考圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100H中，第一連接構件110可包含：第一絕緣層111a，其接觸第二連接構件140；第一重佈層112a，其接觸第二連接構件140且嵌入於第一絕緣層111a中；第二重佈層112b，其安置於與嵌入有第一重佈層112a的第一絕緣層111a的一個表面對置的第一絕緣層111a的另一表面上；第二絕緣層111b，其安置於第一絕緣層111a上且覆蓋第二重佈層112b；以及第三重佈層112c， 其安置於第二絕緣層111b上。第一重佈層112a、第二重佈層112b以及第三重佈層112c可電連接至連接墊122。同時，第一重佈層112a及第二重佈層112b可經由穿透第一絕緣層111a的第一通孔113a彼此電連接，且第二重佈層112b及第三重佈層112c可經由穿透第二絕緣層111b的第二通孔113b彼此電連接。
由於第一重佈層112a為嵌入式的，因此第二連接構件140的絕緣層141的絕緣距離可基本上恆定，如上文所描述。由於第一連接構件110可包含大量重佈層112a、重佈層112b以及重佈層112c，因此可簡化第二連接構件140。因此，可取決於第二連接構件140的形成程序中出現的缺陷改良產率降低情況。第一重佈層112a可凹入至第一絕緣層111a中，以使得在第一絕緣層111a的下部表面與第一重佈層112a的下部表面之間具有階梯。因此，當形成囊封體130時，可防止囊封體130的材料滲移而污染第一重佈層112a的現象。
第一連接構件110的第一重佈層112a的下部表面可安置於高於半導體晶片120的連接墊122的下部表面的水平高度上。另外，第二連接構件140的重佈層142與第一連接構件110的第一重佈層112a之間的距離可大於第二連接構件140的重佈層142與半導體晶片120的連接墊122之間的距離。原因為，第一重佈層112a可凹入至絕緣層111中。第一連接構件110的第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。第一連接構件110的厚度可形成對應於半導體晶片120的厚度。因此，形成於第一連接構件110中的第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度 上。
第一連接構件110的重佈層112a、重佈層112b以及重佈層112c的厚度可大於第二連接構件140的重佈層142的厚度。由於第一連接構件110的厚度可具有等於或大於半導體晶片120的厚度，因此重佈層112a、重佈層112b以及重佈層112c可形成為取決於第一連接構件110的比例而具有較大的大小。另一方面，第二連接構件140的重佈層142可由於較薄而形成相對較小的大小。
其他內容與上文所描述的內容重疊，且因此省略其詳細描述。同時，對上文所描述的扇出型半導體封裝100B至100G的描述亦可適用於扇出型半導體封裝100H。
圖24為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參看圖式，在根據另一例示性實施例的扇出型半導體封裝100I中，圖案層132可延伸至覆蓋第一連接構件110的囊封體130的區的至少部分。另外，圖案層132可藉由穿透囊封體130且連接至第一連接構件110的通孔133連接至第一連接構件110。舉例而言，圖案層132可連接至第一連接構件110的第三重佈層112c。電連接至圖案層132的第一連接構件110的重佈層可為接地圖案。意即，圖案層132可連接至第一連接構件110的接地圖案。在此情況下，熱亦可經由第一連接構件110朝下耗散，以使得散熱效果可更佳。於圖式中僅示出第一連接構件110的第一重佈層112a及第三重佈層112c具有電連接至圖案層132的接地圖案的情況，但在一些情況下，第一連接構件110的第二重佈層112b 亦可具有經由第一通孔113a電連接至圖案層132的接地圖案。另外，在一些情況下，僅第三重佈層112c亦可具有電連接至圖案層132的接地圖案。
其他內容與上文所描述的內容重疊，且因此省略其詳細描述。上文所描述的扇出型半導體封裝100B至100G的描述亦可適用於扇出型半導體封裝100I。
圖25為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參考圖式，在根據本發明中的另一例示性實施例的扇出型半導體封裝100J中，第一連接構件110可包含：第一絕緣層111a；第一重佈層112a及第二重佈層112b，其分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，其安置於第一絕緣層111a上且覆蓋第一重佈層112a；第三重佈層112c，其安置於第二絕緣層111b上；第三絕緣層111c，其安置於第一絕緣層111a上且覆蓋第二重佈層112b；以及第四重佈層112d，其安置於第三絕緣層111c上。第一重佈層112a、第二重佈層112b、第三重佈層112c以及第四重佈層112d可電連接至連接墊122。由於第一連接構件110可包含較大數目個重佈層112a、重佈層112b、重佈層112c以及重佈層112d，因此可進一步簡化第二連接構件140。因此，可取決於第二連接構件140的形成程序中出現的缺陷改良產率降低情況。同時，第一重佈層112a、第二重佈層112b、第三重佈層112c以及第四重佈層112d可經由分別穿透第一絕緣層111a、第二絕緣層111b以及第三絕緣層111c的第一通孔113a、第二通孔113b以及第三通孔113c彼此電連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度以及第三絕緣層111c的厚度。第一絕緣層111a可相對較厚以便維持剛度，且可引入第二絕緣層111b以及第三絕緣層111c以便形成較大數目個重佈層112c及重佈層112d。第一絕緣層111a包含的絕緣材料可與第二絕緣層111b及第三絕緣層111c的絕緣材料不同。舉例而言，第一絕緣層111a可為(例如)包含核心材料、無機填充劑以及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為ABF或包含無機填充劑及絕緣樹脂的感光性絕緣膜。然而，第一絕緣層111a的材料及第二絕緣層111b及第三絕緣層111c的材料不限於此。
第一連接構件110的第三重佈層112c的下部表面可安置於半導體晶片120的連接墊122的下部表面之下的水平高度上。另外，第二連接構件140的重佈層142與第一連接構件110的第三重佈層112c之間的距離可小於第二連接構件140的重佈層142與半導體晶片120的連接墊122之間的距離。其原因為第三重佈層112c可以凸起形式安置於第二絕緣層111b上，從而接觸第二連接構件140。第一連接構件110的第一重佈層112a及第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。第一連接構件110的厚度可形成對應於半導體晶片120的厚度。因此，形成於第一連接構件110中的第一重佈層112a及第二重佈層112b可安置於半導體晶片120的主動表面與非主動表面之間的水平高度上。
第一連接構件110的重佈層112a、重佈層112b、重佈層112c以及重佈層112d的厚度可大於第二連接構件140的重佈層 142的厚度。由於第一連接構件110的厚度可具有等於或大於半導體晶片120的厚度，因此重佈層112a、重佈層112b、重佈層112c以及重佈層112d亦可形成為具有較大的大小。另一方面，第二連接構件140的重佈層142可由於較薄而形成相對較小的大小。
其他內容與上文所描述的內容重疊，且因此省略其詳細描述。同時，對上文所描述的扇出型半導體封裝100B至100G的描述亦可適用於扇出型半導體封裝100J。
圖26為說明扇出型半導體封裝的另一實例的示意性橫截面圖。
參看圖式，在根據另一例示性實施例的扇出型半導體封裝100K中，圖案層132可延伸至覆蓋第一連接構件110的囊封體130的區的至少部分。另外，圖案層132可藉由穿透囊封體130且連接至第一連接構件110的通孔133連接至第一連接構件110。舉例而言，圖案層132可連接至第一連接構件110的第四重佈層112d。電連接至圖案層132的第一連接構件110的重佈層可為接地圖案。意即，圖案層132可連接至第一連接構件110的接地圖案。在此情況下，熱亦可經由第一連接構件110朝下耗散，以使得散熱效果可更佳。在圖式中僅示出第一連接構件110的第二重佈層112b及第四重佈層112d具有電連接至圖案層132的接地圖案，但在一些情況下，第一連接構件110的第一重佈層112a及/或第三重佈層112c亦可具有經由第一通孔113a及/或第二通孔113b電連接至圖案層132的接地圖案。另外，在一些情況下，僅第四重佈層112d亦可具有電連接至圖案層132的接地圖案。
其他內容與上文所描述的內容重疊，且因此省略其詳細 描述。上文所描述的扇出型半導體封裝100B至100G的描述亦可適用於扇出型半導體封裝100K。
如上文所闡述，根據本發明中的例示性實施例，可提供扇出型半導體封裝，其中可藉由簡單程序有效地耗散由半導體晶片產生的熱。
雖然上文已展示並描述了例示性實施例，但對於熟習此項技術者將顯而易見的是，可在不脫離如由所附申請專利範圍定義的本發明的範疇的情況下進行修改及變化。

Claims (18)

  1. 一種扇出型半導體封裝，包括：第一連接構件，其具有穿孔；半導體晶片，其安置於所述第一連接構件的所述穿孔中且具有主動表面及非主動表面，所述主動表面上安置有連接墊且所述非主動表面與所述主動表面對置；囊封體，具有通孔且囊封所述第一連接構件及所述半導體晶片的所述非主動表面的至少部分，其中所述通孔穿透所述囊封體；圖案層，其安置於所述囊封體上且覆蓋鄰近於所述半導體晶片的所述非主動表面的所述囊封體的至少部分，其中所述圖案層與所述半導體晶片的所述非主動表面藉由所述通孔彼此連接；以及第二連接構件，其安置於所述第一連接構件及所述半導體晶片的所述主動表面上且包含電連接至所述半導體晶片的所述連接墊的重佈層，其中所述圖案層從所述囊封體的上層凸起，其中所述圖案層與所述通孔彼此整合且所述圖案層與所述通孔之間不具有邊界。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述圖案層及所述通孔的熱導率大於所述囊封體的熱導率。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其進一步包括金屬層，所述金屬層安置於所述半導體晶片的所述非主動表面上，其中所述通孔接觸所述金屬層。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其進一步包括：鈍化層，其覆蓋所述圖案層的至少部分；以及散熱構件，其附接至所述鈍化層。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述圖案層包含與所述半導體晶片的所述連接墊電絕緣的圖案。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述圖案層包含接地圖案。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述圖案層進一步包含信號圖案。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一連接構件包含接地圖案，且所述圖案層的所述接地圖案經由所述通孔電連接至所述第一連接構件的所述接地圖案。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包含重佈層，所述第一連接構件的所述重佈層的至少部分藉由穿透所述囊封體的開口暴露，且所述第一連接構件的所述重佈層電連接至所述連接墊。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括金屬層，所述金屬層安置於所述穿孔的壁上。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述金屬層延伸至所述第一連接構件的上部部分及下部部分。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包含作為所述穿孔的第一穿孔及第二穿孔，所述半導體晶片安置於所述第一穿孔中，被動組件安置於所述第二穿孔中，且所述通孔選擇性地連接至所述半導體晶片的所述非主動表面。
  13. 一種扇出型半導體封裝，包括：第一連接構件，其具有穿孔；半導體晶片，其安置於所述第一連接構件的所述穿孔中且具有主動表面及非主動表面，所述主動表面上安置有連接墊且所述非主動表面與所述主動表面對置；囊封體，具有通孔且囊封所述第一連接構件及所述半導體晶片的所述非主動表面的至少部分，其中所述通孔穿透所述囊封體；圖案層，其安置於所述囊封體上且覆蓋鄰近於所述半導體晶片的所述非主動表面的所述囊封體的至少部分，其中所述圖案層與所述半導體晶片的所述非主動表面藉由所述通孔彼此連接；以及第二連接構件，其安置於所述第一連接構件及所述半導體晶片的所述主動表面上且包含電連接至所述半導體晶片的所述連接墊的重佈層，其中所述第一連接構件包含：第一絕緣層；第一重佈層，其接觸所述第二連接構件且嵌入於所述第一絕緣層中；以及第二重佈層，其安置於與嵌入有所述第一重佈層的所述第一絕緣層的一個表面對置的所述第一絕緣層的另一表面上，且所述第一重佈層及所述第二重佈層電連接至所述連接墊。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一連接構件進一步包含：第二絕緣層，其安置於所述第一絕緣層上且覆蓋所述第二重佈層；以及第三重佈層，其安置於所述第二絕緣層上，且所述第三重佈層電連接至所述連接墊。
  15. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一重佈層的下部表面與所述第一絕緣層的下部表面之間具有階梯。
  16. 一種扇出型半導體封裝，包括：第一連接構件，其具有穿孔；半導體晶片，其安置於所述第一連接構件的所述穿孔中且具有主動表面及非主動表面，所述主動表面上安置有連接墊且所述非主動表面與所述主動表面對置；囊封體，具有通孔且囊封所述第一連接構件及所述半導體晶片的所述非主動表面的至少部分，其中所述通孔穿透所述囊封體；圖案層，其安置於所述囊封體上且覆蓋鄰近於所述半導體晶片的所述非主動表面的所述囊封體的至少部分，其中所述圖案層與所述半導體晶片的所述非主動表面藉由所述通孔彼此連接；以及第二連接構件，其安置於所述第一連接構件及所述半導體晶片的所述主動表面上且包含電連接至所述半導體晶片的所述連接墊的重佈層，其中所述第一連接構件包含：第一絕緣層；第一重佈層及第二重佈層，其分別安置於所述第一絕緣層的對置表面上；第二絕緣層，其安置於所述第一絕緣層上且覆蓋所述第一重佈層；以及第三重佈層，其安置於所述第二絕緣層上，且所述第一重佈層、所述第二重佈層及所述第三重佈層電連接至所述連接墊。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述第一連接構件進一步包含：第三絕緣層，其安置於所述第一絕緣層上且覆蓋所述第二重佈層；以及第四重佈層，其安置於所述第三絕緣層上，且所述第四重佈層電連接至所述連接墊。
  18. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
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