TWI619200B - 具有雙井區之金屬氧化物半導體元件及其製造方法 - Google Patents
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Abstract
本發明提出一種具有雙井區之金屬氧化物半導體(metal oxide semiconductor, MOS)元件及其製造方法。其中, 具有雙井區之MOS元件包含:半導體基板、磊晶層、第一導電型井區、第一導電型本體區、第二導電型井區、閘極、第一導電型輕摻雜擴散區、第二導電型輕摻雜擴散區、第二導電型源極、以及第二導電型汲極。其中,第二導電型井區於一橫向上鄰接於第一導電型井區,且第二導電型井區與第一導電型井區形成PN接面。第一導電型輕摻雜擴散區,以自我對準製程步驟,形成於第一導電型井區上之磊晶層中。第二導電型輕摻雜擴散區,以自我對準製程步驟,形成於第二導電型井區上之磊晶層中。其中,PN接面位於第一導電型輕摻雜擴散區與第二導電型輕摻雜擴散區之間。
Description
本發明係有關一種具有雙井區之金屬氧化物半導體(metal oxide semiconductor,MOS)元件及其製造方法,特別是指一種可降低導通電阻並提高崩潰防護電壓之MOS元件及其製造方法。
第1圖顯示一種典型的金屬氧化物半導體(metal oxide semiconductor,MOS)元件100的剖視示意圖。如第1圖所示,MOS元件100包含:P型基板101、磊晶層102、P型井區103a、絕緣區104、N型輕摻雜擴散(lightly doped diffusion,LDD)區105a及105b、N型源極106a、N型汲極107a、P型本體區108a、與閘極111a。其中,絕緣區104為區域氧化(local oxidation of silicon,LOCOS)結構,以定義NMOS元件區104a,作為MOS元件100操作時主要的作用區。NMOS元件區104a的範圍由第1圖中,黑實線區域標註箭號所示的區域。MOS元件100是NMOS元件,其N型源極106a與其同側的NLDD區105a連接,另外,N型汲極107a與其同側的NLDD區105b連接,前述兩個連接的區域,完全由P型井區103a隔開。相對地,典型的PMOS元件,也就是將NLDD區105a及105b、N型源極106a、與N型汲極107a之導電型改為P型,而P型井區103a與P型本體區108a之導電型改為N型。但由於微縮MOS元件尺寸是本領域技術進展的趨勢,習知的MOS元件在通道縮短的趨勢
中,會產生包含汲極引起的位能下降(drain-induced barrier lowering,DIBL)與熱載子效應(hot carrier effect,HCE)的短通道效應(short channel effect,SCE),此為本領域中具有通常知識者所熟知,在此不予贅述。
第8圖顯示一種典型的互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)元件600的剖視示意圖。如第8圖所示,CMOS元件600包含:P型半導體基板101、磊晶層102、P型井區103a、N型井區103b、絕緣區104、N型輕摻雜擴散(N-type lightly doped diffusion,NLDD)區105a與105b、P型輕摻雜擴散(P-type lightly doped diffusion,PLDD)區105c與105d、N型源極106a、P型源極106b、N型汲極107a、P型汲極107b、P型本體區108a、N型本體區108b、閘極111a、與閘極111b。其中,絕緣區104為區域氧化(local oxidation of silicon,LOCOS)結構,以定義NMOS元件區104a與PMOS元件區104b,作為CMOS元件100操作時主要的操作區。NMOS元件區104a與PMOS元件區104b的範圍由第1圖中,粗黑箭頭所示意。CMOS元件600包括NMOS元件區104a與PMOS元件區104b。在NMOS元件區104a中,其N型源極106a與其相對於閘極111a同側的NLDD區105a連接,另外,N型汲極107a與其相對於閘極111a同側的NLDD區105b連接,前述兩個連接的區域,完全由P型井區103a隔開。相對地,在PMOS元件區104b中,其P型源極106b與其相對於閘極111b同側的PLDD區105c連接,另外,P型汲極107b與其相對於閘極111b同側的PLDD區105d連接,前述兩個連接的區域,完全由N型井區103b隔開。由於微縮CMOS元件尺寸是本領域技術進展的趨勢,習知的CMOS元件在通道縮短的趨勢中,會產生包含汲極引起的位能下降(drain-induced barrier lowering,DIBL)與熱載子效應(hot carrier effect,HCE)的短通道效應(short channel effect,SCE),此為本領域中具有通常知識者所熟知,在此不予贅述。
一般而言,以閘極操作電壓為5V的MOS元件為例,當閘極長度所示意的通道長度低於0.6微米(μm)時,會開始出現SCE,若要避免SCE,則閘極長度不能繼續縮短,當然目前有許多其他的方式解決此SCE,但是,若需要保持操作電壓在5V左右,例如與其他功率元件整合於一電路中,或是以並聯複數個MOS元件來作為功率元件時,則需要解決既需要閘極操作電壓維持在例如5V左右,又避免SCE,而使得MOS元件可以繼續微縮的問題。
有鑑於此,本發明即針對上述先前技術之改善,提出一種具有雙井區之MOS元件及其製造方法,其可降低導通電阻並提高崩潰防護電壓。
就其中一觀點言,本發明提供了一種具有雙井區之金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件,包含:一半導體基板,於一縱向上,具有相對之一上表面與一下表面;一磊晶層,形成於該基板上,於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;一第一導電型井區,形成於該磊晶層中,且於該縱向上,位於該磊晶層表面下方;一第一導電型本體區,形成於該磊晶層中之該第一導電型井區上,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;一第二導電型井區,形成於該磊晶層中,且於該縱向上,位於該磊晶層表面下方,且於一橫向上鄰接於該第一導電型井區,且該第二導電型井區與該第一導電型井區形成一PN接面;一閘極,形成於該磊晶層表面上,於該縱向上,該閘極堆疊並連接於該磊晶層表面上;一第一導電型輕摻雜擴散區,以自我對準製程步驟,形成於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;一第二導電型輕摻雜擴散區,以自我對準製程步驟,
形成於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間;一第二導電型源極,形成於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間,且於該橫向上,連接於該第一導電型本體區與該第一導電型輕摻雜擴散區之間;以及一第二導電型汲極,形成於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間,且於該橫向上,與該第二導電型輕摻雜擴散區連接;其中,該PN接面位於該第一導電型輕摻雜擴散區與該第二導電型輕摻雜擴散區之間。
就另一觀點言,本發明提供了一種具有雙井區之金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法,包含:提供一半導體基板,其於一縱向上,具有相對之一上表面與一下表面;形成一磊晶層於該半導體基板上,且於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;形成一第一導電型井區於該磊晶層中,且於該縱向上,位於該磊晶層表面下方;形成一第一導電型本體區於該磊晶層中之該第一導電型井區上,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;形成一第二導電型井區於該磊晶層中,且於該縱向上,該第二導電型井區位於該磊晶層表面下方,且於一橫向上鄰接於該第一導電型井區,且該第二導電型井區與該第一導電型井區形成一PN接面;形成一閘極於該磊晶層表面上,於該縱向上,該閘極堆疊並連接於該磊晶層表面上;以自我對準製程步驟,形成一第一導電型輕摻雜擴散區於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;以自我對準製程步驟,形成一第二導電型輕摻雜擴散區於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間;形成一第二導電型源極於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連
接於該第一導電型井區與該磊晶層表面之間,且於該橫向上,連接於該第一導電型本體區與該第一導電型輕摻雜擴散區之間;以及形成一第二導電型汲極於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間,且於該橫向上,與該第二導電型輕摻雜擴散區連接;其中,該PN接面位於該第一導電型輕摻雜擴散區與該第二導電型輕摻雜擴散區之間。
在其中一種較佳的實施型態中,該金屬氧化物半導體元件更包含一絕緣區,形成於該磊晶層上,以定義一MOS元件區,且該第一導電型本體區、該閘極、該第一導電型輕摻雜擴散區、該第二導電型輕摻雜擴散區、該第二導電型源極、與該第二導電型汲極位於該MOS元件區中。
在其中一種較佳的實施型態中,該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
在其中一種較佳的實施型態中該第一導電型輕摻雜擴散區之雜質摻雜濃度高於該第一導電型井區之雜質摻雜濃度,且該第二導電型輕摻雜擴散區之雜質摻雜濃度高於該第二導電型井區之雜質摻雜濃度。
在其中一種較佳的實施型態中,該金屬氧化物半導體元件更包含一第二導電型埋層,形成於該基板與該磊晶層中,並於該縱向上,連接於該第一導電型井區下方。
就另一觀點言,本發明提供了一種具有雙井區之互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)元件,包含:一半導體基板,於一縱向上,具有相對之一上表面與一下表面;一磊晶層,形成於該半導體基板上,於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;一絕緣區,形成於該磊晶層上,用以將該磊晶層區分為一NMOS元件區與一PMOS元件區;一第一P型井區,形成於該磊晶層中之該
NMOS元件區,且於該縱向上,位於該磊晶層表面下方;一P型本體區,形成於該磊晶層中之該第一P型井區上,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;一第一N型井區,形成於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於一橫向上鄰接於該第一P型井區,且該第一N型井區與該第一P型井區形成一第一PN接面;一第一閘極,形成於該磊晶層表面上之該NMOS元件區,於該縱向上,該第一閘極堆疊並連接於該磊晶層表面上;一第一P型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;一第一N型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間;一N型源極,形成於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間,且於該橫向上,連接於該P型本體區與該第一P型輕摻雜擴散區之間;一N型汲極,形成於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間,且於該橫向上,與該第一N型輕摻雜擴散區連接;一第二N型井區,形成於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方;一N型本體區,形成於該磊晶層中之該第二N型井區上,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間;一第二P型井區,形成於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二N型井區,且該第二N型井區與該第二P型井區形成一第二PN接面;一第二閘極,形成於該磊晶層表面上之該PMOS元件區,於該縱向上,該第二閘極堆疊並連接於該磊晶層表面上;一第二N型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於
該第二N型井區與該磊晶層表面之間;一第二P型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間;一P型源極,形成於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間,且於該橫向上,連接於該N型本體區與該第二N型輕摻雜擴散區之間;一P型汲極,形成於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間,且於該橫向上,與該第二P型輕摻雜擴散區連接;以及一分隔區,連接於該NMOS元件區與該PMOS元件區之間,且其深度,自該磊晶層表面開始之縱向向下計算,不低於該第一P型井區、該第一N型井區、該第二N型井區、與該第二P型井區之任一區域之深度;其中,該第一PN接面位於該第一P型輕摻雜擴散區與該第一N型輕摻雜擴散區之間;其中,該第二PN接面位於該第二P型輕摻雜擴散區與該第二N型輕摻雜擴散區之間。
就另一觀點言,本發明提供了一種具有雙井區之互補式金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法,包含:提供一半導體基板,其於一縱向上,具有相對之一上表面與一下表面;形成一磊晶層於該半導體基板上,且於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;形成一絕緣區於該磊晶層上,用以將該磊晶層區分為一NMOS元件區與一PMOS元件區;形成一第一P型井區於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方;形成一P型本體區於該磊晶層中之該第一P型井區上,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;形成一第一N型井區於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於一橫向上鄰接於該第一P型井區,且該第一N型井區與該第一P型井區形成一第一PN接面;形成一第一閘極於該磊晶層表面上
之該NMOS元件區,於該縱向上,該第一閘極堆疊並連接於該磊晶層表面上;以自我對準製程步驟,形成一第一P型輕摻雜擴散(lightly doped diffusion,LDD)區於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;以自我對準製程步驟,形成一第一N型輕摻雜擴散(lightly doped diffusion,LDD)區於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間;形成一N型源極於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間,且於該橫向上,連接於該P型本體區與該第一P型輕摻雜擴散區之間;形成一N型汲極於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間,且於該橫向上,與該第一N型輕摻雜擴散區連接;形成一第二N型井區於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方;形成一N型本體區於該磊晶層中之該第二N型井區上,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間;形成一第二P型井區於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二N型井區,且該第二N型井區與該第二P型井區形成一第二PN接面;形成一第二閘極於該磊晶層表面上之該PMOS元件區,於該縱向上,該第二閘極堆疊並連接於該磊晶層表面上;以自我對準製程步驟,形成一第二N型輕摻雜擴散(lightly doped diffusion,LDD)區於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間;以自我對準製程步驟,形成一第二P型輕摻雜擴散(lightly doped diffusion,LDD)區於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間;形成一P型源極於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間,且於該橫向上,連接於該N型本體區與該第二N型輕摻雜擴散區之間;形成一P型汲極,於該第二
P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間,且於該橫向上,與該第二P型輕摻雜擴散區連接;以及形成一分隔區,連接於該NMOS元件區與該PMOS元件區之間,且其深度,自該磊晶層表面開始之縱向向下計算,不低於該第一P型井區、該第一N型井區、該第二N型井區、與該第二P型井區之任一區域之深度;其中,該第一PN接面位於該第一P型輕摻雜擴散區與該第一N型輕摻雜擴散區之間;其中,該第二PN接面位於該第二P型輕摻雜擴散區與該第二N型輕摻雜擴散區之間。
在其中一種較佳的實施型態中,該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
在其中一種較佳的實施型態中,該第一P型輕摻雜擴散區之雜質摻雜濃度高於該第一P型井區之雜質摻雜濃度,且該第一N型輕摻雜擴散區之雜質摻雜濃度高於該第一N型井區之雜質摻雜濃度。
在其中一種較佳的實施型態中,該第二P型輕摻雜擴散區之雜質摻雜濃度高於該第二P型井區之雜質摻雜濃度,且該第二N型輕摻雜擴散區之雜質摻雜濃度高於該第二N型井區之雜質摻雜濃度。
在其中一種較佳的實施型態中,該具有雙井區之互補式金屬氧化物半導體元件,更包含一N型埋層,形成於該基板與該磊晶層中,且位於其接面,並於該縱向上,連接於該第二P型井區下方。
在其中一種較佳的實施型態中,該分隔區包括一深溝槽絕緣(deep trench isolation,DTI)結構。
在其中一種較佳的實施型態中,該分隔區包括:一P型分隔區,形成於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第一N型井區;以及一N型分隔區,形成於該磊晶層中之該
PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二P型井區。
底下藉由具體實施例詳加說明,當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。
100,200,300,400,500‧‧‧MOS元件
101,201‧‧‧半導體基板
201a‧‧‧上表面
201b‧‧‧下表面
102,202‧‧‧磊晶層
202a‧‧‧磊晶層表面
103a,203a,203d‧‧‧P型井區
103b,203b,203c‧‧‧N型井區
104,204‧‧‧絕緣區
104a,204a‧‧‧NMOS元件區
104b,204b‧‧‧PMOS元件區
105c,105d,205a,205d‧‧‧PLDD區
105a,105b,205b,205c‧‧‧NLDD區
106a,206a‧‧‧N型源極
106b,206b‧‧‧P型源極
107a,207a‧‧‧N型汲極
107b,207b‧‧‧P型汲極
108a,208a‧‧‧P型本體區
108b,208b‧‧‧N型本體區
111a,111b,211a,211b‧‧‧閘極
209,213‧‧‧N型埋層
212a,212b‧‧‧PN接面
213’‧‧‧N型埋層離子植入區
214‧‧‧分隔區
214a‧‧‧P型分隔區
214b‧‧‧N型分隔區
400,500,600,700,800,900,1000‧‧‧CMOS元件
di,di’‧‧‧閘極介電層
sp,sp’‧‧‧閘極間隔層
st,st’‧‧‧閘極堆疊層
第1圖顯示一種習知MOS元件100。
第2圖顯示本發明的第一個實施例。
第3A-3H圖顯示本發明的第二個實施例。
第4圖顯示本發明的第三個實施例。
第5圖顯示本發明的第四個實施例。
第6圖顯示本發明的第五個實施例。
第7A-7C圖顯示先前技術MOS元件與根據本發明之MOS元件的元件特性之特徵曲線比較圖。
第8圖顯示一種習知CMOS元件600。
第9圖顯示本發明的第六個實施例。
第10A-10I圖顯示本發明的第七個實施例。
第11圖顯示本發明的第八個實施例。
第12圖顯示本發明的第九個實施例。
第13圖顯示本發明的第十個實施例。
本發明中的圖式均屬示意,主要意在表示製程步驟以及各層之間之上下次序關係,至於形狀、厚度與寬度則並未依照比例繪製。
第2圖顯示本發明的第一個實施例,顯示根據本發明之具有雙井區之金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件200的剖視示意圖。如第2圖所示,MOS元件200,包含:半導體基板201、磊晶層202、P型井區203a、N型井區203c、絕緣區204、P型輕摻雜擴散(P-type lightly doped diffusion,PLDD)區205a、N型輕摻雜擴散(N-type lightly doped diffusion,NLDD)區205b、N型源極206a、N型汲極207a、P型本體區208a、以及閘極211a。
其中,半導體基板201於縱向上(如圖中粗黑虛線箭號所示的方向),具有相對之上表面201a與下表面201b。磊晶層202形成於半導體基板201上,且於縱向上,堆疊並連接於上表面201a上,具有相對上表面201a之磊晶層表面202a。P型井區203a形成於磊晶層202中,且於縱向上,位於磊晶層表面202a下方。
P型本體區208a形成於磊晶層202中之P型井區203a上,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間。N型井區203c形成於磊晶層202中,且於縱向上,位於磊晶層表面202a下方,且於橫向上(如圖中粗黑實線箭號所示的方向)鄰接於P型井區203a,且N型井區203c與P型井區203a鄰接而形成PN接面212a。閘極211a形成於磊晶層表面202a上,於縱向上,閘極211a堆疊並連接於磊晶層表面202a上。其中,閘極211a包含介電層di、堆疊層st、與間隔層sp。
介電層di形成於磊晶層表面202a上,並與磊晶層表面202a連接。堆疊層st形成於介電層di上,包含導電材質,用以作為閘極211a的電性接點,亦可作為形成PLDD區205a、NLDD區205b時的自我對準遮罩。間隔層sp形成於堆疊層st之側壁外的磊晶層表面202a上,包覆堆疊層st的側壁,包含絕緣材料,亦可作為形成N型源極206a與N型汲極207a時的自我對準遮罩。
PLDD區205a,以自我對準製程步驟,形成於P型井區203a上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間。NLDD區205b,以自我對準製程步驟,形成於N型井區203c上之磊晶層202中,且
於縱向上,堆疊並連接於N型井區203c與磊晶層表面202a之間。N型源極206a形成於P型井區203a上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間,且於橫向上,連接於P型本體區208a與PLDD區205a之間。N型汲極207a形成於N型井區203c上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203c與磊晶層表面202a之間,且於橫向上,與NLDD區205b連接。其中,PN接面212a位於PLDD區205a與NLDD區205b之間,且PN接面212a在MOS元件200的操作區204a範圍內,完全隔開PLDD區205a與NLDD區205b。
其中,絕緣區204例如形成於磊晶層202上,以定義操作區204a,且P型本體區208a、閘極211a、PLDD區205a、NLDD區205b、N型源極206a、與N型汲極207a位於操作區204a中。此外,須說明的是,一種較佳的實施方式中,PLDD區205a除了與N型源極206a及介電層di鄰接之外,只與P型井區203a鄰接;而NLDD區205b除了與N型汲極207a及介電層di鄰接之外,只與N型井區203c鄰接。
一種較佳的實施方式,舉例而言,其中PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度。舉例而言,PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度2到10倍,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度2到10倍。其中,摻雜濃度指的是,例如在離子植入製程步驟中,所執行的平面摻雜濃度,一般而言,此平面摻雜濃度,數值會高於在作為煺火功能之(anneal)熱製程步驟之後的立體摻雜濃度,此為本技術領域中,具有通常知識者所熟知,在此不予贅述。如此的安排,可以緩和SCE中的HCE。
第3A-3H圖顯示本發明的第二個實施例。第3A-3H圖顯示根據本發明之具有雙井區之金屬氧化物半導體元件200製造方法的剖視示意圖。首先,如第3A圖所示,提供半導體基板201,其中,半導體基板201例如但不限於為P型矽基板,當然亦可以為其他半導體基板。半導體基板201於縱向上(如圖中粗黑虛
線箭號所示的方向),具有相對之上表面201a與下表面201b。接著如第3B圖所示,形成磊晶層202於半導體基板201上,且於縱向上,具有相對上表面201a之磊晶層表面202a,磊晶層202堆疊並連接於上表面201a上。
接下來,請繼續參閱第3B圖。如第3B圖所示,形成P型井區203a於磊晶層202中,且於縱向上,堆疊並連接於半導體基板201之上表面201a上。接著,形成N型井區203c於磊晶層202中,且於縱向上,N型井區203c位於磊晶層表面202a下方,且於橫向上鄰接於P型井區203a。N型井區203c與P型井區203a形成PN接面212a。其中,PN接面212a位於在後續製程步驟中所形成的PLDD區205a與NLDD區205b之間。形成P型井區203a與N型井區203c的方法,例如但不限於以微影製程、離子植入製程、與熱製程形成(未示出),此為本領域中具有通常知識者所熟知,在此不予贅述。
接下來,如第3C圖所示,形成絕緣區204於磊晶層202上,以定義操作區204a,且在後續製程中所形成之P型本體區208a、閘極211a、PLDD區205a、NLDD區205b、N型源極206a、與N型汲極207a皆位於操作區204a中。其中,絕緣區204為如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。接下來,如第3D圖所示,形成介電層di與堆疊層st於磊晶層表面202a上,且於縱向上,介電層di堆疊並連接於磊晶層表面202a上,而堆疊層st堆疊並連接於介電層di上。
接下來,如第3E圖所示,以介電層di與堆疊層st以及光阻層205a’作為遮罩,以定義PLDD區205a的離子植入區,並以離子植入製程步驟,將P型雜質,以加速離子的形式,植入定義的區域內以形成PLDD區205a的離子植入區。接下來,如第3F圖所示,以介電層di、堆疊層st以及光阻層205b’作為遮罩,以定義NLDD區205b的離子植入區,並以離子植入製程步驟,將N型雜質,以加速
離子的形式(如圖中較細虛線箭頭所示意),植入定義的區域內以形成NLDD區205b的離子植入區。
接下來,如第3G圖所示,形成N型源極206a於P型井區203a上之磊晶層202中,且於該縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間,且於橫向上,連接於P型本體區208a與PLDD區205a之間。須說明的是,在形成N型源極206a的離子植入製程步驟中,如第3G圖所示,以間隔層sp、堆疊層st以及光阻層206a’作為遮罩,以定義N型源極206a的離子植入區,並以離子植入製程步驟,將N型雜質,以加速離子的形式(如圖中較細虛線箭頭所示意),植入定義的區域內以形成N型源極206a的離子植入區。須說明的是,形成N型源極206a的離子植入製程步驟,例如以控制加速離子行進方向,相對於磊晶層表面202a具有一傾斜角度,以將部分N型雜質植入間隔層sp下方的磊晶層202中,以避免通道不導通的現象。
接下來,如第3H圖所示,形成P型本體區208a於磊晶層202中之P型井區203a上,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間;形成N型汲極207a於N型井區203c上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203c與磊晶層表面202a之間,且於橫向上,與NLDD區205b連接;其中,PN接面212a位於PLDD區205a與NLDD區205b之間。當然,形成N型汲極207a的離子植入製程步驟,可以與形成N型源極206a的離子植入製程步驟整合為同一個製程步驟,將於後詳述。
一種較佳的實施方式,舉例而言,其中PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度。舉例而言,PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度2到10倍,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度2到10倍。其中,摻雜濃度指的是,例如在離子植入製程步驟中,
所執行的平面摻雜濃度,一般而言,此平面摻雜濃度,數值會高於在作為煺火(anneal)功能之熱製程步驟之後的立體摻雜濃度,此為本技術領域中,具有通常知識者所熟知,在此不予贅述。如此的安排,可以緩和SCE中的HCE。
第4圖顯示本發明的第三個實施例。本實施例顯示根據本發明之MOS元件300的剖視示意圖。與第一個實施利不同之處在於,本實施例之MOS元件300更包含N型埋層209,形成於基板201與磊晶層202中,且位於其接面,並於該縱向上,連接於P型井區203a下方。其目的在於電性隔開P型井區203a與半導體基板201,以避免P型井區203a與半導體基板201電性直接連接,造成電性上的錯誤,尤其當半導體基板201具有P型導電型時。
第5圖顯示本發明的第四個實施例。本實施例顯示根據本發明之MOS元件400的剖視示意圖。本實施例旨在說明根據本發明,形成絕緣區204的方式,並不限於如第一個實施例所示。本實施例與第一個實施例不同之處在於,如第5圖所示,絕緣區204為淺溝槽絕緣(shallow trench isolation,STI)結構而非如第一個實施例中,絕緣區204為區域氧化(local oxidation of silicon,LOCOS)結構。其他的製程與第一個實施例相同,形成如第5圖所示的MOS元件400。
第6圖顯示本發明的第五個實施例。本實施例顯示根據本發明之MOS元件500的剖視示意圖。本實施例旨在說明根據本發明,形成N型汲極207a的離子植入製程步驟,可以與形成N型源極206a的離子植入製程步驟整合為同一個製程步驟,這使得N型雜質,在形成N型汲極207a時,也如在N型源極206a相似,其加速離子行進方向,以相對於磊晶層表面202a具有一傾斜角度,將部分N型雜質植入間隔層sp下方的磊晶層202中,如第6圖所示,如此一來,可節省另外單獨形成N型汲極207a的製程步驟,以降低製造成本。
需說明的是,本發明在許多特徵上,與先前技術不同。以第一個實施例說明如下:比較第1圖所示之先前技術MOS元件100與根據本發明之第一個
實施例MOS元件200,根據本發明之MOS元件200與先前技術MOS元件100不同之處主要有以下三點:1.根據本發明之MOS元件200具有不同導電型之雙井區,其中,P型井區203a在N型源極206a相對於PN接面212a同側;而N型井區203c在N型汲極207a相對於PN接面212a同側;2.根據本發明之MOS元件200具有不同導電型之雙LDD區,其中,PLDD區205a在P型井區203a相對於PN接面212a同側;而NLDD區205b在N型井區203c相對於PN接面212a同側;3.根據本發明之MOS元件200具有由P型井區203a與N型井區203c形成的PN接面212a,前述「同側」,即是指在PN接面212a的同一側。且PN接面212a介於PLDD區205a與NLDD區205b之間。
在先前技術MOS元件100的正常操作中,施加於閘極111a的閘極偏壓,在P型井區103和閘極111a之介電層di的接面處,吸引導電載子而形成通道(如第1圖中黑色虛線框線所示意),閘極偏壓改變,則通道中導電載子的數量跟著改變,造成通道(channel)附近電場改變,使通道特性發生變化,導致電流改變。此為本領域中具有通常知識者所熟知,在此不予贅述。而根據本發明之MOS元件200,其通道是由P型井區203a與N型源極206a所決定,而非如先前技術MOS元件100的通道是由與N型源極106a同側的NLDD區105a及與N型汲極107a同側的NLDD區105b所決定。根據本發明之MOS元件200之通道如第2圖中黑色虛線框線所示意,且元件間距(pitch),以閘極長度代表,可以在達成相同的電性時相對較短,也就是通道相對較短,這使得導通電阻較低,而且由於PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度,也因此成功抑制了SCE。此外,在先前技術MOS元件100中,其崩潰發生於汲極107a端的NLDD區105b與P型井區103a間的接面,由於NLDD區105b的雜質摻雜濃度相對較高,因此其崩潰電壓相
對較低。而根據本發明之MOS元件200,其崩潰(breakdown)發生於PN接面212a,由於N型井區203c之雜質摻雜濃度相對較低,因此其崩潰電壓相對較高,熱載子(hot carrier)效應也相對被抑制。
第7A圖顯示先前技術MOS元件與根據本發明之MOS元件的元件特性之特徵曲線比較圖,如第7A圖所示,橫軸示意MOS元件的閘極長度,左側縱軸示意MOS元件的臨界電壓(threshold voltage),右側縱軸示意MOS元件的崩潰電壓。且粗黑實線示意根據本發明之MOS元件的元件特性之特徵曲線,而粗黑虛線示意先前技術MOS元件的元件特性之特徵曲線。第7A圖示意根據本發明之MOS元件於閘極長度在縮短的狀況下,也未發生DIBL,其臨界電壓大致維持在相同的位準,且其崩潰電壓也相對較高,此為根據本發明之MOS元件優於先前技術MOS元件的特性之一。
第7B圖顯示先前技術N型MOS元件與根據本發明之N型MOS元件的元件特性之特徵曲線比較圖,如第7B圖所示,橫軸示意N型MOS元件的閘極長度,左側縱軸示意N型MOS元件的臨界電壓,右側縱軸示意N型MOS元件的導通電阻。且粗黑實線示意根據本發明之N型MOS元件的元件特性之特徵曲線,而粗黑虛線示意先前技術N型MOS元件的元件特性之特徵曲線。第7B圖示意根據本發明之N型MOS元件於閘極長度在縮短的狀況下,也未發生DIBL,其臨界電壓大致維持在相同的位準,而先前技術N型MOS元件,於閘極長度在縮短的狀況下,發生了DIBL,其臨界電壓之位準隨閘極長度縮短而下降,因此,要避免臨界電壓之位準下降,又要維持相當的閘極操作電壓(例如5V),先前技術N型MOS元件其閘極長度大略不可低於0.6μm,而根據本發明之N型MOS元件之閘極長度可以縮短至0.3μm也不會出現DIBL,但為避免降低崩潰電壓,在此例中,以0.4μm較佳;因此,由於根據本發明,閘極長度在避免SCE可採用較短之閘極長度,其導通電
阻相對較低,元件可以縮小,也降低製造成本,此為根據本發明之MOS元件優於先前技術MOS元件的特性之一。
第7C圖顯示先前技術P型MOS元件與根據本發明之P型MOS元件的元件特性之特徵曲線比較圖,如第7C圖所示,橫軸示意P型MOS元件的閘極長度,左側縱軸示意P型MOS元件的臨界電壓,右側縱軸示意P型MOS元件的導通電阻。且粗黑實線示意根據本發明之P型MOS元件的元件特性之特徵曲線,而粗黑虛線示意先前技術P型MOS元件的元件特性之特徵曲線。第7C圖示意根據本發明之P型MOS元件於閘極長度在縮短的狀況下,相較於先前技術P型MOS元件之DIBL,明顯緩和許多,其臨界電壓的位準下降的程度相對緩和,而先前技術P型MOS元件,於閘極長度在縮短的狀況下,發生了嚴重的DIBL,其臨界電壓之位準隨閘極長度縮短而快速下降,因此,要避免臨界電壓之位準快速下降,又要維持相當的閘極操作電壓(例如5V),先前技術P型MOS元件其閘極長度大略不可低於0.6μm,而根據本發明之P型MOS元件之閘極長度可以縮短至0.3μm也不會出現DIBL,但為避免降低崩潰電壓,在此例中,以0.4μm較佳;因此,由於根據本發明,閘極長度在避免SCE可採用較短之閘極長度,其導通電阻相對較低,元件可以縮小,也降低製造成本,此為根據本發明之MOS元件優於先前技術MOS元件的特性之一。
第9圖顯示本發明的第六個實施例,顯示根據本發明之具有雙井區之互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)元件700的剖視示意圖。如第9圖所示,CMOS元件700例如包含:半導體基板201、磊晶層202、P型井區203a與203d、N型井區203b與203c、絕緣區204、P型輕摻雜擴散(lightly doped diffusion,LDD)區205a與205d、N型輕摻雜擴散(lightly doped diffusion,LDD)區205b與205c、N型源極206a、N型汲極207a、P型源極206b、P型汲
極207b、P型本體區208aa、N型本體區208b、閘極211a與211b、N型埋層213、以及分隔區214。
半導體基板201於縱向上(如圖中粗黑虛線箭號所示的方向),具有相對之上表面201a與下表面201b。磊晶層202形成於半導體基板201上,且於縱向上,堆疊並連接於上表面201a上,具有相對上表面201a之磊晶層表面202a。絕緣區204形成於磊晶層202上,用以將磊晶層202區分為NMOS元件區204a與PMOS元件區204b(如圖中粗黑實線區域標註箭號所示的區域)。
P型井區203a形成於磊晶層202之NMOS元件區204a中,且於縱向上,位於磊晶層表面202a下方。P型本體區208aa形成於磊晶層202中之P型井區203a上,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間。N型井區203c形成於磊晶層202之NMOS元件區204a中,且於縱向上,位於磊晶層表面202a下方,且於橫向上(如圖中粗黑實線箭號所示的方向)鄰接於P型井區203a,且N型井區203c與P型井區203a鄰接而形成PN接面212a。閘極211a形成於磊晶層表面202a上之NMOS元件區204a中,於縱向上,閘極211a堆疊並連接於磊晶層表面202a上。其中,閘極211a包含介電層di、堆疊層st、與間隔層sp。介電層di形成於磊晶層表面202a上,並與磊晶層表面202a連接。堆疊層st形成於介電層di上,包含導電材質,用以作為閘極211a的電性接點,亦可作為形成PLDD區205a與NLDD區205b時的自我對準遮罩。間隔層sp形成於堆疊層st之側壁外的磊晶層表面202a上,包覆堆疊層st的側壁,包含絕緣材料,亦可作為形成N型汲極207a與N型源極206a時的自我對準遮罩。
PLDD區205a,以自我對準製程步驟,形成於P型井區203a上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間。NLDD區205b,以自我對準製程步驟,形成於N型井區203c上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203c與磊晶層表面202a之間。N型源極206a形成
於P型井區203a上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間,且於橫向上,連接於P型本體區208aa與PLDD區205a之間。N型汲極207a形成於N型井區203c上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203c與磊晶層表面202a之間,且於橫向上,與NLDD區205b連接。其中,PN接面212a位於PLDD區205a與NLDD區205b之間,且PN接面212a在NMOS元件區204a範圍內,介於PLDD區205a與NLDD區205b之間。
N型井區203b形成於磊晶層202之PMOS元件區204b中,且於縱向上,位於磊晶層表面202a下方。N型本體區208b形成於磊晶層202中之N型井區203b上,且於縱向上,堆疊並連接於N型井區203b與磊晶層表面202a之間。P型井區203d形成於磊晶層202之PMOS元件區204b中,且於縱向上,位於磊晶層表面202a下方,且於橫向上(如圖中粗黑實線箭號所示的方向)鄰接於N型井區203b,且P型井區203d與N型井區203b鄰接而形成PN接面212b。閘極211b形成於磊晶層表面202a上之PMOS元件區204b中,於縱向上,閘極211b堆疊並連接於磊晶層表面202a上。其中,閘極211b包含介電層di’、堆疊層st’、與間隔層sp’。介電層di’形成於磊晶層表面202a上,並與磊晶層表面202a連接。堆疊層st’形成於介電層di’上,包含導電材質,用以作為閘極211b的電性接點,亦可作為形成NLDD區205c與PLDD區205d時的自我對準遮罩。間隔層sp’形成於堆疊層st’之側壁外的磊晶層表面202a上,包覆堆疊層st’的側壁,包含絕緣材料,亦可作為形成P型汲極207b與P型源極206b時的自我對準遮罩。
NLDD區205c,以自我對準製程步驟,形成於N型井區203b上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203b與磊晶層表面202a之間。PLDD區205d,以自我對準製程步驟,形成於P型井區203d上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203d與磊晶層表面202a之間。P型源極206b形成於N型井區203b上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203b與磊
晶層表面202a之間,且於橫向上,連接於N型本體區208b與NLDD區205c之間。N型汲極207b形成於P型井區203d上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203d與磊晶層表面202a之間,且於橫向上,與PLDD區205d連接。其中,PN接面212b位於NLDD區205c與PLDD區205d之間,且PN接面212b在PMOS元件區204b範圍內,介於NLDD區205c與PLDD區205d之間。
其中,絕緣區204例如形成於磊晶層202上,以定義NMOS元件區204a與PMOS元件區204b;且P型本體區208aa、閘極211a、PLDD區205a、NLDD區205b、N型源極206a、與N型汲極207a位於NMOS元件區204a中;N型本體區208b、閘極211b、N型輕摻雜擴散區205c、P型輕摻雜擴散區205d、P型源極206b、與P型汲極207b位於PMOS元件區204b中。此外,須說明的是,一種較佳的實施方式中,PLDD區205a除了與N型源極206a及介電層di鄰接之外,只與P型井區203a鄰接;而NLDD區205b除了與N型汲極207a及介電層di鄰接之外,只與N型井區203c鄰接;而N型輕摻雜擴散區205c除了與P型源極206b及介電層di’鄰接之外,只與N型井區203b鄰接;而P型輕摻雜擴散區205d除了與P型汲極207b及介電層di’鄰接之外,只與P型井區203d鄰接。
其中,具有雙井區之CMOS元件700,例如但不限於更包含N型埋層213,形成於基板201與磊晶層202中,且位於基板201與磊晶層202接面,並於縱向上,連接於P型井區203d下方。N型埋層213大致上皆位於P型井區203d下方,且隔開P型井區203d與基板201,用以使P型井區203d與基板201在電性上不直接連接。
其中,分隔區214連接於NMOS元件區204a與PMOS元件區204b之間,並隔開NMOS元件區204a與PMOS元件區204b。且分隔區214之縱向深度,自磊晶層表面202a開始之縱向向下計算,不低於P型井區203a、N型井區203c、N型井區203b、與P型井區203d之任一區域之深度。
一種較佳的實施方式,舉例而言,其中PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度。舉例而言,PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度2到10倍,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度2到10倍。其中,摻雜濃度指的是,例如在離子植入製程步驟中,所執行的平面摻雜濃度,一般而言,此平面摻雜濃度,數值會高於在熱製程步驟之後的立體摻雜濃度,此為本技術領域中,具有通常知識者所熟知,在此不予贅述。如此的安排,可以緩和SCE中的HCE。
一種較佳的實施方式,舉例而言,如第2圖所示,其中分隔區214包括深溝槽絕緣(deep trench isolation,DTI)結構。
第10A-10I圖顯示本發明的第七個實施例。第10A-10I圖顯示根據本發明之具有雙井區之互補式金屬氧化物半導體元件700製造方法的剖視示意圖。首先,如第10A圖所示,提供半導體基板201,其中,半導體基板201例如但不限於為P型矽基板,當然亦可以為其他半導體基板。半導體基板201於縱向上(如圖中粗黑虛線箭號所示的方向),具有相對之上表面201a與下表面201b。接著以微影製程步驟及離子植入製程步驟,形成N型埋層離子植入區213’。接著如第10B圖所示,形成磊晶層202於半導體基板201上,且於縱向上,具有相對上表面201a之磊晶層表面202a,磊晶層202堆疊並連接於上表面201a上。並以熱製程步驟,形成N型埋層213於半導體基板201與磊晶層202中,且位於N型埋層213與半導體基板201之接面。
接下來,請繼續參閱第10B圖,形成P型井區203a與203d於磊晶層202中,且於縱向上,堆疊並連接於半導體基板201之上表面201a上。接著,形成N型井區203b與203c於磊晶層202中,且於縱向上,N井區203b與203c位於磊晶層表面202a下方,且於橫向上分別鄰接於P型井區203d與203a。N型井區203c與P型
井區203a形成PN接面212a;N型井區203b與P型井區203d形成PN接面212b。其中,PN接面212a位於在後續製程步驟中所形成的PLDD區205a與NLDD區205b之間;PN接面212b位於在後續製程步驟中所形成的P型輕摻雜擴散區205d與N型輕摻雜擴散區205c之間。形成P型井區203a與203d,以及形成N型井區203b與203c的方法,例如但不限於以微影製程、離子植入製程、與熱製程形成(未示出),此為本領域中具有通常知識者所熟知,在此不予贅述。
接下來,如第10C圖所示,形成分隔區214連接於NMOS元件區204a與PMOS元件區204b之間,並隔開NMOS元件區204a與PMOS元件區204b。分隔區214例如但不限於如圖所示之深溝槽絕緣(deep trench isolation,DTI)結構,其為本領域中具有通常知識者所熟知,在此不予贅述。接著,形成絕緣區204於磊晶層202上,以定義NMOS元件區204a與PMOS元件區204b,且在後續製程中,所形成之P型本體區208aa、閘極211a、PLDD區205a、NLDD區205b、N型源極206a、與N型汲極207a位於NMOS元件區204a中;N型本體區208b、閘極211b、N型輕摻雜擴散區205c、P型輕摻雜擴散區205d、P型源極206b、與P型汲極207b位於PMOS元件區204b中。其中,絕緣區204為如圖所示之區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。接下來,如第10D圖所示,形成介電層di及di’,與堆疊層st及st’於磊晶層表面202a上,且於縱向上,介電層di及di’堆疊並連接於磊晶層表面202a上,而堆疊層st及st’堆疊並連接於介電層di上。
接下來,如第10E圖所示,例如在相同的微影製程步驟中,分別以介電層di及di’與堆疊層st及st’以及光阻層205a’作為遮罩,以定義PLDD區205a及205d的離子植入區,並例如以相同的離子植入製程步驟,將P型雜質,以加速離子的形式(如圖中較細虛線箭頭所示意),植入定義的區域內,以形成PLDD區205a及205d的離子植入區。接下來,如第10F圖所示,例如在相同的微影製程
步驟中,分別以介電層di及di’、堆疊層st及st’以及光阻層205b’作為遮罩,以定義NLDD區205b及205c的離子植入區,並以離子植入製程步驟,將N型雜質,以加速離子的形式(如圖中較細虛線箭頭所示意),植入定義的區域內,以形成NLDD區205b及205c的離子植入區。
接下來,如第10G圖所示,形成N型源極206a於P型井區203a上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間,且於橫向上,連接於後續製程步驟所形成之P型本體區208aa與PLDD區205a之間。須說明的是,在形成N型源極206a的離子植入製程步驟中,如第10G圖所示,以間隔層sp、堆疊層st以及光阻層206a’作為遮罩,以定義N型源極206a的離子植入區,並以離子植入製程步驟,將N型雜質,以加速離子的形式(如圖中較細虛線箭頭所示意),植入定義的區域內,以形成N型源極206a的離子植入區。須說明的是,形成N型源極206a的離子植入製程步驟,例如以控制加速離子行進方向,相對於磊晶層表面202a具有一傾斜角度,以將部分N型雜質植入間隔層sp下方的磊晶層202中,以避免通道不導通的現象。
接下來,如第10H圖所示,形成P型源極206b於N型井區203b上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203b與磊晶層表面202a之間,且於橫向上,連接於後續製程步驟所形成之N型本體區208b與N型輕摻雜擴散區205c之間。須說明的是,在形成P型源極206b的離子植入製程步驟中,如第10H圖所示,以間隔層sp’、堆疊層st’以及光阻層206b’作為遮罩,以定義P型源極206b的離子植入區,並以離子植入製程步驟,將P型雜質,以加速離子的形式(如圖中較細虛線箭頭所示意),植入定義的區域內,以形成P型源極206b的離子植入區。須說明的是,形成P型源極206b的離子植入製程步驟,例如以控制加速離子行進方向,相對於磊晶層表面202a具有一傾斜角度,以將部分P型雜質植入間隔層sp’下方的磊晶層202中,以避免通道不導通的現象。
接下來,如第10I圖所示,形成P型本體區208aa於磊晶層202中之P型井區203a上,且於縱向上,堆疊並連接於P型井區203a與磊晶層表面202a之間;形成N型汲極207a於N型井區203c上之磊晶層202中,且於縱向上,堆疊並連接於N型井區203c與磊晶層表面202a之間,且於橫向上,與NLDD區205b連接;其中,PN接面212a位於PLDD區205a與NLDD區205b之間。當然,形成N型汲極207a的離子植入製程步驟,可以與形成N型源極206a的離子植入製程步驟整合為同一個製程步驟,將於後詳述。
接下來,請繼續參照第10I圖,形成N型本體區208b於磊晶層202中之N型井區203b上,且於縱向上,堆疊並連接於N型井區203b與磊晶層表面202a之間;形成P型汲極207b於P型井區203d上之磊晶層202中,且於縱向上,堆疊並連接於P型井區203d與磊晶層表面202a之間,且於橫向上,與P型輕摻雜擴散區205d連接;其中,PN接面212b位於N型輕摻雜擴散區205c與P型輕摻雜擴散區205d之間。當然,形成P型汲極207b的離子植入製程步驟,可以與形成P型源極206b的離子植入製程步驟整合為同一個製程步驟,將於後詳述。
一種較佳的實施方式,舉例而言,其中PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度。舉例而言,PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度2到10倍,且NLDD區205b之雜質摻雜濃度高於N型井區203c之雜質摻雜濃度2到10倍。舉例而言,其中N型輕摻雜擴散區205c之雜質摻雜濃度高於N型井區203b之雜質摻雜濃度,且P型輕摻雜擴散區205d之雜質摻雜濃度高於P型井區203d之雜質摻雜濃度。舉例而言,N型輕摻雜擴散區205c之雜質摻雜濃度高於N型井區203b之雜質摻雜濃度2到10倍,且P型輕摻雜擴散區205d之雜質摻雜濃度高於P型井區203d之雜質摻雜濃度2到10倍。其中,摻雜濃度指的是,例如在離子植入製程步驟中,所執行的平面摻雜濃度,一般而言,此平面摻雜濃度,
數值會高於在煺火(anneal)熱製程步驟之後的立體摻雜濃度,此為本技術領域中,具有通常知識者所熟知,在此不予贅述。如此的安排,可以緩和SCE中的HCE。
第11圖顯示本發明的第八個實施例。本實施例顯示根據本發明之CMOS元件800的剖視示意圖。與第七個實施利不同之處在於,本實施例之CMOS元件800之分隔區214,包括P型分隔區214a與N型分隔區214b。P型分隔區214a形成於磊晶層202中之NMOS元件區204a,且於該縱向上,位於該磊晶層表面202a下方,且於橫向上鄰接於N型井區203c。N型分隔區214b形成於磊晶層202中之PMOS元件區204b,且於縱向上,位於磊晶層表面202a下方,且於橫向上鄰接於P型井區203d。且分隔區214之縱向深度,自磊晶層表面202a開始之縱向向下計算,不低於P型井區203a、N型井區203c、N型井區203b、與P型井區203d之任一區域之深度。
第12圖顯示本發明的第九個實施例。本實施例顯示根據本發明之CMOS元件900的剖視示意圖。本實施例旨在說明根據本發明,形成絕緣區204的方式,並不限於如第七個實施例所示。本實施例與第七個實施例不同之處在於,如第12圖所示,絕緣區204為淺溝槽絕緣(shallow trench isolation,STI)結構而非如第七個實施例中,絕緣區204為區域氧化(local oxidation of silicon,LOCOS)結構。其他的製程與第七個實施例相同,形成如第12圖所示的CMOS元件900。
第13圖顯示本發明的第十個實施例。本實施例顯示根據本發明之CMOS元件1000的剖視示意圖。本實施例旨在說明根據本發明,形成N型汲極207a的離子植入製程步驟,可以與形成N型源極206a的離子植入製程步驟整合為同一個製程步驟,這使得N型雜質,在形成N型汲極207a時,也如在N型源極206a相似,其加速離子行進方向,以相對於磊晶層表面202a具有一傾斜角度,將部分N型雜質植入間隔層sp下方的磊晶層202中,如第6圖所示,如此一來,可節省另外單獨形成N型汲極207a的製程步驟,以降低製造成本。此外,根據本發明,形成P型
汲極207b的離子植入製程步驟,可以與形成P型源極206b的離子植入製程步驟整合為同一個製程步驟,這使得P型雜質,在形成P型汲極207b時,也如在P型源極206b相似,其加速離子行進方向,以相對於磊晶層表面202a具有一傾斜角度,將部分P型雜質植入間隔層sp’下方的磊晶層202中,如第13圖所示,如此一來,可節省另外單獨形成P型汲極207b的製程步驟,以降低製造成本。
需說明的是,本發明在許多特徵上,與先前技術不同。以第七個實施例說明如下:比較第8圖所示之先前技術CMOS元件600與根據本發明之第七個實施例CMOS元件700,根據本發明之CMOS元件700與先前技術CMOS元件600不同之處主要有以下四點:
1.根據本發明之CMOS元件700具有不同導電型之雙井區,例如,P型井區203a在N型源極206a相對於PN接面212a同側;而N型井區203c在N型汲極207a相對於接面PN接面212a同側;N型井區203b在P型源極206b相對於PN接面212b同側;而P型井區203d在P型汲極207b相對於接面PN接面212b同側;
2.根據本發明之CMOS元件700分別在NMOS元件區204a與PMOS元件區204b具有不同導電型之雙LDD區,其中,PLDD區205a在P型井區203a相對於PN接面212a同側;而NLDD區205b在N型井區203c相對於PN接面212a同側;NLDD區205c在N型井區203b相對於PN接面212b同側;而PLDD區205d在P型井區203d相對於PN接面212b同側;
3.根據本發明之CMOS元件700具有由P型井區203a與N型井區203c形成的PN接面212a,且具有由N型井區203b與P型井區203d形成的PN接面212b,前述「同側」,即是指在PN接面212a或212b的同一側。且PN接面212a介於PLDD區205a與NLDD區205b之間,PN接面212b介於NLDD區205c與PLDD區205d之間。
4.據本發明之CMOS元件700具有分隔區214連接於NMOS元件區204a與PMOS元件區204b之間,並隔開NMOS元件區204a與PMOS元件區204b。且分隔
區214之縱向深度,自磊晶層表面202a開始之縱向向下計算,不低於P型井區203a、N型井區203c、N型井區203b、與P型井區203d之任一區域之深度。
舉例而言,在先前技術CMOS元件600的NMOS元件區104a正常操作中,施加於閘極111a的閘極偏壓,在P型井區103a和閘極111a之介電層的接面處,吸引導電載子而形成通道(如第1圖中黑色虛線框線所示意),閘極偏壓改變,則通道中導電載子的數量跟著改變,造成通道(channel)附近電場改變,使通道特性發生變化,導致電流改變。此為本領域中具有通常知識者所熟知,在此不予贅述。而根據本發明之CMOS元件700的NMOS元件區204a,其通道是由P型井區203a與N型源極206a所決定,而非如先前技術CMOS元件600的NMOS元件區104a中之通道是由與N型源極106a同側的NLDD區105a及與N型汲極107a同側的NLDD區105b所決定。根據本發明之CMOS元件700的NMOS元件區204a之通道如第9圖中黑色虛線框線所示意,且元件間距(pitch),以閘極長度代表,可以在達成相同的電性時相對較短,也就是通道相對較短,這使得導通電阻較低,而且由於PLDD區205a之雜質摻雜濃度高於P型井區203a之雜質摻雜濃度,也因此成功抑制了SCE。此外,在先前技術CMOS元件600的NMOS元件區104a中,其崩潰發生於汲極107a端的NLDD區105b與P型井區103a間的接面,由於NLDD區105b的雜質摻雜濃度相對較高,因此其崩潰電壓相對較低。而根據本發明之CMOS元件700的NMOS元件區204a,其崩潰(breakdown)發生於PN接面212a,由於N型井區203c之雜質摻雜濃度相對較低,因此其崩潰電壓相對較高,熱載子(hot carrier)效應也相對被抑制。同理可以推及根據本發明之CMOS元件700的PMOS元件區204b,其崩潰(breakdown)電壓相對先前技術較高,熱載子(hot carrier)效應也相對先前技術被抑制。
以上已針對較佳實施例來說明本發明,唯以上所述者,僅係為使熟悉本技術者易於了解本發明的內容而已,並非用來限定本發明之權利範圍。
在本發明之相同精神下,熟悉本技術者可以思及各種等效變化。例如,在不影響元件主要的特性下,可加入其他製程步驟或結構,如臨界電壓調整區等;再如,微影技術並不限於光罩技術,亦可包含電子束微影技術。再例如,所有實施例中的變化,可以交互採用,例如第11圖實施例中之分隔區214包括P型分隔區214a與N型分隔區214b,也可以應用於第12圖與第13圖的實施例,等等。凡此種種,皆可根據本發明的教示類推而得,因此,本發明的範圍應涵蓋上述及其他所有等效變化。
200‧‧‧MOS元件
201‧‧‧半導體基板
201a‧‧‧上表面
201b‧‧‧下表面
202‧‧‧磊晶層
202a‧‧‧磊晶層表面
203a‧‧‧P型井區
203c‧‧‧N型井區
204‧‧‧絕緣區
204a‧‧‧NMOS元件區
205a‧‧‧PLDD區
205b‧‧‧NLDD區
206a‧‧‧N型源極
207a‧‧‧N型汲極
208a‧‧‧P型本體區
211a‧‧‧閘極
212a‧‧‧PN接面
di‧‧‧閘極介電層
sp‧‧‧閘極間隔層
st‧‧‧閘極堆疊層
Claims (23)
- 一種具有雙井區之金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件,包含:一半導體基板,於一縱向上,具有相對之一上表面與一下表面;一磊晶層,形成於該基板上,於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;一第一導電型井區,形成於該磊晶層中,且於該縱向上,位於該磊晶層表面下方;一第一導電型本體區,形成於該磊晶層中之該第一導電型井區上,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;一第二導電型井區,形成於該磊晶層中,且於該縱向上,位於該磊晶層表面下方,且於一橫向上鄰接於該第一導電型井區,且該第二導電型井區與該第一導電型井區形成一PN接面;一閘極,形成於該磊晶層表面上,於該縱向上,該閘極堆疊並連接於該磊晶層表面上;一第一導電型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;一第二導電型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間;一第二導電型源極,形成於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間,且於該橫向上,連接於該第一導電型本體區與該第一導電型輕摻雜擴散區之間;以及 一第二導電型汲極,形成於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間,且於該橫向上,與該第二導電型輕摻雜擴散區連接;其中,該PN接面位於該第一導電型輕摻雜擴散區與該第二導電型輕摻雜擴散區之間;其中該第一導電型輕摻雜擴散區之雜質摻雜濃度高於該第一導電型井區之雜質摻雜濃度,且該第二導電型輕摻雜擴散區之雜質摻雜濃度高於該第二導電型井區之雜質摻雜濃度。
- 如申請專利範圍第1項所述之具有雙井區之金屬氧化物半導體元件,更包含一絕緣區,形成於該磊晶層上,以定義一MOS元件區,且該第一導電型本體區、該閘極、該第一導電型輕摻雜擴散區、該第二導電型輕摻雜擴散區、該第二導電型源極、與該第二導電型汲極位於該MOS元件區中。
- 如申請專利範圍第2項所述之具有雙井區之金屬氧化物半導體元件,其中該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
- 如申請專利範圍第1項所述之具有雙井區之金屬氧化物半導體元件,更包含一第二導電型埋層,形成於該基板與該磊晶層中,且位於其接面,並於該縱向上,連接於該第一導電型井區下方。
- 一種具有雙井區之金屬氧化物半導體(Metal Oxide Semiconductor,MOS)元件製造方法,包含:提供一半導體基板,其於一縱向上,具有相對之一上表面與一下表面;形成一磊晶層於該半導體基板上,且於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上; 形成一第一導電型井區於該磊晶層中,且於該縱向上,位於該磊晶層表面下方;形成一第一導電型本體區於該磊晶層中之該第一導電型井區上,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;形成一第二導電型井區於該磊晶層中,且於該縱向上,該第二導電型井區位於該磊晶層表面下方,且於一橫向上鄰接於該第一導電型井區,且該第二導電型井區與該第一導電型井區形成一PN接面;形成一閘極於該磊晶層表面上,於該縱向上,該閘極堆疊並連接於該磊晶層表面上;以自我對準製程步驟,形成一第一導電型輕摻雜擴散區於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間;以自我對準製程步驟,形成一第二導電型輕摻雜擴散區於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間;形成一第二導電型源極於該第一導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一導電型井區與該磊晶層表面之間,且於該橫向上,連接於該第一導電型本體區與該第一導電型輕摻雜擴散區之間;以及形成一第二導電型汲極於該第二導電型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二導電型井區與該磊晶層表面之間,且於該橫向上,與該第二導電型輕摻雜擴散區連接;其中,該PN接面位於該第一導電型輕摻雜擴散區與該第二導電型輕摻雜擴散區之間。
- 如申請專利範圍第6項所述之具有雙井區之金屬氧化物半導體元件製造方法,更包含形成一絕緣區於該磊晶層上,以定義一MOS元件區,且該第一導電型本體區、該閘極、該第一導電型輕摻雜擴散區、該第二導電型輕摻雜擴散區、該第二導電型源極、與該第二導電型汲極位於該MOS元件區中。
- 如申請專利範圍第7項所述之具有雙井區之金屬氧化物半導體元件製造方法,其中該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺 溝槽絕緣(shallow trench isolation,STI)結構。
- 如申請專利範圍第6項所述之具有雙井區之金屬氧化物半導體元件製造方法,其中該第一導電型輕摻雜擴散區之雜質摻雜濃度高於該第一導電型井區之雜質摻雜濃度,且該第二導電型輕摻雜擴散區之雜質摻雜濃度高於該第二導電型井區之雜質摻雜濃度。
- 如申請專利範圍第6項所述之具有雙井區之金屬氧化物半導體元件製造方法,更包含形成一第二導電型埋層於該基板與該磊晶層中,且位於其接面,並於該縱向上,連接於該第一導電型井區下方。
- 一種具有雙井區之互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)元件,包含:一半導體基板,於一縱向上,具有相對之一上表面與一下表面;一磊晶層,形成於該半導體基板上,於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;一絕緣區,形成於該磊晶層上,用以將該磊晶層區分為一NMOS元件區與一PMOS元件區;一第一P型井區,形成於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方;一P型本體區,形成於該磊晶層中之該第一P型井區上,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;一第一N型井區,形成於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於一橫向上鄰接於該第一P型井區,且該第一N型井區與該第一P型井區形成一第一PN接面;一第一閘極,形成於該磊晶層表面上之該NMOS元件區,於該縱向上,該第一閘極堆疊並連接於該磊晶層表面上; 一第一P型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;一第一N型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間;一N型源極,形成於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間,且於該橫向上,連接於該P型本體區與該第一P型輕摻雜擴散區之間;一N型汲極,形成於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間,且於該橫向上,與該第一N型輕摻雜擴散區連接;一第二N型井區,形成於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方;一N型本體區,形成於該磊晶層中之該第二N型井區上,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間;一第二P型井區,形成於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二N型井區,且該第二N型井區與該第二P型井區形成一第二PN接面;一第二閘極,形成於該磊晶層表面上之該PMOS元件區,於該縱向上,該第二閘極堆疊並連接於該磊晶層表面上;一第二N型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間; 一第二P型輕摻雜擴散(lightly doped diffusion,LDD)區,以自我對準製程步驟,形成於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間;一P型源極,形成於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間,且於該橫向上,連接於該N型本體區與該第二N型輕摻雜擴散區之間;一P型汲極,形成於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間,且於該橫向上,與該第二P型輕摻雜擴散區連接;以及一分隔區,連接於該NMOS元件區與該PMOS元件區之間,且其深度,自該磊晶層表面開始之縱向向下計算,不低於該第一P型井區、該第一N型井區、該第二N型井區、與該第二P型井區之任一區域之深度;其中,該第一PN接面位於該第一P型輕摻雜擴散區與該第一N型輕摻雜擴散區之間;其中,該第二PN接面位於該第二P型輕摻雜擴散區與該第二N型輕摻雜擴散區之間。
- 如申請專利範圍第11項所述之具有雙井區之互補式金屬氧化物半導體元件,其中該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
- 如申請專利範圍第11項所述之具有雙井區之互補式金屬氧化物半導體元件,其中該第一P型輕摻雜擴散區之雜質摻雜濃度高於該第一P型井區之雜質摻雜濃度,且該第一N型輕摻雜擴散區之雜質摻雜濃度高於該第一N型井區之雜質摻雜濃度。
- 如申請專利範圍第11項所述之具有雙井區之互補式金屬氧化物半導體元件,其中該第二P型輕摻雜擴散區之雜質摻雜濃度高於該第二P型井區之雜質摻雜濃度,且該第二N型輕摻雜擴散區之雜質摻雜濃度高於該第二N型井區之雜質摻雜濃度。
- 如申請專利範圍第11項所述之具有雙井區之互補式金屬氧化物半導體元件,更包含一N型埋層,形成於該半導體基板與該磊晶層中,且位於其接面,並於該縱向上,連接於該第二P型井區下方。
- 如申請專利範圍第11項所述之具有雙井區之互補式金屬氧化物半導體元件,其中該分隔區包括一深溝槽絕緣(deep trench isolation,DTI)結構。
- 如申請專利範圍第11項所述之具有雙井區之互補式金屬氧化物半導體元件,其中該分隔區包括:一P型分隔區,形成於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第一N型井區;以及一N型分隔區,形成於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二P型井區。
- 一種具有雙井區之互補式金屬氧化物半導體(Complementary Metal Oxide Semiconductor,CMOS)元件製造方法,包含:提供一半導體基板,其於一縱向上,具有相對之一上表面與一下表面;形成一磊晶層於該半導體基板上,且於該縱向上,具有相對該上表面之一磊晶層表面,且該磊晶層堆疊並連接於該上表面上;形成一絕緣區於該磊晶層上,用以將該磊晶層區分為一NMOS元件區與一PMOS元件區;形成一第一P型井區於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方; 形成一P型本體區於該磊晶層中之該第一P型井區上,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;形成一第一N型井區於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於一橫向上鄰接於該第一P型井區,且該第一N型井區與該第一P型井區形成一第一PN接面;形成一第一閘極於該磊晶層表面上之該NMOS元件區,於該縱向上,該第一閘極堆疊並連接於該磊晶層表面上;以自我對準製程步驟,形成一第一P型輕摻雜擴散(lightly doped diffusion,LDD)區於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間;以自我對準製程步驟,形成一第一N型輕摻雜擴散(lightly doped diffusion,LDD)區於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間;形成一N型源極於該第一P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一P型井區與該磊晶層表面之間,且於該橫向上,連接於該P型本體區與該第一P型輕摻雜擴散區之間;形成一N型汲極於該第一N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第一N型井區與該磊晶層表面之間,且於該橫向上,與該第一N型輕摻雜擴散區連接;形成一第二N型井區於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方;形成一N型本體區於該磊晶層中之該第二N型井區上,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間; 形成一第二P型井區於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二N型井區,且該第二N型井區與該第二P型井區形成一第二PN接面;形成一第二閘極於該磊晶層表面上之該PMOS元件區,於該縱向上,該第二閘極堆疊並連接於該磊晶層表面上;以自我對準製程步驟,形成一第二N型輕摻雜擴散(lightly doped diffusion,LDD)區於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間;以自我對準製程步驟,形成一第二P型輕摻雜擴散(lightly doped diffusion,LDD)區於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間;形成一P型源極於該第二N型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二N型井區與該磊晶層表面之間,且於該橫向上,連接於該N型本體區與該第二N型輕摻雜擴散區之間;形成一P型汲極,於該第二P型井區上之該磊晶層中,且於該縱向上,堆疊並連接於該第二P型井區與該磊晶層表面之間,且於該橫向上,與該第二P型輕摻雜擴散區連接;以及形成一分隔區,連接於該NMOS元件區與該PMOS元件區之間,且其深度,自該磊晶層表面開始之縱向向下計算,不低於該第一P型井區、該第一N型井區、該第二N型井區、與該第二P型井區之任一區域之深度;其中,該第一PN接面位於該第一P型輕摻雜擴散區與該第一N型輕摻雜擴散區之間;其中,該第二PN接面位於該第二P型輕摻雜擴散區與該第二N型輕摻雜擴散區之間。
- 如申請專利範圍第18項所述之具有雙井區之互補式金屬氧化物半導體元件製造方法,其中該絕緣區為區域氧化(local oxidation of silicon,LOCOS)結構或淺溝槽絕緣(shallow trench isolation,STI)結構。
- 如申請專利範圍第18項所述之具有雙井區之互補式金屬氧化物半導體元件製造方法,其中該第一P型輕摻雜擴散區之雜質摻雜濃度高於該第一P型井區之雜質摻雜濃度,且該第一N型輕摻雜擴散區之雜質摻雜濃度高於該第一N型井區之雜質摻雜濃度。
- 如申請專利範圍第18項所述之具有雙井區之互補式金屬氧化物半導體元件製造方法,其中該第二P型輕摻雜擴散區之雜質摻雜濃度高於該第二P型井區之雜質摻雜濃度,且該第二N型輕摻雜擴散區之雜質摻雜濃度高於該第二N型井區之雜質摻雜濃度。
- 如申請專利範圍第18項所述之具有雙井區之互補式金屬氧化物半導體元件製造方法,更包含形成一N型埋層於該基板與該磊晶層中,且位於其接面,並於該縱向上,連接於該第二P型井區下方。
- 如申請專利範圍第18項所述之具有雙井區之互補式金屬氧化物半導體元件製造方法,其中該分隔區包括一深溝槽絕緣(deep trench isolation,DTI)結構。
- 如申請專利範圍第18項所述之具有雙井區之互補式金屬氧化物半導體元件製造方法,其中該分隔區包括:一P型分隔區,形成於該磊晶層中之該NMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第一N型井區;以及一N型分隔區,形成於該磊晶層中之該PMOS元件區,且於該縱向上,位於該磊晶層表面下方,且於該橫向上鄰接於該第二P型井區。
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