TWI615922B

TWI615922B - 半導體記憶元件的製造方法

Info

Publication number: TWI615922B
Application number: TW106117487A
Authority: TW
Inventors: 楊政達; 蔣汝平
Original assignee: 華邦電子股份有限公司
Priority date: 2017-05-26
Filing date: 2017-05-26
Publication date: 2018-02-21
Also published as: TW201901857A

Abstract

一種半導體記憶元件的製造方法，其步驟如下。提供具有第一區、第二區以及第三區的基底。於第一區上形成第一堆疊結構。於第二區上形成第二堆疊結構。於第三區上形成第三堆疊結構。於基底上形成第一罩幕層，以覆蓋第三堆疊結構。進行第一離子佈植製程，使得第二堆疊結構的第二浮置閘極與第二控制閘極的導電型態轉變為第一導電型。於基底上形成第二罩幕層，以覆蓋第一堆疊結構與第二堆疊結構。進行第二離子佈植製程，使得第三堆疊結構的第三浮置閘極與第三控制閘極的導電型態轉變為第二導電型。

Description

半導體記憶元件的製造方法

本發明是有關於一種半導體元件的製造方法，且特別是有關於一種半導體記憶元件的製造方法。

隨著科技日新月異，記憶元件為了達到降低成本及簡化製程步驟的需求，將晶胞區（Cell Region）與周邊電路區（Periphery Region）的元件整合在同一晶片上已逐漸成為一種趨勢。而且根據記憶元件中所需之功能不同，會在晶胞區與周邊電路區中分別形成具有不同功能的電晶體。

一般而言，周邊電路區的電晶體為互補式金氧半（CMOS）電晶體，其包括N型金氧半（NMOS）電晶體以及P型金氧半（PMOS）電晶體。然而，利用微影與離子佈植製程，以於周邊電路區上分別形成N型閘電極與P型閘電極時，後續的熱製程容易導致N型閘電極的N型摻質與P型閘電極的P型摻質中和（neutralize），而無法達到雙重功函數閘極（dual work function gate）的結構與功效。

本發明提供一種半導體記憶元件的製造方法，其可結合三重閘介電層製程與雙重功函數閘極製程，以提升半導體記憶元件的效能。

本發明提供一種半導體記憶元件的製造方法，其步驟如下。提供具有第一區、第二區以及第三區的基底。於第一區上形成第一堆疊結構。第一堆疊結構依序包括第一閘介電層、第一浮置閘極、第一閘間介電層以及第一控制閘極。於第二區上形成第二堆疊結構。第二堆疊結構依序包括第二閘介電層、第二浮置閘極、第二閘間介電層以及第二控制閘極。於第三區上形成第三堆疊結構。第三堆疊結構依序包括第三閘介電層、第三浮置閘極、第三閘間介電層以及第三控制閘極。於基底上形成第一罩幕層，以覆蓋第三堆疊結構。進行第一離子佈植製程，使得第二浮置閘極以及第二控制閘極的導電型態轉變為第一導電型。移除第一罩幕層並於基底上形成第二罩幕層，以覆蓋第一堆疊結構與第二堆疊結構。進行第二離子佈植製程，使得第三浮置閘極以及第三控制閘極的導電型態轉變為第二導電型。

在本發明的一實施例中，在進行第一離子佈植製程與第二離子佈植製程之前，所述方法更包括於第一區的基底中形成第一源極/汲極、於第二區的基底中形成第二源極/汲極以及於第三區的基底中形成第三源極/汲極。

在本發明的一實施例中，在進行第二離子佈植製程之後，所述方法更包括以下步驟。移除第二罩幕層。於基底上形成金屬層，以覆蓋該第一控制閘極、第二控制閘極以及第三控制閘極的表面。進行金屬矽化製程，以於第一控制閘極上形成第一矽化金屬層、於第二控制閘極上形成第二矽化金屬層以及於第三控制閘極上形成第三矽化金屬層。

在本發明的一實施例中，所述第一閘介電層、所述第二閘介電層以及所述第三閘介電層的厚度彼此不同。

在本發明的一實施例中，所述第二閘介電層的厚度大於所述第一閘介電層的厚度，且所述第一閘介電層的厚度大於所述第三閘介電層的厚度。

在本發明的一實施例中，所述第一區為晶胞區，所述第二區為高壓元件區，而所述第三區為低壓元件區。

在本發明的一實施例中，在進行第一離子佈植製程時，其使得第一控制閘極的導電型態轉變為第一導電型。

在本發明的一實施例中，所述第一導電型與所述第二導電型不同。

在本發明的一實施例中，所述第一堆疊結構、所述第二堆疊結構以及所述第三堆疊結構彼此分離而不互相連接。

在本發明的一實施例中，所述半導體記憶元件為快閃記憶體。

基於上述，本發明提供一種半導體記憶元件的製造方法，其利用三重閘介電層製程與雙重功函數閘極製程將晶胞區與周邊電路區的元件整合在同一晶片上。在進行離子佈植製程的期間，由於晶胞區的閘極結構與周邊電路區的高壓元件區與低壓元件區的閘極結構彼此分離，因此，可避免後續的熱製程所導致的N/P型摻質的中和現象。如此一來，本發明之半導體記憶元件結合三重閘介電層與雙重功函數閘極，不僅可提升半導體記憶元件的效能，還可使得半導體記憶元件的配置更具有彈性，以符合設計者或使用者的需求。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

在以下的實施例中，第一導電型與第二導電型為不同導電型態。也就是說，當第一導電型為N型，第二導電型為P型；當第一導電型為P型，第二導電型為N型。在本實施例中，是以第一導電型為N型，第二導電型為P型為例來實施，但本發明並不以此為限。P型摻質例如是硼；N型摻質例如是磷或是砷。

圖1A至圖1F為本發明一實施例的半導體記憶元件之製造流程剖面示意圖。

請參照圖1A，提供基底100，基底100的材料例如是選自於由矽（Si）、鍺（Ge）、矽化鍺（SiGe）、磷化鎵（GaP）、砷化鎵（GaAs）、碳化矽（SiC）、碳化矽鍺（SiGeC）、砷化銦（InAs）與磷化銦（InP）所組成的群組中的至少一種材料。在一實施例中，基底100也可以是覆矽絕緣（SOI）基底。上述基底100具有晶胞區200（可視為第一區）與周邊電路區300。更詳細地說，周邊電路區300包括高壓元件區400（可視為第二區）與低壓元件區500（可視為第三區）。在替代實施例中，周邊電路區300也可包括低壓元件區400（可視為第二區）與超低壓元件區500（可視為第三區）。

接著，於晶胞區200上形成第一堆疊結構110；於高壓元件區400上形成第二堆疊結構410；且於低壓元件區500上形成第三堆疊結構510。在本實施例中，第一堆疊結構110、第二堆疊結構410以及第三堆疊結構510彼此分離而不互相連接。另外，第一堆疊結構110、第二堆疊結構410以及第三堆疊結構510的形成順序並不受限，只要是可在基底100上形成彼此分離的第一堆疊結構110、第二堆疊結構410以及第三堆疊結構510即為本發明所保護的範疇。

詳細地說，第一堆疊結構110由下至上依序包括第一閘介電層102、第一浮置閘極104、第一閘間介電層106、第一控制閘極108、112以及第一頂蓋層114。在一實施例中，第一堆疊結構110可例如是選擇閘極（select gate）。

第一閘介電層102可例如是穿隧介電層。在一實施例中，第一閘介電層102的材料包括氧化矽、氮氧化矽、氮化矽或其他合適的介電材料，其形成方法包括化學氣相沉積法或爐管氧化法等，且其厚度可為1 nm至20 nm，較佳為6 nm至9 nm。

在一實施例中，第一浮置閘極104的材料可例如是N型摻雜多晶矽，其形成方法包括化學氣相沈積法，其厚度為50 nm至100 nm。但本發明不以此為限，在其他實施例中，可藉由後續第一離子佈植製程210而使第一浮置閘極104具有N型導電型（如圖1D所示）。

第一閘間介電層106可以是由單層材料層或是多層材料層所構成之堆疊結構。舉例來說，第一閘間介電層106可例如是氧化矽/氮化矽/氧化矽（ONO）堆疊層或氮化矽/氧化矽/氮化矽/氧化矽/氮化矽（NONON）堆疊層，其形成方法包括化學氣相沈積法，其厚度可為5 nm至30 nm，較佳為10 nm至15 nm。於一較佳的實施例中，第一閘間介電層106的厚度大於第一閘介電層102的厚度。

第一控制閘極108、112的材料包括未摻雜多晶矽或本徵多晶矽（intrinsic polysilicon），其形成方法包括化學氣相沈積法。具體來說，第一控制閘極112位於第一控制閘極108上，且第一控制閘極112具有一突出結構。所述突出結構自第一控制閘極112的底面向下延伸並貫穿第一控制閘極108與第一閘間介電層106，以與第一浮置閘極104接觸。

第一頂蓋層114的材料包括氧化矽、氮化矽或其他合適的介電材料，其形成方法包括化學氣相沈積法，其厚度可為10 nm至100 nm，較佳為40 nm至100 nm。於一較佳的實施例中，第一頂蓋層114的厚度大於第一閘間介電層106的厚度。

另外，除了第一堆疊結構110之外，晶胞區200上更包括多個字元線120。每一個字元線120由下至上依序包括第一閘介電層102、第四浮置閘極124、第四閘間介電層126、第四控制閘極128、132以及第四頂蓋層134。由於字元線120與第一堆疊結構110相似，且第一堆疊結構110的構件與形成方法已於上述段落說明過，於此便不再贅述。在一實施例中，第一堆疊結構110（例如是選擇閘極）的寬度W1可為100 nm至300 nm，較佳為140 nm至220 nm；而字元線120的寬度W2可為5 nm至80 nm，較佳為10 nm至58 nm。

另外，第二堆疊結構410由下至上依序包括第二閘介電層402、第二浮置閘極404、第二閘間介電層406、第二控制閘極408、412以及第二頂蓋層414。在一實施例中，第二堆疊結構410可例如是高壓金氧半電晶體。

由於第二堆疊結構410與第一堆疊結構110相似，且第一堆疊結構110的構件與形成方法已於上述段落說明過，於此便不再贅述。第二堆疊結構410與第一堆疊結構110的不同之處在於：第二堆疊結構410的第二閘介電層402的厚度大於第一閘介電層102的厚度，第二閘介電層402的厚度可為30 nm至50 nm。而且第二堆疊結構410的第二浮置閘極404以及第二控制閘極408、412可藉由後續第一離子佈植製程210成為具有N型導電型的多晶矽（如圖1D所示）。

此外，第三堆疊結構510由下至上依序包括第三閘介電層502、第三浮置閘極504、第三閘間介電層506、第三控制閘極508、512以及第三頂蓋層514。在一實施例中，第三堆疊結構510可例如是低壓金氧半電晶體。

由於第三堆疊結構510與第一堆疊結構110相似，且第一堆疊結構110的構件與形成方法已於上述段落說明過，於此便不再贅述。第三堆疊結構510與第一堆疊結構110的不同之處在於：第三堆疊結構510的第三閘介電層502的厚度小於第一閘介電層102的厚度，其可為2 nm至4 nm。而且第三堆疊結構510的第三浮置閘極504以及第三控制閘極508、512可藉由後續第二離子佈植製程214成為具有P型導電型的多晶矽（如圖1E所示）。

本實施例之半導體記憶元件的製造方法可利用三重閘介電層製程，以於基底100上形成不同厚度的閘介電層，進而提升半導體記憶元件的效能。

請參照圖1A與圖1B，在形成介電層202、204、206之前（或進行圖1D的第一離子佈植製程210之前），於第一堆疊結構110的兩側的基底100中形成第一源極/汲極12；於第二堆疊結構410的兩側的基底100中形成第二源極/汲極42；且於第三堆疊結構510的兩側的基底100中形成第三源極/汲極52。第一源極/汲極12、第二源極/汲極42以及第三源極/汲極52可以藉由形成罩幕圖案以及進行源極/汲極離子佈植製程來形成。舉例來說，可在高壓元件區400與低壓元件區500的基底100上形成罩幕圖案（未繪示），並以第一頂蓋層114與所述罩幕圖案為罩幕，進行源極/汲極離子佈植製程，以於第一堆疊結構110的兩側的基底100中形成第一源極/汲極12。以此類推，亦可用類似方法形成第二源極/汲極42以及第三源極/汲極52。在一實施例中，第一源極/汲極12所植入的摻質可例如是磷或是砷，其摻雜濃度可例如是1´10 ¹²/cm ³至1´10 ¹⁵/cm ³。第二源極/汲極42所植入的摻質可例如是磷或是砷，其摻雜濃度可例如是1´10 ¹⁴/cm ³至3´10 ¹⁶/cm ³。第三源極/汲極52所植入的摻質可例如是硼，其摻雜濃度可例如是1´10 ¹⁴/cm ³至2.5´10 ¹⁶/cm ³。

接著，於基底100上形成介電層202。具體來說，介電層202覆蓋第一堆疊結構110、字元線120、第二堆疊結構410以及第三堆疊結構510的表面。介電層202亦填入第一堆疊結構110與字元線120之間的空隙以及兩相鄰字元線120之間的空隙。介電層202的材料包括填溝能力較佳的介電材料。

之後，於介電層202上依序形成介電層204、206。介電層204的材料包括氮化矽；介電層206的材料包括氧化矽，其可為可流動性材料，例如為旋塗式玻璃（Spin-On Glass，SOG）、可流動氧化矽（flowable oxide）。如圖1B所示，在平坦化製程（例如是CMP製程）之後，晶胞區200、高壓元件區400以及低壓元件區500上的介電層204、206的頂面為共平面。

請參照圖1B與圖1C，進行回蝕刻製程，移除部分介電層202、204、206、第一頂蓋層114、第四頂蓋層134、第二頂蓋層414、第三頂蓋層514、部分第一控制閘極112、部分第四控制閘極132、部分第二控制閘極412以及部分第三控制閘極512，以暴露出第一控制閘極112a的上表面112U、第四控制閘極132a的上表面132U、第二控制閘極412a的上表面412U以及第三控制閘極512a的上表面512U。在替代實施例中，第一控制閘極112a、第四控制閘極132a、第二控制閘極412a以及第三控制閘極512a的部分側壁也外露於介電層202a、204a、206a。

請參照圖1C與圖1D，於基底100上形成第一罩幕層208。第一罩幕層208覆蓋低壓元件區500的第三堆疊結構510a。在一實施例中，第一罩幕層208的材料可例如是碳或光阻類材料等。接著，進行第一離子佈植製程210，使得原本為未摻雜多晶矽或本徵多晶矽的第一控制閘極108、112a、第四控制閘極128、132a、第二浮置閘極404以及第二控制閘極408、412a成為具有N型導電型的第一控制閘極108a、112b、第四控制閘極128a、132b、第二浮置閘極404a以及第二控制閘極408a、412b。在一實施例中，第一離子佈植製程210所植入的摻質可例如是磷或是砷，其摻雜濃度可例如是1´10 ¹⁴/cm ³至5´10 ¹⁶/cm ³。

請參照圖1D與圖1E，移除第一罩幕層208並於基底100上形成第二罩幕層212。在一實施例中，第二罩幕層212的材料可例如是碳或光阻類材料等。第二罩幕層212覆蓋晶胞區200的第一堆疊結構110b、字元線120b以及高壓元件區400的第二堆疊結構410b。之後，進行第二離子佈植製程214，使得原本為未摻雜多晶矽或本徵多晶矽的第三浮置閘極504以及第三控制閘極508、512a成為具有P型導電型的第三浮置閘極504a以及第三控制閘極508a、512b。在一實施例中，第二離子佈植製程214所植入的摻質可例如是硼，其摻雜濃度可例如是1´10 ¹⁴/cm ³至6´10 ¹⁶/cm ³。

值得一提的是，本實施例的半導體記憶元件藉由分別進行源極/汲極離子佈植製程、第一離子佈植製程210以及第二離子佈植製程214，使得第一源極/汲極12、第二源極/汲極42、第三源極/汲極52、N型的第一堆疊結構110b、N型的字元線120b與N型的第二堆疊結構410b以及P型的第三堆疊結構510b的摻雜濃度與配置更有彈性，以符合設計者或使用者的需求。此外，由於晶胞區200的第一堆疊結構110b與高壓元件區400的第二堆疊結構410b以及低壓元件區500的第三堆疊結構510b彼此分離，因此，可避免後續的熱製程所導致的N/P型摻質的中和現象。

請參照圖1E與圖1F，在進行第二離子佈植製程214之後，移除第二罩幕層212。接著，在基底100上形成金屬層（未繪示），以與未被介電層202a、204a、206a所覆蓋的第一控制閘極112b、第四控制閘極132b、第二控制閘極412b以及第三控制閘極512b接觸。金屬層的材料可例如是鎳（Ni）、鈷（Co）、鈦（Ti）、鎢（W）、鉬（Mo）、鉑（Pt）或鈀（Pd）等金屬材料。

然後，進行金屬矽化製程，使得所述金屬層與所接觸的第一控制閘極112b、第四控制閘極132b、第二控制閘極412b以及第三控制閘極512b反應形成第一矽化金屬層116、第四矽化金屬層136、第二矽化金屬層416以及第三矽化金屬層516。在一實施例中，金屬矽化製程例如是熱回火（Anneal）製程。第一矽化金屬層116、第四矽化金屬層136、第二矽化金屬層416以及第三矽化金屬層516可包括矽化鎳（NiSi）、矽化鈷（CoSi）、矽化鈦（TiSi）、矽化鎢（WSi）、矽化鉬（MoSi）、矽化鉑（PtSi）或矽化鈀（PdSi）或其他矽化金屬材料。

順帶一提的是，圖1F所繪示的第一堆疊結構110的第一矽化金屬層116的厚度與字元線120c的第四矽化金屬層136的厚度可大於第二堆疊結構410c的第二矽化金屬層416的厚度以及第三堆疊結構510c的第三矽化金屬層516的厚度。第一矽化金屬層116與第四矽化金屬層136的形成方法可例如是在形成所述金屬層之前，移除晶胞區200的部分介電層202a、204a、206a，使得外露於介電層202b、204b、206b的第一控制閘極112b、第四控制閘極132b的面積增加。在一實施例中，上述移除部分介電層202a、204a、206a的步驟中不需要罩幕層。憑藉晶胞區200與周邊電路區300之間的負載效應（loading effect），直接進行蝕刻製程便可達到晶胞區200與周邊電路區300的介電層的高度差。因此，在形成所述金屬層之後，第一控制閘極112b、第四控制閘極132b與所述金屬層之間接觸面積也隨之增加。在進行所述金屬矽化製程之後，由於第一矽化金屬層116的厚度與第四矽化金屬層136的厚度增加，因此，其可降低第一矽化金屬層116的電阻值與第四矽化金屬層136，藉此增加元件的可靠度。

另外，雖然本實施例中是將高壓元件區400的第二堆疊結構410c視為N型金氧半電晶體；將低壓元件區500的第三堆疊結構510c視為P型金氧半電晶體，但本發明不以此為限。在其他實施例中，高壓元件區400的第二堆疊結構410c也可以是P型金氧半電晶體；而低壓元件區500的第三堆疊結構510c也可以是N型金氧半電晶體。

在一實施例中，以上述方法所形成的半導體記憶元件可以是快閃記憶體，例如是反或快閃記憶體（NOR Flash）、反及快閃記憶體（NAND Flash）等快閃記憶體。本實施例的半導體記憶元件可結合三重閘介電層製程與雙重功函數閘極製程的優點，以提升半導體記憶元件的效能。舉例來說，本實施例可調整低壓元件區500的第三堆疊結構510c（亦即P型低壓半導體元件）的第三閘介電層502的厚度，以降低P型低壓半導體元件的臨界電壓（threshold voltage）。另一方面，在一定的臨界電壓下，則可提高P型低壓半導體元件的操作速度。因此，設計者可依據需求來調整不同元件的臨界電壓與操作速度，以提升半導體記憶元件的整體效能。

綜上所述，本發明提供一種半導體記憶元件的製造方法，其利用三重閘介電層製程與雙重功函數閘極製程將晶胞區與周邊電路區的元件整合在同一晶片上。在進行離子佈植製程的期間，由於晶胞區的閘極結構與周邊電路區的高壓元件區與低壓元件區的閘極結構彼此分離，因此，可避免後續的熱製程所導致的N/P型摻質的中和現象。如此一來，本發明之半導體記憶元件結合三重閘介電層與雙重功函數閘極，不僅可提升半導體記憶元件的效能，還可使得半導體記憶元件的配置更具有彈性，以符合設計者或使用者的需求。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

12‧‧‧第一源極/汲極
42‧‧‧第二源極/汲極
52‧‧‧第三源極/汲極
100‧‧‧基底
102‧‧‧第一閘介電層
104‧‧‧第一浮置閘極
106‧‧‧第一閘間介電層
108、108a、112、112a、112b、112c‧‧‧第一控制閘極
110、110a、110b、110c‧‧‧第一堆疊結構
112U、412U、512U‧‧‧上表面
114‧‧‧第一頂蓋層
116‧‧‧第一矽化金屬層
120、120a、120b、120c‧‧‧字元線
124‧‧‧第四浮置閘極
126‧‧‧第四閘間介電層
128、128a、132、132a、132b、132c‧‧‧第四控制閘極
134‧‧‧第四頂蓋層
136‧‧‧第四矽化金屬層
200‧‧‧晶胞區（第一區）
202、202a、202b、204、204a、204b、206、206a、206b‧‧‧介電層
208‧‧‧第一罩幕層
210‧‧‧第一離子佈植製程
212‧‧‧第二罩幕層
214‧‧‧第二離子佈植製程
300‧‧‧周邊電路區
400‧‧‧高壓元件區（第二區）
402‧‧‧第二閘介電層
404、404a‧‧‧第二浮置閘極
406‧‧‧第二閘間介電層
408、408a、412、412a、412b、412c‧‧‧第二控制閘極
410、410a、410b、410c‧‧‧第二堆疊結構
414‧‧‧第二頂蓋層
416‧‧‧第二矽化金屬層
500‧‧‧低壓元件區（第三區）
502‧‧‧第三閘介電層
504、504a‧‧‧第三浮置閘極
506‧‧‧第三閘間介電層
508、508a、512、512a、512b、512c‧‧‧第三控制閘極
510、510a、510b、510c‧‧‧第三堆疊結構
514‧‧‧第三頂蓋層
516‧‧‧第三矽化金屬層
W1、W2‧‧‧寬度

12‧‧‧第一源極/汲極

42‧‧‧第二源極/汲極

52‧‧‧第三源極/汲極

100‧‧‧基底

102‧‧‧第一閘介電層

104‧‧‧第一浮置閘極

106‧‧‧第一閘間介電層

108a、112c‧‧‧第一控制閘極

110c‧‧‧第一堆疊結構

116‧‧‧第一矽化金屬層

120c‧‧‧字元線

124‧‧‧第四浮置閘極

126‧‧‧第四閘間介電層

128a‧‧‧第四控制閘極

136‧‧‧第四矽化金屬層

200‧‧‧晶胞區(第一區)

202b、204b、206b‧‧‧介電層

300‧‧‧周邊電路區

400‧‧‧高壓元件區(第二區)

402‧‧‧第二閘介電層

404a‧‧‧第二浮置閘極

406‧‧‧第二閘間介電層

408a、412c‧‧‧第二控制閘極

410c‧‧‧第二堆疊結構

416‧‧‧第二矽化金屬層

500‧‧‧低壓元件區(第三區)

502‧‧‧第三閘介電層

504a‧‧‧第三浮置閘極

506‧‧‧第三閘間介電層

508a、512c‧‧‧第三控制閘極

510c‧‧‧第三堆疊結構

516‧‧‧第三矽化金屬層

Claims

一種半導體記憶元件的製造方法，包括：提供一基底，該基底具有一第一區、一第二區以及一第三區；於該第一區上形成一第一堆疊結構，其中該第一堆疊結構依序包括一第一閘介電層、一第一浮置閘極、一第一閘間介電層以及一第一控制閘極；於該第二區上形成一第二堆疊結構，其中該第二堆疊結構依序包括一第二閘介電層、一第二浮置閘極、一第二閘間介電層以及一第二控制閘極；於該第三區上形成一第三堆疊結構，其中該第三堆疊結構依序包括一第三閘介電層、一第三浮置閘極、一第三閘間介電層以及一第三控制閘極；於該基底上形成一第一罩幕層，以覆蓋該第三堆疊結構；進行一第一離子佈植製程，使得該第二浮置閘極以及該第二控制閘極的導電型態轉變為一第一導電型；移除該第一罩幕層並於該基底上形成一第二罩幕層，以覆蓋該第一堆疊結構與該第二堆疊結構；以及進行一第二離子佈植製程，使得該第三浮置閘極以及該第三控制閘極的導電型態轉變為一第二導電型。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，在進行該第一離子佈植製程與該第二離子佈植製程之前，更包括於該第一區的該基底中形成一第一源極/汲極、於該第二區的該基底中形成一第二源極/汲極以及於該第三區的該基底中形成一第三源極/汲極。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，在進行該第二離子佈植製程之後，更包括：移除該第二罩幕層；於該基底上形成一金屬層，以覆蓋該第一控制閘極、該第二控制閘極以及該第三控制閘極的表面；以及進行一金屬矽化製程，以於該第一控制閘極上形成一第一矽化金屬層、於該第二控制閘極上形成一第二矽化金屬層以及於該第三控制閘極上形成一第三矽化金屬層。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，其中該第一閘介電層、該第二閘介電層以及該第三閘介電層的厚度彼此不同。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，其中該第二閘介電層的厚度大於該第一閘介電層的厚度，且該第一閘介電層的厚度大於該第三閘介電層的厚度。
如申請專利範圍第5項所述的半導體記憶元件的製造方法，其中該第一區為晶胞區，該第二區為高壓元件區，而該第三區為低壓元件區。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，其中在進行該第一離子佈植製程時，其使得該第一控制閘極的導電型態轉變為該第一導電型。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，其中該第一導電型與該第二導電型不同。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，其中該第一堆疊結構、該第二堆疊結構以及該第三堆疊結構彼此分離而不互相連接。
如申請專利範圍第1項所述的半導體記憶元件的製造方法，其中該半導體記憶元件為一快閃記憶體。