TWI613768B - 電子封裝件及其製法 - Google Patents

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劉明周
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Abstract

一種電子封裝件係於用以接置晶片之導線架上電鍍形成複數凸部，以利於該導線架結合用於包覆該晶片之封裝層，避免該封裝層與該承載件之間發生脫層。本發明復提供該電子封裝件之製法。

Description

電子封裝件及其製法
本發明係有關一種半導體封裝製程，尤指一種導線架式之電子封裝件及其製法。
目前應用於晶片封裝領域之技術繁多，例如傳統以導線架(Lead Frame)作為晶片承載件之封裝製程，係將半導體晶片透過如凸塊之導電元件電性連接至導線架之導腳後，再經由一封裝樹脂包覆該半導體晶片及導腳以形成一半導體封裝件。
如第1圖所示，習知四方平面無引腳(Quad Flat No leads，簡稱QFN)型式之半導體封裝件1，係將半導體晶片11藉由複數銲錫凸塊110以覆晶方式接置於一導線架10上，再以封裝膠體12包覆該半導體晶片11、導線架10及銲錫凸塊110，之後進行切割，以令該導線架10之各導腳100的側面(Side Surface)及底面(Bottom Surface)外露出該封裝膠體12，並使各該導腳100之底面與該封裝膠體12之底面齊平，故該些導腳100不會外伸突出該封裝膠體12，因而該半導體封裝件1得以減少其設於一印刷電路板 (未圖示)時所佔用之面積。
惟，習知半導體封裝件1於進行切割時，該些導腳100於切割過程中會承受較大的切削應力，造成該封裝膠體12與該些導腳100產生脫層現象，嚴重影響製程信賴性。
再者，習知半導體封裝件1配合微小化之需求而縮小該導線架10之尺寸，致使該封裝膠體12與該些導腳100之結合性不足，故於後續熱循環(Thermal Cycling)製程中，該封裝膠體12與該些導腳100因兩者之材質的熱膨脹係數差異(CTE Mismatch)而容易使該封裝膠體12與該些導腳100間之接合面發生脫層現象，導致該半導體封裝件1會有水氣入侵及氣爆效應(Popcorn Effect)等問題，進而影響該半導體封裝件1之可靠度。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：承載件；複數凸部，係電鍍形成於該承載件之表面上；電子元件，係結合於該承載件上；以及封裝層，係形成於該承載件與該凸部上以包覆該電子元件，並透過該複數凸部結合該封裝層與該承載件。
本發明亦提供一種電子封裝件之製法，係包括：於一承載件之表面上電鍍形成複數凸部；結合電子元件於該承載件上；以及形成封裝層於該承載件與該凸部上，以包覆該電子元件，並透過該複數凸部結合該封裝層與該承載件。
前述之製法中，於電鍍形成該凸部後，對該承載件與該凸部進行放電解離。
前述之電子封裝件及其製法中，該承載件係為導線架。例如，該導線架係包含第一導腳與第二導腳，且該第一導腳之寬度係大於該第二導腳之寬度，故該凸部係形成於該第一導腳上。
前述之電子封裝件及其製法中，該凸部係包含有柱體及形成於該柱體之端部上的球體，且該球體之寬度係大於該端部之寬度。例如，該球體之寬度係大於或等於該柱體之最大寬度；或者，該柱體係與該承載件係為一體成形。
前述之電子封裝件及其製法中，於電鍍形成該凸部前，粗糙化該承載件之表面。
由上可知，本發明之電子封裝件及其製法中，主要藉由該些凸部電鍍形成於該承載件之表面上，以於進行切割作業時，該些凸部能將封裝層鎖固於承載件上，故相較於習知技術，本發明能避免該封裝層與該承載件發生脫層之問題，因而能提升製程信賴性。
再者，若該電子封裝件配合微小化之需求而縮小該承載件之尺寸，藉由該些凸部之設計，能提高該封裝層與該承載件之結合性，故相較於習知技術，本發明之製法於後續熱循環製程中，能避免該封裝層與該承載件發生脫層之問題及於切割過程中導線架寬度較大的導腳承受較大的切削應力時，亦可避免封裝層與承載件發生脫層問題，因而使該電子封裝件不會有水氣入侵及氣爆效應等問題，進而 有效提升該電子封裝件之可靠度。
1‧‧‧半導體封裝件
10‧‧‧導線架
100‧‧‧導腳
11‧‧‧半導體晶片
110‧‧‧銲錫凸塊
12‧‧‧封裝膠體
2‧‧‧電子封裝件
20‧‧‧承載件
20a‧‧‧第一側
20b‧‧‧第二側
200‧‧‧外接部
201‧‧‧第一導腳
202‧‧‧第二導腳
21‧‧‧電子元件
210‧‧‧導電凸塊
22‧‧‧封裝層
22a‧‧‧第一表面
22b‧‧‧第二表面
22c‧‧‧側面
23,24,34‧‧‧凸部
24a,30a‧‧‧端部
240,30‧‧‧柱體
241,341‧‧‧支撐層
242,342‧‧‧球體
33‧‧‧金屬層
A‧‧‧接置區
B‧‧‧連結區
r,d,s,s1,s2,t,t1‧‧‧寬度
w,w1‧‧‧最大寬度
第1圖係為習知半導體封裝件之剖面示意圖；第2A至2C圖係為本發明之電子封裝件之製法的剖面示意圖；第2A’圖係為對應第2A圖之上視示意圖；第2C’圖係為對應第2C圖之另一實施例的局部剖面示意圖；第3A至3C圖係為本發明之電子封裝件之承載件之凸部製法之剖面示意圖；第3B’圖係為對應第3B圖之另一實施例的局部剖面示意圖；以及第3C’圖係為對應第3C圖之另一實施例的局部剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術 內容得能涵蓋之範圍內。同時，本說明書中所引用之如「第一」、「第二」、「上」、「底」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2C圖係為本發明之電子封裝件2之製法的剖面示意圖。
如第2A圖所示，提供一具有相對之第一側20a與第二側20b的承載件20，且於該承載件20之第一側20a之表面上形成有複數凸部23。
於本實施例中，該承載件20係為導線架。具體地，如第2A’圖所示，該導線架包含複數第一導腳201與複數第二導腳202，且該第一導腳201之寬度r大於該第二導腳202之寬度d，使該第一導腳201用以提供高導電及散熱的作用。於其它實施例中，該第一導腳201與第二導腳202之長度或寬度亦可相同或不同，亦或該承載件20亦可為其它承載晶片之承載件，並不限於上述。
再者，該些第一導腳201與該些第二導腳202係於該第一側20a定義有相鄰接之接置區A(如第2A’圖所示之圓圈處)與連結區B，且於該第二側20b定義有外接部200。
又，該些凸部23係如銅材或其它合適的金屬材，其係透過如電鍍方式形成於該些連結區B之部分表面上。具體地，由於該第一導腳201對應於該第一側20a之面積大於該第二導腳202對應於該第一側20a之面積，因而於熱循 環製程中會產生較大之熱應力，該第一導腳201較容易與後續製程之封裝層22發生脫層，故該些凸部23係形成於該些第一導腳201之連結區B之部分表面上；另該些凸部23亦可形成於該些第二導腳202之連結區B之部分表面上。
另外，於電鍍形成該些凸部23後，對該承載件20與該些凸部23進行放電解離(electrolysis)，以使該導線架表面粗糙化。
如第2B圖所示，結合至少一電子元件21於該承載件20上。
於本實施例中，該電子元件21係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件21係藉由複數如銲錫材料或其它導電材之導電凸塊210以覆晶方式設於該些第一導腳201與該些第二導腳202之接置區A上，以令該電子元件21電性連接該些第一導腳201與該些第二導腳202；或者，該電子元件21亦可藉由複數銲線(圖略)以打線方式電性連接該些第一導腳201與該些第二導腳202。
如第2C圖所示，形成一封裝層22於該承載件20與該凸部23上，以包覆該電子元件21。之後，進行如切割作業之切單製程，以得到電子封裝件2。
於本實施例中，該電子封裝件2係為四方平面無引腳(QFN)型式。具體地，該封裝層22具有相對之第一表面22a與第二表面22b，且該些第一導腳201與該些第二導腳202 之外接部200外露於該封裝層22之第二表面22b(例如，該些外接部200齊平該該封裝層22之第二表面22b與側面22c)，俾供後續於該些外接部200之外露表面上形成有如銲球之銲錫材料(圖略)，以接置於如電路板或另一線路板之電子裝置。然而，該電子封裝件2之種類繁多，並不限於上述，亦可為其它封裝型式，特此述明。
再者，形成該封裝層22之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)。
又，如第2C’圖所示，若經由反覆進行電鍍及放電解離之製程後，可製得類結狀之凸部24。具體地，該凸部24包含有一如山丘狀之柱體240、一形成於該柱體240周面的支撐層241及一形成於該柱體240之端部24a與該支撐層241上的球體242，且該球體242之寬度s係大於該端部24a之寬度t，但該球體242之寬度s係小於該柱體240之最大寬度w。應可理解地，可依需求經多次進行電鍍及放電解離之製程，使該球體242之寬度s大於或等於該柱體240之最大寬度w。
因此，本發明之電子封裝件2之製法係藉由該些凸部23,24電鍍形成於該承載件20之表面上，以於進行切割作業時，該些凸部23,24能將封裝層22鎖固於該承載件(導線架)上，故相較於習知技術，本發明之製法能避免該封裝層22與該承載件20發生脫層之問題，因而能提升製程信賴性。
再者，若該電子封裝件2配合微小化之需求而縮小該承載件20之尺寸，藉由該些凸部23,24之設計，能提高該封裝層22與該承載件20之結合性，故相較於習知技術，本發明之製法於後續熱循環製程中，能避免該封裝層22與該承載件20發生脫層之問題，因而該電子封裝件2不會有水氣入侵及氣爆效應等問題，進而有效提升該電子封裝件2之可靠度。
第3A至3C圖係為本發明之電子封裝件2之承載件的凸部製法之剖面示意圖。本實施例與上述實施例之差異僅在於凸部之製作，其它構件大致相同，故以下僅詳細說明相異處，而不再贅述相同處，特此述明。
如第3A圖所示，粗糙化該承載件20之第一側20a之表面上，使該承載件20之第一側20a呈現粗糙表面。
於本實施例中，係以蝕刻方式或磨削方式使該承載件20之第一側20a形成具有複數柱體30之粗糙表面，該些柱體30之大小尺寸可相同或不同。
於另一實施例中，該承載件20之表面係為粗糙面(如具有柱體30之粗糙表面)。
如第3B圖所示，電鍍銅材或其它金屬材以形成一金屬層33於該承載件20之第一側20a之粗糙表面上，且該柱體30與其上之金屬層33係構成凸部34。
於本實施例中，該凸部34係呈現類菇狀。如第3B及3B’圖所示，該凸部34包含有柱體30、形成於該柱體30周面上的支撐層341及一形成於該柱體30之端部30a(如虛 線處以上之部分)與該支撐層341上的球體342，且該球體342之寬度s1係大於該端部30a之寬度t1，但該球體342之寬度s1係小於該柱體30之最大寬度w1。
如第3C圖所示，藉由放電解離方式以移除該柱體30以外之金屬層33，並可依此反覆進行多次之電鍍及放電解離步驟。之後，進行如第2B至2C圖所示之製程。
於其它實施例中，如第3C’圖所示，經由多次電鍍及放電解離之製程以達到所需之表面粗糙度。同時，可使該球體342之寬度s2(最大直徑)大於或等於該柱體30之最大寬度w1。
因此，本發明之電子封裝件2之製法係藉由該些凸部34電鍍形成於該承載件20之表面上，以於進行切割作業時，該些凸部34能鎖固位於該承載件20上之封裝層22，特別是寬度較大的第一導腳切割時所承受的切割應力較大，由於具有凸部的設置可避免封裝體與承載件脫層問題的發生。故相較於習知技術，本發明之製法能避免該封裝層22與該承載件20發生脫層之問題，因而能提升製程信賴性。
再者，若該電子封裝件2配合微小化之需求而縮小該承載件20之尺寸，藉由該些凸部34之設計，能提高該封裝層22與該承載件20之結合性，故相較於習知技術，本發明之製法於後續熱循環製程中，能避免該封裝層22與該承載件20發生脫層之問題，因而該電子封裝件2不會有水氣入侵及氣爆效應等問題，進而有效提升該電子封裝件2之可靠度。
本發明復提供一種電子封裝件2，其包括：一承載件20、複數凸部23,24,34、一電子元件21以及一封裝層22。
所述之承載件20係為導線架，其包含複數第一導腳201與複數第二導腳202，且該第一導腳201之寬度r係大於該第二導腳202之寬度d。
所述之凸部23,24,34係電鍍形成於該承載件20之表面上。
所述之電子元件21係結合於該承載件20(即該導線架之第一導腳201與第二導腳202)上。
所述之封裝層22係形成於該承載件20與該凸部23,24,34上以包覆該電子元件21。
於一實施例中，該凸部23,24,34係包含有一柱體240,30及形成於該柱體240,30之端部24a,30a上的球體242,342，且該球體242,342之寬度s,s1,s2係大於該端部24a,30a之寬度t,t1。例如，該球體342之寬度s2係大於或等於該柱體30之最大寬度w1。或者，該柱體30係與該承載件20係為一體成形。
綜上所述，本發明之電子封裝件及其製法係藉由反覆進行電鍍及放電解離的製程以於承載件上形成粗糙表面，以強化該承載件與該封裝層之間的結合性，因而能避免該封裝層與該承載件發生脫層之問題，再者，相較於傳統利用蝕刻方式形成的粗糙表面而無法控制粗糙度情況下，本發明透過電鍍方式在原本導線架表面形成類菇狀之金屬凸部，且於製程中利用電流通電在導線架表面鍍上金屬層， 再利用放電原理解離部分的金屬層，持續重覆的製程後會在金屬凸部尖端處形成較明顯的凸出形狀(尖端效應)，而可控制製程之粗糙度。故本發明能有效提升製程信賴性。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧承載件
200‧‧‧外接部
21‧‧‧電子元件
22‧‧‧封裝層
22a‧‧‧第一表面
22b‧‧‧第二表面
22c‧‧‧側面
23‧‧‧凸部

Claims (17)

  1. 一種電子封裝件，係包括：承載件；複數凸部，係形成於該承載件之表面上，該凸部係包含有柱體及形成於該柱體之端部上的球體；電子元件，係結合於該承載件上；以及封裝層，係形成於該承載件與該複數凸部上以包覆該電子元件，並透過該複數凸部以結合該封裝層與該承載件。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該承載件係為導線架。
  3. 如申請專利範圍第2項所述之電子封裝件，其中，該導線架係包含第一導腳與第二導腳，且該第一導腳之寬度係大於該第二導腳之寬度。
  4. 如申請專利範圍第3項所述之電子封裝件，其中，該凸部係形成於該第一導腳上。
  5. 如申請專利範圍第1項所述之電子封裝件，其中，該球體之寬度係大於該端部之寬度。
  6. 如申請專利範圍第1項所述之電子封裝件，其中，該球體之寬度係大於或等於該柱體之最大寬度。
  7. 如申請專利範圍第1項所述之電子封裝件，其中，該柱體與該承載件係為一體成形。
  8. 如申請專利範圍第1項所述之電子封裝件，其中，該承載件之表面係為粗糙面。
  9. 一種電子封裝件之製法，係包括：於一承載件之表面上形成複數凸部，該凸部係包含有柱體及形成於該柱體之端部上的球體；結合電子元件於該承載件上；以及形成封裝層於該承載件與該凸部上，以包覆該電子元件，並透過該複數凸部結合該封裝層與該承載件。
  10. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該承載件係為導線架。
  11. 如申請專利範圍第10項所述之電子封裝件之製法，其中，該導線架係包含第一導腳與第二導腳，且該第一導腳之寬度係大於該第二導腳之寬度。
  12. 如申請專利範圍第11項所述之電子封裝件之製法，其中，該凸部係形成於該第一導腳上。
  13. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該球體之寬度係大於該端部之寬度。
  14. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該球體之寬度係大於或等於該柱體之最大寬度。
  15. 如申請專利範圍第9項所述之電子封裝件之製法，其中，該柱體與該承載件係為一體成形。
  16. 如申請專利範圍第9項所述之電子封裝件之製法，復包括於形成該凸部後，對該承載件與該凸部進行放電解離。
  17. 如申請專利範圍第9項所述之電子封裝件之製法，復包括於形成該凸部前，粗糙化該承載件之表面。
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