TWI611559B - 半導體裝置 - Google Patents

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TWI611559B
TWI611559B TW103123786A TW103123786A TWI611559B TW I611559 B TWI611559 B TW I611559B TW 103123786 A TW103123786 A TW 103123786A TW 103123786 A TW103123786 A TW 103123786A TW I611559 B TWI611559 B TW I611559B
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中島栄
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瑞薩電子股份有限公司
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Abstract

一種半導體裝置包括N型半導體區、背電極、第一和第二P型基礎區、第一和第二N+擴散層、閘極絕緣膜、閘極電極及電壓檢測電路。第一N+擴散層作用為輸出MOS電晶體之源極並作用為感應MOS電晶體之源極。閘極電極被設為透過閘極絕緣膜(40)而正對著N型半導體區及第一和第二P型基礎區。負載電流流動於背電極與第一N+擴散層之間。電壓檢測電路產生檢測信號。

Description

半導體裝置
本發明係有關半導體裝置，及更明確地，係有關組態成藉由使用功率電晶體以驅動負載之半導體裝置。
於藉由使用功率電晶體以驅動負載之半導體裝置中，有一種情況，其中係實施檢測功能以檢測負載之狀態。負載異常狀態(諸如過電流、輕負載狀態(負載之一部分的中斷狀態)、無負載狀態(負載之完全中斷狀態))的檢測及流經負載之負載電流的檢測被示範為負載之狀態的檢測。
提議了各種技術以精確地檢測負載電流。例如，專利文獻1(JP H10-116917A)揭露一種檢測平面型雙極電晶體之輸出電流的技術。此專利文獻係揭露一種結構，其中電極被提供於電晶體晶片之表面上的暴露集極層中，以將其由於矽基底之電阻所致的電壓降取出為電流檢測信號。
同時，依據輸出電晶體之電流係提供用於流動感應之電晶體，及專利文獻2(JP 2011-166518A)揭露一種技 術，其中依據輸出電晶體而流經感應電晶體之電流被檢測為由於感應電阻之電壓降。
此外，專利文獻3(JP H08-102649A)揭露一種技術，其中依據一使用為輸出電晶體之功率MOS電晶體而流經感應MOS電晶體之電流被一連接與感應MOS電晶體之源極的電流檢測電路所檢測。於專利文獻3所揭露之技術中，功率MOS電晶體之源極-汲極電壓及感應MOS電晶體之源極-閘極電壓係藉由一電壓源而被調整為相同，該電壓源係連接於功率MOS電晶體的源極與電流檢測電路的最小電壓點之間。
引例列表
專利文獻1：JP H10-116917A
專利文獻2：JP 2011-166518A
專利文獻3：JP H08-102649A
然而，依據本案發明人之考量，於這些先前技術中，在負載之狀態的檢測精確度中仍有待改良之點。
其他的問題及新的特徵將從說明書之描述及後附之圖形變得清楚明白。
於一實施例中，一種半導體裝置包括第一導電類型之第一半導體區、共同汲極電極、不同於該第一導電類型之第二導電類型的第二和第三半導體區、該第一導電類型之 第一和第二擴散層、及閘極電極。該共同汲極電極被電連接與該第一半導體區。該第二半導體區被結合至該第一半導體區，且該第一擴散層被形成於該第二半導體區中。該第一擴散層係作用為第一電晶體之源極。該第三半導體區被結合至該第一半導體區，且該第二擴散層被形成於該第三半導體區中。該第二擴散層係作用為第二電晶體之源極。閘極電極係透過閘極絕緣膜而被提供以正對著該第一半導體區、該第二半導體區及該第三半導體區。負載電流流動於該共同汲極電極與該第一擴散層之間。第二擴散層(亦即，第二電晶體之源極)的電壓被用於該負載狀態之檢測。
於上述實施例之一範例中，得以增進負載之狀態的檢測精確度。於上述實施例之另一範例中，得以增進負載電流的檢測精確度。
1‧‧‧半導體晶片
1B‧‧‧半導體裝置
1C‧‧‧半導體裝置
1D‧‧‧半導體晶片
1E‧‧‧半導體晶片
2‧‧‧DC電源供應
3‧‧‧負載
5‧‧‧輸出裝置晶片
6‧‧‧控制電路晶片
7‧‧‧晶粒墊
8‧‧‧接地終端
11‧‧‧控制輸入終端
12‧‧‧電源供應終端
12A‧‧‧接地終端
13‧‧‧負載終端
13A‧‧‧負載終端
14‧‧‧輸出裝置區段
14D‧‧‧輸出裝置區段
15‧‧‧控制電路區段
15A‧‧‧控制電路區段
15D‧‧‧控制電路區段
16‧‧‧感應電流終端
21‧‧‧輸出MOS電晶體
22‧‧‧感應MOS電晶體
23‧‧‧控制電路區塊
23A‧‧‧控制電路區塊
24‧‧‧電壓檢測電路
25‧‧‧邏輯電路
26‧‧‧電荷泵
27‧‧‧設定臨限電壓產生區段
28‧‧‧比較器
29‧‧‧診斷終端
30‧‧‧半導體基底
30a‧‧‧前側主表面
31‧‧‧N+基底
31a‧‧‧前側主表面
31b‧‧‧背側主表面
32‧‧‧N型半導體區
33‧‧‧背電極
34‧‧‧P型基礎區
35‧‧‧P型基礎區
36‧‧‧N+擴散層
37‧‧‧N+擴散層
38‧‧‧源極電極
39‧‧‧源極電極
40‧‧‧閘極絕緣膜
41‧‧‧閘極電極
41a‧‧‧閘極電極
41b‧‧‧閘極電極
42‧‧‧N+擴散層
43‧‧‧電壓取出電極
44‧‧‧層間絕緣膜
46‧‧‧P型基礎區
47‧‧‧N+擴散層
48‧‧‧P型基礎區
49‧‧‧N+擴散層
51‧‧‧閘極絕緣膜
52‧‧‧閘極電極
53‧‧‧N+區
54‧‧‧共同汲極電極
55‧‧‧輸出閘極佈線
56‧‧‧環狀佈線
57‧‧‧輸出源極佈線
58‧‧‧電壓取出電極
58a‧‧‧金屬區段
58b‧‧‧多晶矽部
61‧‧‧絕緣膜
71‧‧‧閘極電阻
72‧‧‧輸入電路
73‧‧‧NMOS電晶體
74‧‧‧感應放大器
75‧‧‧感應放大器
76‧‧‧PMOS電晶體
80‧‧‧半導體基底
81‧‧‧N+基底
81A‧‧‧P型基底
82‧‧‧N型半導體區
83‧‧‧背電極
84,85,86‧‧‧墊
87,88,89‧‧‧墊
90‧‧‧墊
91,92,93‧‧‧接合佈線
94‧‧‧接合佈線
95‧‧‧佈線結構
101,102‧‧‧恆定電流源
103‧‧‧電源供應線
104‧‧‧電源供應線
105,106‧‧‧恆定電流源
107‧‧‧接地線
110‧‧‧車輛
111‧‧‧電子控制單元
112‧‧‧儀表叢集
113‧‧‧車內故障診斷單元
114‧‧‧開關
115‧‧‧把手角度感應器
116‧‧‧負載
116a‧‧‧燈具
117‧‧‧CAN
118‧‧‧ECU
119‧‧‧ECU
121‧‧‧MCU
122‧‧‧驅動器IC
123‧‧‧CAN收發器
圖1為一圖形，其概略地顯示依據第一實施例之半導體裝置的組態。
圖2A為一圖形，其概略地顯示比較器之組態的範例。
圖2B為一圖形，其概略地顯示比較器之組態的另一範例。
圖2C為一圖形，其概略地顯示比較器之組態的另一範例。
圖3為一剖視圖，其顯示第一實施例中之輸出裝置區段及控制電路區段的結構。
圖4為一剖視圖，其顯示第一實施例中之輸出裝置區段及控制電路區段的結構。
圖5為一平面視圖，其顯示第一實施例中之半導體裝置的結構。
圖6為一概念圖，其顯示當負載電流流經輸出MOS電晶體時之電流路徑，於第一實施例中。
圖7為一延伸視圖，其顯示輸出MOS電晶體及感應MOS電晶體之剖面結構。
圖8A為一圖形，其概略地顯示介於負載終端、節點n1與背電極33之間的電連接之等效電路。
圖8B為一圖形，其顯示於第一實施例之半導體裝置內部流動的電流以及半導體裝置內部的電壓分佈。
圖9為一圖形，其概略地顯示第一實施例中之半導體裝置的組態之修改範例。
圖10為一剖視圖，其顯示輸出MOS電晶體及感應MOS電晶體之結構的另一範例。
圖11為輸出MOS電晶體及感應MOS電晶體之結構的另一範例之一剖視圖。
圖12為輸出MOS電晶體及感應MOS電晶體之結構的另一範例之一剖視圖。
圖13為一剖視圖，其顯示於圖12之結構的輸出MOS電晶體中負載電流所流經之路徑。
圖14為一剖視圖，其顯示當使用輸出IGBT及感應IGBT以取代第一實施例之半導體裝置中的輸出MOS電晶體及感應MOS電晶體時之結構。
圖15為一剖視圖，其顯示於圖14之結構的輸出IGBT中負載電流所流經之路徑。
圖16為一剖視圖，其顯示第一實施例中之輸出裝置區段的另一結構。
圖17為一剖視圖，其顯示第一實施例中之輸出裝置區段的另一結構。
圖18為一圖形，其概略地顯示第二實施例中之半導體裝置的組態。
圖19為一剖視圖，其顯示第二實施例中之輸出裝置區段及控制電路區段的結構。
圖20為一剖視圖，其顯示第三實施例中之半導體裝置的組態。
圖21為一平面視圖，其顯示第三實施例中之半導體裝置的組態。
圖22為一剖視圖，其顯示第三實施例中之半導體裝置的組態之修改範例。
圖23為一平面視圖，其顯示圖22之半導體裝置的組態。
圖24為一圖形，其概略地顯示第四實施例中之半導體裝置的組態。
圖25為一剖視圖，其顯示第四實施例中之輸出裝置 區段及控制電路區段的結構。
圖26為一剖視圖，其顯示於第四實施例之輸出裝置區段中負載電流及感應電流所流經之路徑。
圖27為一圖形，其概略地顯示第四實施例中之半導體裝置的組態之修改範例。
圖28為一剖視圖，其顯示圖27之半導體裝置中的輸出裝置區段及控制電路區段之結構。
圖29為一概念圖，其顯示安裝於車輛中且應用第一至第四實施例之半導體裝置的車內電子系統的範例。
圖30為一方塊圖，其顯示第一至第四實施例之半導體裝置所應用的電子控制單元之組態。
圖31為一方塊圖，其顯示當圖1中所示之半導體晶片被使用為電子控制單元之驅動器IC時介於MCU與驅動器IC之間的連接。
圖32為一流程圖，其顯示當採用圖31之組態時MCU之操作的範例。
圖33為一方塊圖，其顯示當圖9中所示之半導體晶片被使用為電子控制單元之驅動器IC時介於MCU與驅動器IC之間的連接。
圖34為一流程圖，其顯示當採用圖33之組態時MCU之操作的範例。
圖35為一方塊圖，其顯示當圖18中所示之半導體晶片被使用為電子控制單元之驅動器IC時介於MCU與驅動器IC之間的連接。
圖36為一方塊圖，其顯示當圖24中所示之半導體晶片被使用為電子控制單元之驅動器IC時介於MCU與驅動器IC之間的連接。
圖37為一流程圖，其顯示當採用圖36之組態時MCU之操作的範例。
圖38為一方塊圖，其顯示當圖27中所示之半導體晶片被使用為電子控制單元之驅動器IC時介於MCU與驅動器IC之間的連接。
(第一實施例)
圖1為一圖形，其概略地顯示依據第一實施例之半導體裝置的組態。如圖1中所示，第一實施例中之半導體裝置具有半導體晶片1，其係作用為配置於DC電源供應2與負載3之間的高側驅動器IC(積體電路)。半導體晶片1接收來自DC電源供應2之電源供應電壓VCC的供應並具有將DC電源供應電壓VCC的供應切換至負載3之功能。例如，電池使用為DC電源供應2。
半導體晶片1具有控制輸入終端11、電源供應終端12、負載終端13、輸出裝置區段(SEC.)14及控制電路區段(SEC.)15。亦即，控制輸入終端11、電源供應終端12、負載終端13、輸出裝置區段14、控制電路區段15被單石地集成於半導體晶片1上。於此，術語「單石地」指的是其被集成於相同的半導體晶片上。控制輸入終端 11為外部連接終端，其係接收來自外部單元(例如，CPU(中央處理單元))之外部控制信號IN。電源供應終端12為外部連接終端，其係連接與DC電源供應2、並接收供應自DC電源供應2之電源供應電壓VCC。負載終端13為一連接與負載3之終端。
輸出MOS電晶體(Tr.)21及感應MOS電晶體(Tr.)22被集成於輸出裝置區段14中，以當作用以將電源供應電壓VCC之供應切換至負載3之功率電晶體。於本實施例中，輸出MOS電晶體21及感應MOS電晶體22兩者被形成為具有UMOS(U-凹槽MOS)結構之NMOS電晶體。輸出MOS電晶體21及感應MOS電晶體22具有共同連接之汲極(共同汲極)，而共同汲極被連接與電源供應終端12。輸出MOS電晶體21之源極被連接與負載終端13，而感應MOS電晶體22之源極被連接與節點n1。負載電流IOUT係通過輸出MOS電晶體21而從DC電源供應2被供應至負載3。
於此，於圖1中，符號RSUB顯示基底電阻。基底電阻RSUB可被表示為一等效電路中之輸出MOS電晶體21及感應MOS電晶體22的共同汲極中之電阻。注意：輸出MOS電晶體21及感應MOS電晶體22被顯示為圖1之等效電路圖形中之不同裝置。然而，輸出MOS電晶體21及感應MOS電晶體22被形成為實體上單體，稍後將提及。節點n1被連接與感應MOS電晶體22之源極且被用以檢測由於基底電阻RSUB所致之電壓降，稍後將提及。
控制電路區段15具有節點n2並具有控制電路區塊23及電壓檢測電路24。如稍後將提及，節點n2為具有相應於輸出MOS電晶體21及感應MOS電晶體22之共同汲極電極(連接與共同汲極之電極)的電壓之電壓的節點。稍後將詳細地描述電壓之提取至節點n2。
控制電路區塊23具有邏輯電路25及電荷泵26。邏輯電路25產生控制信號SCTRL，用以回應於外部控制信號IN及輸出自電壓檢測電路24之檢測信號SDET來控制電荷泵26。供應至電荷泵26之控制信號SCTRL為藉由電荷泵26以控制輸出MOS電晶體21及感應MOS電晶體22之閘極的驅動之信號。亦即，邏輯電路25具有回應於外部控制信號IN及檢測信號SDET而由電荷泵26控制輸出MOS電晶體21及感應MOS電晶體22之閘極的驅動之功能。
電荷泵26係操作為一驅動電路，用以回應於控制信號SCTRL(其係供應自邏輯電路25)而驅動輸出MOS電晶體21及感應MOS電晶體22之閘極；並產生一閘極電壓VG，其應被供應至輸出MOS電晶體21及感應MOS電晶體22之閘極。電荷泵26組態成使得其產生高於DC電源供應電壓VCC的閘極電壓VG(例如，約DC電源供應電壓VCC之兩倍的閘極電壓VG)。於本實施例中，當控制信號SCTRL處於高位準時，電荷泵26便將約DC電源供應電壓VCC之兩倍的閘極電壓VG供應至輸出MOS電晶體21及感應MOS電晶體22之閘極。當控制信號SCTRL處於 低位準時，其停止輸出MOS電晶體21及感應MOS電晶體22之閘極的驅動。
控制電路區塊23可含有邏輯電路25及電荷泵26以外的電路，例如，連接輸出MOS電晶體21中之源極與閘極的短路、及異常檢測電路等等。
電壓檢測電路24為一電路區段，其根據介於連接與感應MOS電晶體22之源極的節點n1和節點n2之間的電壓(電壓差)以產生檢測信號SDET。如稍後詳細地描述，介於節點n1與節點n2之間的電壓係相應於負載電流IOUT之電流位準，而因此，電壓檢測電路24具有檢測負載電流IOUT之電流位準為電壓的功能。電壓檢測電路24具有一設定臨限電壓產生區段27及一比較器28。
設定臨限電壓產生區段27具有一產生所欲的設定臨限電壓VTH之電壓源。設定臨限電壓產生區段27被連接與節點n2於其較高電壓側，並連接與比較器28之+輸入終端(非反向輸入)於其較低電壓側。亦即，比較器28之+輸入終端係透過設定臨限電壓產生區段27之操作而被設為低於節點n2之電壓該臨限電壓VTH的電壓。
比較器28比較+輸入終端上之電壓與-輸入終端(反向輸入)上之電壓以產生相應於比較結果之檢測信號SDET。於本實施例中，比較器28將檢測信號SDET設為高位準在當+輸入終端上之電壓高於-輸入終端上之電壓時，並將檢測信號SDET設為低位準於其他情況下。結果，檢測信號SDET處於高位準在當介於節點n1上的電壓 Vn1與節點n2上的電壓Vn2之間的電壓差△V21(=Vn2-Vn1)大於設定臨限電壓VTH時，並處於低位準於其他情況下。
圖2A至圖2C為圖形，其概略地顯示比較器28之電路組態的範例。
於一範例中，比較器28具有一對MOS電晶體以當作輸入電晶體對。於此情況下，MOS電晶體之閘極可被使用為+輸入終端及-輸入終端。圖2A顯示此一比較器28之組態的範例。
於圖2A之組態中，比較器28具有PMOS電晶體(P通道MOS電晶體)MP11及MP12；和NMOS電晶體(N通道MOS電晶體)MN11、MN12及MN13和恆定電流源101及102。
PMOS電晶體MP11及MP12之源極被共同地連接與恆定電流源101之一端，而其閘極被個別地使用為比較器28中之-輸入終端及+輸入終端。恆定電流源101之另一端被連接與電源供應線103，DC電源供應電壓VDD被供應至電源供應線103。於此，DC電源供應電壓VDD被產生自其供應至電源供應終端12之DC電源供應電壓VCC。恆定電流源101將恆定電流供應至由PMOS電晶體MP11及MP12所組成之輸入電晶體對。
NMOS電晶體MN11及MN12之汲極被個別地連接與PMOS電晶體MP11及MP12之汲極，而其閘極被共同地連接至NMOS電晶體MN11之汲極且其源極被共同地連接 至一具有接地電壓GND之電源供應線104。
NMOS電晶體MN13之汲極被連接與比較器28之輸出終端，其源極被連接與電源供應線104，且其閘極被連接與NMOS電晶體MN12之汲極。恆定電流源102被連接於輸出終端與電源供應線103之間，並供應恆定電流至NMOS電晶體MN13。
於此一組態中，因為PMOS電晶體MP11及MP12之閘極被使用為比較器28中之-輸入終端及+輸入終端，所以輸入電流實質上為零。
注意：於圖2A中，PMOS電晶體MP11及MP12被使用為輸入電晶體對。然而，NMOS電晶體可被使用為輸入電晶體對。於此情況下，各MOS電晶體之導電類型被反轉，而同時DC電源供應電壓VDD被供應至電源供應線104且電源供應線103被設為接地電壓GND。
同時，如圖2B中所示，PNP型雙極電晶體TR11及TR12可被使用以取代PMOS電晶體MP11及MP12。於此情況下，雙極電晶體TR11及TR12之射極被共同地連接至恆定電流源101而其集極被個別地連接與NMOS電晶體MN11及MN12之汲極。此外，雙極電晶體TR11及TR12之基極被個別地使用為比較器28中之-輸入終端及+輸入終端。
於此一組態中，微小輸入電流流經比較器28。明確地，當從恆定電流源101供應至雙極電晶體TR11及TR12之電流為5μA且雙極電晶體TR11及TR12之DC放大因 數hFE為50時，則輸入電流為0.1μA。
於圖2B中，PNP型雙極電晶體TR11及TR12被使用為輸入電晶體對。然而，NPN型雙極電晶體可被使用為輸入電晶體對。於此情況下，各電晶體之導電類型被反轉，而同時DC電源供應電壓VDD被供應至電源供應線104且電源供應線103被設為接地電壓GND。
圖2C顯示比較器28之另一組態的範例。於圖2C之組態中，比較器28具有PMOS電晶體MP13及MP14和恆定電流源105及106。PMOS電晶體MP13及MP14之汲極被個別地連接與恆定電流源105及106之一端，且其閘極被共同地連接至PMOS電晶體MP13之汲極。恆定電流源105及106之另一端被連接與一具有接地電壓GND之接地線107。PMOS電晶體MP13及MP14之源極被個別地使用為比較器28中之-輸入終端及+輸入終端，且PMOS電晶體MP14之汲極被使用為輸出終端。
於此，於圖2A至圖2C之電路組態的任何情況下，從比較器28所輸出之檢測信號SDET係取決於+輸入終端及-輸入終端之電壓。然而，注意：比較器28之輸入電流被保持於恆定值(除了受諸如DC電源供應電壓之改變等不欲現象的影響)。在此意義中，比較器28(或具有設定臨限電壓產生區段27及比較器28之電壓檢測電路24)為一種檢測電壓之電路。
圖3為一橫斷面視圖，其顯示半導體晶片1之結構，其中圖1之電路被集成，特別是，輸出MOS電晶體21及 感應MOS電晶體22之結構。半導體晶片1具有半導體基底30。半導體基底30具有N+基底31及N型半導體區32，其係形成於N+基底31之前側主表面31a上。N+基底31為N型(雜質厚摻雜的)半導體基底，其中N型雜質被厚地摻雜(第一導電類型之半導體基底)。亦即，N+基底31具有一半導體區，其中N型雜質被厚地摻雜(第一導電類型之雜質)。於此，本說明書中之「厚地摻雜」的用詞指的是雜質被厚地摻雜至形成一退化半導體的程度。N型雜質已被摻雜於N型半導體區32中以形成N型半導體區(第一導電類型之半導體區)。
背電極33被形成於半導體基底30之背側主表面上，亦即，N+基底31之背側主表面31b，而此背電極33被連接與電源供應終端12，DC電源供應電壓VCC被供應至電源供應終端12。N+基底31作用為輸出MOS電晶體21與感應MOS電晶體22之共同汲極，而背電極33作用為電連接與共同汲極之共同汲極電極。
輸出MOS電晶體21及感應MOS電晶體22被形成於輸出裝置區段14中。詳言之，半導體基底30具有P型基礎區(本體區)34及35，其被形成於輸出裝置區段14中之N型半導體區32中，而N+擴散層36及37被形成於P型基礎區34及35中。P型基礎區34及35為P型雜質(雜質之第二導電類型)所被摻雜入之半導體區(亦即，第二導電類型之半導體區)。同時，N+擴散層36及37為其中N型雜質被厚摻雜之半導體區。P型基礎區34為其 中輸出MOS電晶體21之通道被形成之區，而P型基礎區35為其中感應MOS電晶體22之通道被形成之區。同時，N+擴散層36作用為輸出MOS電晶體21之源極，而N+擴散層37作用為感應MOS電晶體22之源極。N+擴散層36及37被提供以接觸與半導體基底30之前側主表面30a。
此外，源極電極38被形成以結合與N+擴散層36，而源極電極39被形成以結合與N+擴散層37。亦即，源極電極38被電連接與輸出MOS電晶體21之源極，而源極電極39被電連接與感應MOS電晶體22之源極。源極電極38被連接與負載終端13，而源極電極39被連接與節點n1。如上所述，注意：節點n1被連接與比較器28的輸入終端之一(-輸入終端)以供電壓檢測。
例如，於本實施例之半導體晶片的製造程序中，N型半導體區32、P型基礎區34及35和N+擴散層36及37可被形成如下。N型半導體層被外延地生長於N+基底31之前側主表面31a上以當作N型外延層。P型基礎區34及35係藉由將P型雜質植入N型外延層之表面區段而被形成，及N+擴散層36及37係藉由將N型雜質植入P型基礎區34及35之表面區段而被形成。其中未形成P型基礎區34及35及N+擴散層36及37之N型外延層之區被使用為N型半導體區32。
此外，溝槽(溝渠)被形成於半導體基底30中以通過介於P型基礎區34與35之間的區而至N型半導體區 32，而閘極絕緣膜40被形成以覆蓋各溝槽之側表面及基礎表面。此外，閘極電極41被形成於閘極絕緣膜40上以嵌入溝槽。
閘極電極41被形成正對著P型基礎區34或35而通過側表面中之閘極絕緣膜40及正對著N型半導體區32而通過基礎表面中之閘極絕緣膜40。當超過輸出MOS電晶體21及感應MOS電晶體22之臨限電壓的正電壓被施加至閘極電極41時，一反向層被形成於其正對著閘極電極41之P型基礎區34或35的表面上，而一累積層被形成於其正對著閘極電極41之N型半導體區32的表面上。形成於正對著閘極電極41之P型基礎區34的表面上之反向層被使用為輸出MOS電晶體21之通道。形成於正對著閘極電極41之P型基礎區35的表面上之反向層被使用為感應MOS電晶體22之通道。
於圖3之組態中，複數閘極電極41被形成且複數閘極電極41被電連接。閘極電極41被使用為輸出MOS電晶體21與感應MOS電晶體22之共同閘極。閘極電壓VG從電荷泵26被供應至閘極電極41。注意：閘極電極41可被實體地形成為一導體。例如，閘極電極41可被形成類似網目於平面佈局之情況下。
另一方面，於控制電路區段15中，電路裝置(特別地，諸如NMOS電晶體、PMOS電晶體、及電容等裝置)(未顯示)被形成於半導體基底30之表面區段中(亦即，N型半導體區32之表面區段)。每一控制電路區塊23及電 壓檢測電路24係藉由那些電路裝置而被形成。
此外，用以取出輸出MOS電晶體21及感應MOS電晶體22之共同汲極電極的電壓(亦即，背電極33的電壓)之組態被提供給控制電路區段15。詳細地，N+擴散層42被形成於N型半導體區32之表面區段中，而電壓取出電極43被形成於N+擴散層42上。N型雜質被厚摻雜入N+擴散層42。電壓取出電極43被連接與節點n2。如上所述，節點n2為一節點，其係連接與設定臨限電壓產生區段27之較高電壓側上的終端。
注意：圖3顯示其被形成且彼此電連接之複數源極電極38。然而，源極電極38可被實體地形成為一單元。圖4為一剖視圖，其顯示當源極電極38被實體地形成為一單元時之半導體晶片1的結構。層間絕緣膜44被形成以覆蓋半導體基底30之前側主表面30a，且開口被形成以通過層間絕緣膜44而至N+擴散層36。源極電極38係透過開口而被連接與N+擴散層36。同時，一開口被形成以通過層間絕緣膜44而至N+擴散層37，且源極電極39係透過開口而被連接與N+擴散層37。此外，一開口被形成以通過層間絕緣膜44而至N+擴散層42，且電壓取出電極43係透過開口而被連接與N+擴散層42。注意：右側上之源極電極38及左側上之源極電極38被彼此分離於圖4中。然而，實際上，其被連接於圖4中所示之區段以外的位置(於下文中參考圖5)。
圖5為一圖形，其顯示半導體晶片1之平面佈局的範 例。為了增加驅動能力之目的，輸出裝置區段14之差不多部分係由輸出MOS電晶體21所佔據。詳細地，輸出MOS電晶體21之源極電極38被形成於輸出裝置區段14之差不多部分上，且微小缺口區段被提供於源極電極38中。感應MOS電晶體22之源極電極39被提供於缺口區段中。源極電極39係藉由節點n1而被連接與比較器28之-輸入終端。環狀佈線56被提供於輸出裝置區段14之周邊區段中以圍繞源極電極38，而輸出MOS電晶體21之閘極電極41被連接與環狀佈線56(閘極電極41未顯示於圖5中)。控制電路區塊23之電荷泵26的輸出係透過輸出閘極佈線55而被連接與環狀佈線56。同時，源極電極38係透過輸出源極線佈線57而被連接與控制電路區塊23。
另一方面，上述電壓取出電極43被提供給控制電路區段15，且電壓取出電極43係藉由節點n2而被連接與較高電壓側上之設定臨限電壓產生區段27的終端。較低電壓側上之設定臨限電壓產生區段27的終端被連接與比較器28之+輸入終端。
接下來，將描述本實施例中之半導體裝置的操作。
參考圖1，外部控制信號IN應已被設為低位準於初始狀態。於此情況下，控制信號SCTRL係由邏輯電路25設為低位準，且電荷泵26並未驅動輸出MOS電晶體21及感應MOS電晶體22之閘極電極41。因此，輸出MOS電晶體21及感應MOS電晶體22均被關閉以致負載電流 IOUT不流動。
當外部控制信號IN被設為高位準時，邏輯電路25將控制信號SCTRL設為高位準。當控制信號SCTRL被設為高位準時，電荷泵26將其高於DC電源供應電壓VCC(例如，約DC電源供應電壓VCC之兩倍)之閘極電壓VG供應至輸出MOS電晶體21及感應MOS電晶體22之閘極電極41，以將輸出MOS電晶體21及感應MOS電晶體22設於ON狀態。
當輸出MOS電晶體21被設為ON狀態時，負載電流IOUT係透過輸出MOS電晶體21而從連接與電源供應終端12之DC電源供應2被供應至連接與負載終端13之負載3。圖6為一概念圖，其顯示負載電流IOUT於輸出MOS電晶體21中所流經之電流路徑。於圖6中，負載電流IOUT所流經之路徑係由箭號45所顯示。
負載電流IOUT係以垂直反向流至N+基底31及N型半導體區32(垂直於N+基底31之前側主表面31a的方向)，且進一步，透過其形成於正對著P型基礎區34之閘極電極41的表面附近之通道而流入N+擴散層36。此外，已流入N+擴散層36之負載電流IOUT係透過源極電極38而從N+擴散層36流入負載終端13，且被供應至連接與負載終端13之負載3。
當負載電流IOUT流經輸出MOS電晶體21時，產生了由於通道電阻RCH及基底電阻RSUB所致的電壓降。於此，通道電阻RCH為P型基礎區34中所形成之通道的電 阻，而基底電阻RSUB為N+基底31以及於其垂直方向之N型半導體區32的電阻。因為相較於通道電阻RCH及基底電阻RSUB，背電極33、N+擴散層36及源極電極38之電阻可被忽略為極小，所以其在以下討論中不被考量。
本案發明人所注意的是如下事實：通道電阻RCH係取決於輸出MOS電晶體21中的源極與閘極之間的電壓；而基底電阻RSUB為已知的固定值，其僅取決於N+基底31及N型半導體區32之特性。根據這些事實，本案發明人獲得如下結論：假如當負載電流IOUT流動時由於基底電阻RSUB所致之電壓降可被精確地測量，則負載電流IOUT可被精確地測量。舉例而言，基底電阻RSUB可限制偏差(製造偏差)於約±3%之範圍中。這表示：由於基底電阻RSUB之偏差所致之負載電流IOUT的測量誤差可被限制於約±3%的範圍中，當負載電流IOUT被計算自其由於基底電阻RSUB所致之電壓降△VSUB時。
於此，可視為：由於基底電阻RSUB所致之電壓降係等於在N型半導體區32與P型基礎區34間之邊界上的電壓與背電極33的電壓之間的電壓差。然而，因為N型半導體區32與P型基礎區34間之邊界係位於半導體晶片1內部，所以在N型半導體區32與P型基礎區34間之邊界上的電壓無法被直接地測量。因此，需要透過間接技術以精確地測量在N型半導體區32與P型基礎區34間之邊界上的電壓。
圖3中所示之本實施例中的半導體晶片1之結構的一 項用途在於如下一重點：節點n1產生一實質上相同與在N型半導體區32與P型基礎區34間之邊界的電壓之電壓。此表示：由於基底電阻RSUB所致之電壓降可藉由測量介於節點n1與背電極33之間的電壓差而被精確地測量。以下，將討論節點n1之用途。注意：於本實施例中，使用相應於背電極33之電壓的節點n2之電壓以取代背電極33之電壓，稍後將詳細地描述。然而，此與節點n1之用途的討論並無關係。
圖7為一展開視圖，其顯示輸出MOS電晶體21及感應MOS電晶體22之閘極電極41附近的結構。如上所述，於本實施例之半導體晶片1的結構中，P型基礎區35及N+擴散層37被提供以具有類似的結構，以及組態輸出MOS電晶體21之P型基礎區34和N+擴散層36。感應MOS電晶體22之源極電極39與節點n1被連接與N+擴散層37。
當閘極電極41被驅動以高電壓(例如，約DC電源供應電壓VCC之兩倍的電壓)時，一反向層(亦即，輸出MOS電晶體21之通道)被形成於一正對著閘極電極41之P型基礎區34的一部分中，且電流係從背電極33流至源極電極38。於圖7中，形成於P型基礎區34中之反向層(亦即，通道)的電阻被表示為通道電阻RCH。
此刻，同時地，一反向層(亦即，感應MOS電晶體22之通道)被形成於正對著閘極電極41之P型基礎區35的一部分中。此外，一累積層被形成於正對著閘極電極 41之N型半導體區32的一部分中。於圖7中，形成於P型基礎區35中之反向層的電阻被表示為通道電阻RCH_n1，而形成於N型半導體區32中之累積層的電阻被表示為累積層電阻RACC。通道電阻RCH_n1及累積層電阻RACC均為係取決於閘極電壓VG之可變電阻，而基底電阻RSUB及RSUB_n1為不取決於閘極電壓VG之固定電阻。
圖8為一電路圖，其概略地顯示介於輸出MOS電晶體21的源極電極38、背電極33(共同汲極電極)以及節點n1之間的電連接之等效電路，當閘極電極41被驅動以高電壓時。於等效電路中，通道電阻RCH與基底電阻RSUB之串聯連接被連接於背電極33與源極電極38之間，而通道電阻RCH_n1與基底電阻RSUB_n1之串聯連接被連接於背電極33與節點n1之間。此外，累積層電阻RACC被連接於一介於通道電阻RCH與基底電阻RSUB之間的連接節點NA與一介於通道電阻RCH_n1與基底電阻RSUB_n1之間的連接節點NB之間。
於此，於圖8中，連接節點NA中之電壓係等於N型半導體區32與P型基礎區34間之邊界上的電壓。將考量以下事實：介於連接節點NA與節點n1之間的電壓差很小。
於此，應注意以下事實：感應MOS電晶體22之一區是顯著地很小，相較於輸出MOS電晶體21之一區。因此，於以下討論中假設：感應MOS電晶體22之通道電阻RCH_n1顯著地大於輸出MOS電晶體21之通道電阻RCH， 而感應MOS電晶體22之基底電阻RSUB_n1顯著地大於輸出MOS電晶體21之基底電阻RSUB。明確地，於下列討論中，假設輸出MOS電晶體21與感應MOS電晶體22之面積比為100：1，則連接節點NA之電壓及節點n1之電壓係藉由使用下列數值範例來計算：輸出MOS電晶體21之通道電阻RCH：1Ω；輸出MOS電晶體21之基底電阻RSUB：9Ω；感應MOS電晶體22之通道電阻RCH_n1：100Ω；感應MOS電晶體22之基底電阻RSUB_n1：900Ω；及累積層電阻值RACC：10Ω。
同時，假設介於背電極33(共同汲極電極)與源極電極38之間的電壓為0.1V(100mV)，當輸出MOS電晶體21之源極電極38的電壓為參考電壓(0V)時。此為當作介於源極與汲極間之電壓的適當值，當UMOS結構之MOS電晶體處於ON狀態時。
考量其中流經節點n1之電流為零的一情況，連接節點NA之電壓係從圖8之等效電路被計算為0.010V(10mV)。另一方面，節點n1之電壓係與連接節點NB之電壓一致且被計算為0.0111V。換言之，介於連接節點NA與節點n1之間的電壓差被抑制為約1.1mV。應注意：假如使用一種具有實質上零之輸入電流的組態之比較器，則流經節點n1之電流可實質上變為零，如圖2A中所示。
另一方面，於其中電流流經節點n1之情況下，因為比較器28之輸入電流可被抑制為數μA，當具有一般組態 之比較器被採用於比較器28時(例如採用圖2B-圖2C中所示之組態)時，所以由於感應MOS電晶體22之通道電阻RCH_n1所致的電壓降係小於1mV且介於連接節點NA與節點n1之間的電壓差仍是極小的。
如從以上討論所瞭解，介於連接節點NA與節點n1之間的電壓差(亦即，介於N型半導體區32和P型基礎區34間的邊界與節點n1之間的電壓差)是極小的。因此，由於基底電阻RSUB所致之電壓降可藉由使用節點n1之電壓而被精確地測量。
圖3所示之本實施例中的半導體晶片1之結構的用途在於：相應於背電極33(亦即，輸出MOS電晶體21及感應MOS電晶體22之共同汲極電極)之電壓的電壓可被取出至節點n2。如從上述討論所瞭解，由於輸出MOS電晶體21之基底電阻RSUB所致的電壓降是實質上與介於節點n1和背電極33之間的電壓差一致。然而，因為控制電路區段15之電路，特別是電壓檢測電路24之設定臨限電壓產生區段27及比較器28被形成於半導體基底30之前側主表面30a上，所以在安裝時極難以直接地連接背電極33與電壓檢測電路24。
為了應付此一問題，於本實施例中，N+擴散層42被提供給N型半導體區32，且電壓取出電極43被連接至N+擴散層42。電壓取出電極43被連接與上述節點n2。依據此一組態，電壓取出電極43之電壓與背電極33之電壓(亦即，電源供應終端12之電壓)幾乎一致。嚴格而 言，當電流流動於電壓取出電極43與背電極33之間時，電壓取出電極43之電壓係不同於背電極33之電壓。然而，藉由充分地增加從節點n2所觀看之設定臨限電壓產生區段27的輸入電阻，則有可能將流動於電壓取出電極43與背電極33之間的電流抑制至極小值；且節點n2之電壓可被帶至接近於背電極33之電壓。
於本實施例中，具有如上所述之本質的節點n1之電壓及節點n2之電壓被使用為電壓檢測電路24之輸入。換言之，等同於電壓降(由於基底電阻RSUB)之電壓被供應至電壓檢測電路24以當作介於節點n1與節點n2之間的電壓。因為由於基底電阻RSUB所致之電壓降係由負載電流IOUT與基底電阻RSUB之乘積IOUT．RSUB所顯示，所以得以藉由以電壓檢測電路24檢測介於節點n1與節點n2之間的電壓來精確地檢測負載電流IOUT。
電壓檢測電路24依據介於節點n1與節點n2之間的電壓(亦即，依據負載電流IOUT)以輸出檢測信號SDET，如以下所述。當負載電流IOUT很小(於正常範圍中)、且介於節點n1上的電壓Vn1與節點n2上的電壓Vn2之間的電壓差△V21(=Vn2-Vn1
Figure TWI611559BD00001
IOUT．RSUB)低於設定的臨限電壓VTH時，則-輸入終端之電壓變為高於比較器28中的+輸入終端之電壓以致從比較器28所輸出之檢測信號SDET變為低位準。另一方面，當負載電流IOUT很大且介於節點n1與節點n2之間的電壓差△V21高於設定的臨限電壓VTH時，則-輸入終端之電壓變為低於比較器28 中的+輸入終端之電壓以致從比較器28所輸出之檢測信號SDET變為高位準。依據此一操作，藉由設定該設定的臨限電壓VTH以滿足以下方程式(1)：VTH=IOUT* RSUB (1)
依據待檢測之負載電流IOUT的設定值IOUT*，得以檢測出負載電流IOUT係大於特定的設定值IOUT*或小於之。
從比較器28所輸出之檢測信號SDET被供應至邏輯電路25，且邏輯電路25可藉由參考檢測信號SDET以實現監督負載電流IOUT之功能。例如，得以將檢測過電流之功能(亦即，檢測出負載電流IOUT超過設定值IOUT*並關閉輸出MOS電晶體21之功能)提供給邏輯電路25。詳言之，為了實現檢測過電流之功能，當從比較器28所輸出之檢測信號SDET處於高位準時，將一邏輯併入邏輯電路25以致其控制輸出MOS電晶體21之開啟或關閉的控制信號SCTRL被設為低位準而不管外部控制信號IN。
另一方面，檢測輕負載(例如，複數負載之部分被破壞)或無負載(例如，負載終端13之開路故障)之功能，亦即，檢測出負載電流IOUT小於設定值IOUT*之功能，可被提供給邏輯電路25。於此情況下，於實施例中，邏輯電路25可被結合與其判定負載電流IOUT低於設定值IOUT*之邏輯，回應於從比較器28所輸出之低位準的檢測信號SDET，並將誤差信號輸出至特定外部終端(例 如，診斷終端)。
當合併檢測過電流之功能、檢測輕負載之功能、及檢測無負載之功能中的兩者入半導體晶片1時，足以提供兩組設定臨限電壓產生區段27及兩個比較器28。此情況下之半導體晶片1的組態範例被顯示於圖9中。於圖9之半導體晶片1中，電壓檢測電路24具有兩個比較器28a和28b、以及兩個設定臨限電壓產生區段27a和27b。設定臨限電壓產生區段27a和27b具有個別電壓源，其產生所欲的設定臨限電壓VTH1及VTH2。較高電壓側上之設定臨限電壓產生區段27a和27b的終端被共同連接至節點n2，而較低電壓側上之其終端被個別地連接與比較器28a和28b之+輸入終端(非反向輸入)。亦即，比較器28a和28b之+輸入終端被個別地由電壓VTH1及VTH2設為低於節點n2上之電壓的電壓。
比較器28a比較+輸入終端之電壓與-輸入終端(反向輸入)之電壓，並產生相應於比較結果之檢測信號SDET1。以相同方式，比較器28b比較+輸入終端之電壓與-輸入終端(反向輸入)之電壓，並產生相應於比較結果之檢測信號SDET2。由比較器28a和28b所產生之檢測信號SDET1及SDET2被供應至邏輯電路25，且被用於實現過電流之檢測、輕負載之檢測及無負載之檢測的功能之兩者。
以相同方式，當過電流之檢測、輕負載之檢測及無負載之檢測的三個功能被結合入半導體晶片1時，則足以提 供三組設定臨限電壓產生區段27及比較器28(未顯示)。
如上所述，本實施例之半導體裝置可高精確度地檢測負載電流IOUT。增進負載電流IOUT之檢測精確度有兩個因素。
增進負載電流IOUT之檢測精確度的第一個因素在於：負載電流IOUT係根據由於基底電阻RSUB所致之電壓降來檢測。基底電阻RSUB之偏移可被侷限於絕對精確度之約±3%，舉例而言。因此，負載電流IOUT之檢測精確度可藉由從由於基底電阻RSUB所致之電壓降檢測負載電流IOUT而被增進至高精確度。表示更明確的計算範例，當設定的臨限電壓VTH為100mV且±3mV之偏差存在於比較器28之輸入補償電壓中時，產生了基底電阻RSUB中之±3%的檢測誤差及輸入補償電壓中之±3%之偏差的檢測誤差。亦即，在最差情況下，負載電流IOUT中約±6%之檢測誤差可被獲得於此計算範例中。
於專利文獻2中，正比於負載電流之感應電流係由感應MOS電晶體所產生，而檢測電壓係由流經感應電阻(其被形成自金屬佈線)之感應電流所產生。因為金屬佈線中之電阻值的絕對值是極小的(雖然電阻值之偏差被抑制至很小的值)，所以檢測電壓之絕對值是極小的。換言之，比較器之設定臨限電壓VTH需成為極小，且比較器之輸入補償電壓的偏差之影響是相當強的。
另一方面，於專利文獻3中，正比於負載電流之感應 電流係由感應MOS電晶體所產生，且由雙極電晶體之電流鏡電路所接收以產生感應電流之鏡電流。接著，由恆定電流源所設定之電流的鏡電流被產生為參考電流，且被比較與感應電流之鏡電流以檢測功率MOS電晶體之電流。 此外，於專利文獻3中，一串聯與感應MOS電晶體之雙極電晶體中介於基極與射極之間的電壓係減少感應電流之精確度。為此原因，恆定電流源被***以消除該減少以致檢測精確度被增進。然而，於專利文獻3中，可認為其感應電流之精確度被增進。然而，參考電流之精確度(亦即，恆定電流源之精確度)係直接地影響檢測精確度。於一般半導體製造線中，形成於半導體基底上之恆定電流源的偏差(製造偏差)被預期為約±30%。因此，非常難以將製造偏差抑制於約±3%，其係幾乎相同於基底電阻RSUB之偏差。
第二因素在於：與介於N型半導體區32與P型基礎區34之間的邊界上電壓實質上一致的電壓被產生於節點n1上。如上所述，為了精確地測量由於基底電阻RSUB所致之電壓降，必須精確地測量在N型半導體區32與P型基礎區34間之邊界上的電壓與背電極33上的電壓之間的電壓差。於此，於本實施例之半導體裝置中，介於N型半導體區32與P型基礎區34之間的邊界以低電阻被電連接與節點n1，透過一形成於N型半導體區32中之累積層及一形成於P型基礎區35中之反向層。因此，與介於N型半導體區32與P型基礎區34之間的邊界上電壓實質上一 致的電壓被產生於節點n1上。於節點n1上之電壓被供應至電壓檢測電路24而當作輸入。因此，本實施例之半導體裝置可精確地測量其由於基底電阻RSUB所致之電壓降。
另一方面，參考專利文獻1中之圖1及圖2，用於檢測矽基底之電壓降的電流檢測電極9被形成於遠離其中集極電流最強地流動之位置(在射極電極7底下介於基極擴散層3與外延矽層2之間邊界的位置)的基底表面中。換言之，專利文獻1僅可獲得一檢測精確度，其含有由於外延矽層2所致之電壓降，從射極電極7底下介於外延矽層2與基極擴散層3間之邊界的位置至電流檢測電極9。
應注意：於本實施例之半導體裝置中，輸出MOS電晶體21及感應MOS電晶體22之結構不限於圖3中所示之結構，而得以多樣地改變。例如，於圖3中，顯示其閘極絕緣膜40之膜厚度為均勻的UMOS結構，但亦可採用其中閘極絕緣膜40之膜厚度在其達到N型半導體區32之溝槽的底部中很厚之結構，如圖10中所示。於此情況下，有一種可能：形成於正對著N型半導體區32中之閘極電極41的表面中之累積層的電阻增加，以致在N型半導體區32與P型基礎區34間之邊界上的電壓與節點n1上的電壓之間的電壓差增加。然而，於此一結構中，因為輸出MOS電晶體21及感應MOS電晶體22處於剛好接近的位置，所以得以享有某程度上依據上述實施例之半導體裝置的優點。
同時，可採用雙閘極結構，其中溝槽被形成以達到N+基底31(如圖11中所示)且兩個閘極電極41a和41b被嵌入各溝槽中。於圖11中，於下側上之閘極電極被顯示以41a而上側上之閘極電極被顯示以41b。閘極電極41a和41b被彼此電連接。亦即，閘極電極41a和41b被驅動以相同的電壓。於此情況下，累積層被形成於正對著N型半導體區32中之閘極電極41a的表面區段中以及正對著N+基底31之閘極電極41a的表面區段中，當閘極電極41a和41b被驅動時。因此，與介於N型半導體區32與P型基礎區34之間的邊界上電壓幾乎一致的電壓被產生於節點n1上。
同時，如圖12中所示，DMOS(雙擴散MOS)結構可被用於輸出MOS電晶體21及感應MOS電晶體22。詳言之，半導體基底30具有P型基礎區(本體區)46及48，其被形成於N型半導體區32上，而N+擴散層47及49被形成於P型基礎區46及48中。P型基礎區46及48為其中摻雜P型雜質之半導體區，而同時，N+擴散層47及49為其中厚摻雜N型雜質之半導體區。P型基礎區46為其中輸出MOS電晶體21之通道被形成之區，而P型基礎區48為其中感應MOS電晶體22之通道被形成之區。於本實施例中，N型半導體區32之一部分存在於P型基礎區46與P型基礎區48之間。N型半導體區32藉由通過於P型基礎區46與P型基礎區48之間以到達半導體基底30之前側主表面30a。同時，N+擴散層47作用為輸出 MOS電晶體21之源極，而N+擴散層49作用為感應MOS電晶體22之源極。
此外，源極電極38被形成以結合與N+擴散層47，而源極電極39被形成以結合與N+擴散層49。亦即，源極電極38被電連接與輸出MOS電晶體21之源極，而源極電極39被電連接與感應MOS電晶體22之源極。源極電極38被連接與負載終端13，而源極電極39被連接與節點n1。
此外，閘極絕緣膜51被形成以部分地覆蓋P型基礎區46和48及N型半導體區32之表面，而閘極電極52被形成於閘極絕緣膜51上。注意：閘極電極52被提供以正對著P型基礎區46和48之表面的部分且正對著N型半導體區32之表面的部分。
於其中採用圖12所示之DMOS結構的情況下，當超過輸出MOS電晶體21及感應MOS電晶體22之臨限電壓的正電壓被供應至閘極電極52時，其約略相同於P型基礎區46與N型半導體區32間之邊界上的電壓之電壓可被取出自節點n1。圖13為一圖形，其顯示當超過臨限電壓之正電壓被供應至具有圖12之結構的半導體裝置中之閘極電極52時(亦即，當輸出MOS電晶體21被開啟時)負載電流IOUT所流經之路徑。負載電流IOUT所流經之路徑係由圖13中之箭號45所顯示。
當閘極電極52被驅動以高電壓時(例如，約DC電源供應電壓VCC之兩倍)，則反向層被形成於正對著閘極 電極52之P型基礎區46的表面中。反向層被使用為輸出MOS電晶體21之通道。負載電流IOUT以垂直方向流自N+基底31，並透過P型基礎區46中所形成之通道而流入N+擴散層47。此外，流入N+擴散層47之負載電流IOUT被供應至其連接與負載終端13之負載3、透過源極電極38而從N+擴散層47流入負載終端13。
此刻，反向層(亦即，感應MOS電晶體22之通道)被形成於正對著閘極電極52之P型基礎區48的表面中，而累積層被形成於正對著閘極電極52之N型半導體區32的表面中。因此，介於P型基礎區46與N型半導體區32之間的邊界以較低電阻被電連接與節點n1，而幾乎相同於P型基礎區46與N型半導體區32之間的邊界上的電壓之電壓可被取出自節點n1。有用的是精確地測量由於基底電阻RSUB所致之電壓降(亦即，精確地測量負載電流IOUT)，以致其幾乎相同於P型基礎區46與N型半導體區32之間的邊界上的電壓之電壓被取出自節點n1。
同時，如圖14中所示，IGBT(絕緣閘極雙極電晶體)可使用為功率電晶體，以取代輸出MOS電晶體21及感應MOS電晶體22。於圖14中，用以取代輸出MOS電晶體21之IGBT被顯示為輸出IGBT 21A，而用以取代感應MOS電晶體22之IGBT被顯示為感應IGBT 22A。於圖14之組態中，P型雜質所被厚地摻雜入之集極區31c及N型雜質所被厚地摻雜入之汲極區31d被用以取代N+基底31。於此，背電極33被結合與集極區31c而汲極區 31d被結合與集極區31c。此外，N型半導體區32被結合與汲極區31d。如眾所周知，IGBT為一種裝置，其中電子與電洞兩者可被使用為載子，藉由採用其集極區被額外地提供給MOS電晶體之結構。因此，其中輸出IGBT 21A及感應IGBT 22A被提供為如圖14中所示之功率電晶體的半導體裝置之結構與其輸出MOS電晶體21及感應MOS電晶體22被提供為如圖3中所示之結構並無基本上差異。
亦即，當閘極電極52被驅動以高電壓(例如，約DC電源供應電壓VCC之兩倍)如圖15中所示時，反向層被形成於正對著閘極電極52之P型基礎區46的表面中。此反向層被使用為輸出MOS電晶體21之通道。負載電流IOUT以垂直方向流自集極區31c，並透過P型基礎區46中所形成之通道而流入N+擴散層47。此外，流入N+擴散層47之負載電流IOUT被供應至其連接與負載終端13之負載3、透過源極電極38而從N+擴散層47流入負載終端13。
此刻，反向層(亦即，感應MOS電晶體22之通道)被形成於正對著閘極電極52之P型基礎區48的表面中，而累積層被形成於正對著閘極電極52之N型半導體區32的表面中。因此，介於P型基礎區46與N型半導體區32之間的邊界以較低電阻被電連接與節點n1，而幾乎相同於P型基礎區46與N型半導體區32之間的邊界上的電壓之電壓可被取出自節點n1。如以上所討論，有用的是精確地測量由於基底電阻RSUB所致之電壓降(亦即，精 確地測量負載電流IOUT)，以致其幾乎相同於P型基礎區46與N型半導體區32之間的邊界上的電壓之電壓被取出自節點n1。
應注意：於本實施例中，集極區31c中之基底電阻未被使用。汲極區31d是共用的，汲極區31d及N型半導體區32被使用為基底電阻RSUB，而幾乎相同於汲極區31d之電壓被取出自節點n2。
圖16為一剖視圖，其顯示本實施例之半導體裝置的另一修改範例。此外，於圖16之結構中，N+區53被形成以從半導體基底30之前側主表面30a通過N型半導體區32而到達N+基底31，而共同汲極電極54被連接與N+區53。N+區53為其中N型雜質被厚摻雜之半導體區。於圖16之結構中，電源供應終端12被連接至共同汲極電極54，而同時，節點n2被連接與共同汲極電極54。亦即，當採用圖16之結構時，節點n2上之電壓係實質上與共同汲極電極54之電壓一致。
於如圖16所示之組態中，因為共同汲極電極54被形成於半導體基底30之前側主表面30a上，所以介於控制電路區段15的電路(其係形成於半導體基底30之前側主表面30a上)與共同汲極電極54之間的連接是容易的，且在實施本實施例之半導體裝置的情況下是理想的。換言之，因為所有外部終端可被形成於半導體晶片之前側主表面上，所以所謂的倒裝晶片實施變為可能的。
應注意：於圖16之組態中，背電極33被用以減少表 面反向上於表面中之N+基底的電阻，而非與外部單元之連接終端。圖16之結構的半導體裝置係執行如圖3之結構的半導體裝置之操作，除了其負載電流IOUT係從電源供應終端12經由共同汲極電極54及N+區53而流入N+基底31。同時，當通至N+基底31之表面的方向上之電阻足夠小時，則背電極33可被移除，如圖17中所示。
(第二實施例)
圖18為一方塊圖，其顯示依據第二實施例之半導體裝置的組態。於本實施例中，半導體晶片1A並非如圖1中所示之高側驅動器IC，而被組態成一種被提供於負載3與接地終端4之間的低側驅動器IC。於下文中，半導體晶片1A之組態將被詳細地描述。
半導體晶片1A具有一連接與負載3之負載終端13A及一連接與接地終端4(亦即，接地)之接地終端12A，且被組態成切換介於負載3與接地終端4之間的電連接。詳細地，輸出裝置區段14及控制電路區段15A以單石方式被集成於半導體晶片1A上。半導體晶片1A之輸出裝置區段14的組態係相同於第一實施例之半導體晶片1的輸出裝置區段14。另一方面，控制電路區段15A被組態成使得半導體晶片1A操作為低側驅動器IC。
控制電路區段15A係組態自控制電路區塊23A及電壓檢測電路24。電壓檢測電路24之組態係相同於第一實施例中之半導體晶片1的電壓檢測電路24之組態，並具 有設定臨限電壓產生區段27及比較器28。如第一實施例中所詳細地討論，電壓檢測電路24依據介於節點n1的電壓Vn1與節點n2之電壓Vn2之間的電壓差△V21(=Vn2-Vn1)以產生檢測信號SDET。
控制電路區塊23A組態自閘極電阻71、輸入電路72及NMOS電晶體73。閘極電阻71被連接於閘極連接節點NG與控制輸入終端11之間，該閘極連接節點NG係連接與輸出MOS電晶體21及感應MOS電晶體22之閘極(亦即，閘極電極41)。輸入電路72回應於其供應至控制輸入終端11之外部控制信號IN及其輸出自電壓檢測電路24之檢測信號SDET而開啟或關閉NMOS電晶體73。注意：其供應至控制輸入終端11之外部控制信號IN的電壓被使用為輸入電路72之DC電源供應電壓。NMOS電晶體73被使用使用為短路開關，其係於輸入電路72之控制下連接閘極連接節點NG及接地終端12A。NMOS電晶體73之汲極被連接與輸出MOS電晶體21及感應MOS電晶體22之閘極，且其源極被連接與接地終端12A。
圖19為一剖視圖，其顯示第二實施例中之半導體裝置中的輸出MOS電晶體21及感應MOS電晶體22之結構。如圖19中所示，第二實施例中之輸出MOS電晶體21及感應MOS電晶體22的結構係相同與圖3中所示之第一實施例的結構，除了其背電極33被連接與負載終端13A以取代負載終端13而源極電極38被連接與接地終端12A以取代電源供應終端12。
接下來，將描述第二實施例中之半導體裝置的操作。 再次參考圖18，假設其外部控制信號IN被設為初始狀態下之低位準。於此情況下，輸出MOS電晶體21及感應MOS電晶體22均被關閉以致負載電流IOUT不流動。
當外部控制信號IN被設為高位準(高於輸出MOS電晶體21及感應MOS電晶體22之臨限電壓的電壓位準)時，輸出MOS電晶體21被開啟。此刻，輸入電路72將NMOS電晶體73之閘極設為低位準，以關閉NMOS電晶體73。當輸出MOS電晶體21被開啟時，從負載3至接地終端4之電流路徑被形成以致負載電流IOUT係從負載3流至接地終端12A。
當輸出MOS電晶體21被設為ON狀態時檢測負載電流IOUT之操作係相同與第一實施例之操作。當負載電流IOUT流經輸出MOS電晶體21時，類似於第一實施例，發生了由於通道電阻RCH及基底電阻RSUB所致的電壓降。由於基底電阻RSUB所致的電壓降係藉由電壓檢測電路24而被檢測為介於節點n1與節點n2的電壓之間的電壓差。
於此，於第二實施例中，輸入電路72依據輸出自電壓檢測電路24之檢測信號SDET而操作。當檢測過電流之功能被併入輸入電路72中時，輸入電路72便判定其負載電流IOUT超過設定值IOUT*在當檢測信號SDET處於高位準時，並開啟NMOS電晶體73而不管外部控制信號IN。因此，輸出MOS電晶體21中之源極和閘極被連接以致輸出MOS電晶體21被強制地設為OFF狀態而不管外部控制信 號IN。同時，當檢測輸入電路72中所實施之輕負載(或無負載)的功能時，輸入電路72便判定其負載電流IOUT低於設定值IOUT*在當檢測信號SDET處於低位準時，並輸出誤差信號至特定外部終端(例如，未顯示之診斷終端)。
(第三實施例)
圖20為一剖視圖，其顯示第三實施例中之半導體裝置1B的組態，而圖21為一平面視圖，其顯示半導體裝置1B之組態。如圖20及圖21中所示，本實施例之半導體裝置1B包括兩個晶片：輸出裝置晶片5及控制電路晶片6。輸出裝置晶片5為一種具有與第一和第二實施例中之輸出裝置區段14的相同組態和功能的半導體晶片，而控制電路晶片6為一種具有與第一和第二實施例中之控制電路區段(15或15A)的相同組態和功能的半導體晶片。
如圖20中所示，具有如第一和第二實施例中之輸出裝置區段14的相同結構之輸出MOS電晶體21及感應MOS電晶體22被集成於輸出裝置晶片5上。詳細地，輸出裝置晶片5包括半導體基底30，半導體基底30具有N+基底31及N型半導體區32，其係形成於N+基底31之前側主表面31a上。背電極33被形成於半導體基底30之背側主表面(亦即，N+基底31之背側主表面31b)上，而此背電極33被連接與電源供應終端12，DC電源供應電壓VCC被供應至電源供應終端12。P型基礎區34及35 (本體區)被形成於N型半導體區32上，而N+擴散層36及37被形成於P型基礎區34及35上。N+擴散層36及37被提供以接觸與半導體基底30之前側主表面30a。此外，源極電極38被形成以結合與N+擴散層36，而源極電極39被形成以結合與N+擴散層37。源極電極38被連接與負載終端13，而源極電極39被連接與節點n1。注意：節點n1被連接與其執行電壓檢測之比較器28的輸入終端之一(-輸入終端)，如上所述。此外，溝槽被形成於半導體基底30中以通過P型基礎區34及35(其中N+擴散層36及37被形成)而至N型半導體區32，且閘極絕緣膜40被形成以覆蓋溝槽之側表面及基礎表面。此外，閘極電極41被形成於閘極絕緣膜40上以填充溝槽。
同時，相同與第一或第二實施例中之控制電路區段(15或15A)的電路被集成於控制電路晶片6上，而用以取出電源供應終端12之電壓(共同汲極電極之電壓)的結構被提供給節點n2。詳細地，控制電路晶片6具有半導體基底80，而半導體基底80具有N+基底81及N型半導體區82，其係形成於N+基底81之前側主表面上。N型雜質被厚摻雜入N+基底81。背電極83被結合與N+基底81之背側主表面。同時，N型雜質被摻雜入N型半導體區82。相同與第一和第二實施例中之控制電路區段(15或15A)的電路被集成於N型半導體區82之表面區段上，且N+擴散層42被形成。電壓取出電極43被連接與N+擴散層42，而電壓取出電極43被連接與節點n2。
輸出裝置晶片5之背電極33與控制電路晶片6之背電極83被結合至一由導電材料所形成之晶粒墊7上，且電源供應終端12被連接至晶粒墊7。輸出裝置晶片5之背電極33與控制電路晶片6之背電極83係由晶粒墊7所電連接並具有實質上相同的電壓。因此，如輸出裝置晶片5之背電極33的相同電壓(共同汲極電極之電壓)之電壓或者相應電壓被取出至節點n2。
圖21為一圖形，其顯示第三實施例之半導體裝置1B中的輸出裝置晶片5及控制電路晶片6之實施。墊84、85及86被集成於輸出裝置晶片5上，除了輸出MOS電晶體21(僅有源極電極38被顯示於圖21中)、感應MOS電晶體22(僅有源極電極39被顯示於圖21中)、輸出閘極佈線55、環狀佈線56、及輸出源極佈線57以外。輸出閘極佈線55被連接與墊84，輸出源極佈線57被連接與墊85，而節點n1被連接與墊86。
另一方面，墊87、88及89被集成於控制電路晶片6上，除了控制電路區塊23(或23A)、設定臨限電壓產生區段27、比較器28及電壓取出電極43以外。
介於輸出裝置晶片5與控制電路晶片6之間的電連接係由晶粒墊7及接合佈線91、92和93所達成。如上所述，輸出裝置晶片5之背電極33與控制電路晶片6之背電極83係由晶粒墊7所電連接。同時，輸出裝置晶片5之墊84、85及86係藉由接合佈線91、92及93而被個別地連接與控制電路晶片6之墊87、88及89。控制電路區 塊23(或23A)係透過墊87、接合佈線91及墊84而被連接與輸出閘極佈線55，並透過墊88、接合佈線92及墊85而被連接與輸出源極佈線57。此外，節點n1(感應MOS電晶體22之源極電極39)透過墊86、接合佈線93及墊89而被連接與比較器28之-輸入終端。
上述實施例中之半導體裝置1B的組態是有利的，當輸出裝置晶片5及控制電路晶片6被形成於分離的半導體程序中時。輸出裝置晶片5需被製造於其配合功率電晶體之半導體程序的半導體程序中，而得以製造控制電路晶片6於一般半導體程序中。根據待集成電路之結構有時候有利的是其輸出裝置晶片5及控制電路晶片6被形成於分離的半導體程序中。
於圖20及圖21之結構中，介於晶粒墊7與節點n2之間的電連接係由集成於控制電路晶片6上之結構所獲得(特別地，背電極83、N+基底81、N型半導體區82、N+擴散層42及電壓取出電極43)。然而，晶粒墊7及節點n2可被電連接與一不同結構。
圖22為一剖視圖，其顯示本實施例中之半導體裝置的結構之修改範例，而圖23為平面視圖。於圖22及23所示之半導體裝置1C中，晶粒墊7與節點n2係藉由使用墊90及接合佈線94而被電連接。接合佈線94之使用是有效的，在當使用具有該結構之半導體基底時，其中係難以將背側主表面之電壓取出至前側主表面。
詳細地，圖22及23中所示之半導體裝置1C包括控 制電路晶片6A以取代控制電路晶片6。控制電路晶片6A具有半導體基底80A，而半導體基底80A具有P型基底81A及N型半導體區82。P型雜質已被摻雜入P型基底81A。N型半導體區82被形成於P型基底81A之前側主表面上，而背電極83被結合至N+基底81之背側主表面。如第一或第二實施例之控制電路區段(15或15A)中所含有的電路之相同電路被集成於N型半導體區82之表面區段中。於N型半導體區82上具有金屬佈線層及層間絕緣層之佈線結構95被形成，且墊90被提供給佈線結構95。佈線結構95含有一使用為節點n2之佈線，而墊90被連接與佈線(亦即，如圖23中所示之節點n2)。晶粒墊7係藉由接合佈線94而被連接與墊90。藉由此組態，輸出裝置晶片5之背電極33(亦即，共同汲極電極)係藉由晶粒墊7、接合佈線94及墊90而被電連接與節點n2。亦即，墊90被使用為電壓取出電極，其係透過晶粒墊7及接合佈線94而取出背電極33(共同汲極電極)之電壓。如輸出裝置晶片5之背電極33的電壓(共同汲極電極的電壓)之相同電壓或相應電壓被取出自節點n2。
(第四實施例)
圖24為一圖形，其概略地顯示第四實施例中之半導體裝置的組態。如圖1中所示，第四實施例之半導體裝置為第一實施例中之半導體裝置的修改且其類似點在於：藉由使用感應MOS電晶體22而高精確度地取出由於基底電 阻RSUB所致之電壓降以高精確度地檢測負載電流IOUT。然而，第四實施例中之半導體裝置與第一實施例之半導體裝置的不同點在於：送至節點n1之取出電壓被用於實現高精確度的電流感應輸出功能，亦即，產生正比於負載電流IOUT之感應電流IS。於下文中，將詳細地描述第四實施例之半導體裝置。
第四實施例之半導體裝置具有半導體晶片1D，其中係集成輸出裝置區段14D及控制電路區段15D。輸出裝置區段14D具有如第一實施例之輸出裝置區段14的實質上相同組態，但與輸出裝置區段14之差異在於用以達成與節點n3之電連接的組態。於此，節點n3為透過基底電阻RSUB'為等效電路而連接與電源供應終端12(或共同汲極電極)之節點。稍後將描述與節點n3之電連接的結構。亦即，節點n3亦具有一電壓，其係取決於電源供應終端12(或共同汲極電極)之電壓(或者，相應於電源供應終端12之電壓的電壓)。
控制電路區段15D包括具有如第一實施例之相同組態的控制電路區塊23、及感應放大器電路74。詳細地，控制電路區塊23具有邏輯電路25及電荷泵26。邏輯電路25回應於外部控制信號IN以產生控制信號SCTRL來控制電荷泵26。電荷泵26係操作為一驅動電路，用以回應於控制信號SCTRL(其係供應自邏輯電路25)而驅動輸出MOS電晶體21及感應MOS電晶體22之閘極；並產生閘極電壓VG以被供應至輸出MOS電晶體21及感應MOS電 晶體22之閘極。
感應放大器電路74具有感應放大器75及PMOS電晶體76，並操作為感應電流控制電路以依據介於電壓中節點n1與節點n3之間的電壓差來控制感應電流IS。感應放大器75之+輸入終端(非反向輸入)被連接與節點n1，而其-輸入終端(反向輸入)被連接與節點n3。感應放大器75之輸出終端被連接與PMOS電晶體76之閘極。感應放大器75操作為電壓檢測電路，用以輸出相應於+輸入終端的電壓(亦即，節點n1之電壓)與-輸入終端的電壓(亦即，節點n3之電壓)之間的電壓差之電壓。PMOS電晶體76具有一連接與節點n3之源極、一連接與感應電流終端16之汲極。感應電流終端16為感應電流IS所流自之終端，且當外部電阻REX被連接於感應電流終端16與接地終端8之間時，感應電流IS係流經外部電阻REX。如稍後將提及，感應放大器電路74具有執行負回體操作之功能，其係藉由使用由於基底電阻RSUB'所致之電壓降以致節點n1之電壓與節點n3之電壓係彼此一致，且正比於負載電流IOUT之感應電流IS係透過此負回饋操作而被提出自節點n3。
圖25為一剖視圖，其顯示第四實施例中之半導體晶片1D的結構，特別是輸出裝置區段14D之結構。第四實施例中之半導體晶片1D的結構係類似於第一實施例中之半導體晶片1的結構，但與第一實施例之差異在於：提供用於與節點n3之電連接的結構而並未提供用於與節點n2 之電連接的結構。
詳細地，溝槽被形成於半導體基底30中，以通過從前側主表面至N型半導體區32之P型基礎區34。絕緣膜61被形成於溝槽之側上，而溝槽之剩餘部分被填充以電壓取出電極58。電壓取出電極58具有金屬區段58a及多晶矽部58b。多晶矽部58b被結合與N型半導體區32於溝槽之底部，而金屬部58a被結合與多晶矽部58b。亦即，電壓取出電極58被結合與N型半導體區32於溝槽之底部。理想的是於深度方向上電壓取出電極58所被連接之平面的位置係相同於P型基礎區34與N型半導體區32之間的接合平面。於此一結構中，得以將溝槽之底部中N型半導體區32的表面平面之電壓直接地取出至節點n3。注意：電壓取出電極58被提供於輸出MOS電晶體21之附近。如稍後將提及，在增進感應電流IS之精確度上有用的是：電壓取出電極58被提供於輸出MOS電晶體21之附近。
於本實施例中，電壓取出電極58被形成於下列程序中。待填入或嵌入以電壓取出電極58之溝槽與其被填入或嵌入以閘極絕緣膜40及閘極電極41之溝槽被同時地形成(於相同程序中)。在溝槽形成之後，閘極絕緣膜40被形成於溝槽的整個表面之上。此外，閘極絕緣膜40僅被移除自溝槽之底部以便填入以電壓取出電極58。因此，溝槽變為較P型基礎區34與N型半導體區32之接合平面稍微更深，但絕緣膜61被形成於溝槽之側上至其 較接合平面更深的位置，以致介於電壓取出電極58與P型基礎區34之間的絕緣被確保。之後，厚摻雜了雜質之多晶矽層被嵌入溝槽之內部以形成閘極電極41。厚摻雜了雜質之多晶矽層被嵌入溝槽之內部，其中電壓取出電極58應被嵌入。然而，多晶矽層之大部分係藉由蝕刻而被移除，留下多晶矽層之必要厚度以確保與N型半導體區32之歐姆接觸。該剩餘部分被使用為多晶矽部分58b。接下來，溝槽之剩餘部分被嵌入以金屬部分58a。希望電壓取出電極58為低電阻，且於此觀點可能希望以金屬形成整個電極。然而，因為害怕當整個電壓取出電極58係由金屬所形成時介於金屬與N型半導體區32之間的接觸電阻變高，所以金屬部分58a及多晶矽部分58b之電壓取出電極58的結構被使用於本實施例中。注意：電壓取出電極58之形成程序並未使用閘極電極41之形成程序而可被執行為另一程序。
圖26為一圖形，其顯示電流所流經之路徑，於第四實施例中之半導體晶片1D的輸出裝置區段14D中。於圖26中負載電流IOUT所流經之路徑係由箭號45所顯示而感應電流IS所流經之路徑係由箭號59所顯示。
負載電流IOUT係以垂直反向(正交於N+基底31之前側主表面31a的方向)幾乎流經N+基底31及N型半導體區32，且接著透過其形成於正對著閘極電極41之P型基礎區34的表面附近之通道而流入N+擴散層36。已流入N+擴散層36之負載電流IOUT係透過源極電極38而從N+ 擴散層36流入負載終端13，且被供應至連接與負載終端13之負載3。
另一方面，感應電流IS係以垂直方向透過N+基底31及N型半導體區32而幾乎流入電壓取出電極58，並接著從電壓取出電極58流入節點n3。因此，節點n3係透過基底電阻RSUB'而電連接與背電極33。於此，當填入以電壓取出電極58之溝槽與填入以閘極絕緣膜40及閘極電極41之溝槽被同時地形成(於相同程序中)時，兩個溝槽之深度為實質上相同的。於此情況下，於半導體基底30(N+基底31之背側主表面31b)之背表面的垂直方向上每單位面積之電阻值於基底電阻RSUB'與基底電阻RSUB之間是實質上相同的。
接下來，將描述第四實施例中之半導體裝置的操作。
參考圖24，假設其外部控制信號IN被設為初始狀態下之低位準。於此情況下，控制信號SCTRL係由邏輯電路25設為低位準，且電荷泵26並未驅動輸出MOS電晶體21及感應MOS電晶體22之閘極電極41。因此，輸出MOS電晶體21及感應MOS電晶體22均被關閉且負載電流IOUT不流動。
當外部控制信號IN被設為高位準時，輸出MOS電晶體21及感應MOS電晶體22被開啟且負載電流IOUT流動，如同第一實施例之半導體裝置。此刻，與於P型基礎區34和N型半導體區32中之邊界上電壓實質上相同的電壓被取出至節點n1。
另一方面，感應放大器電路74藉由執行負回饋操作以控制感應電流IS，其中節點n1之電壓與節點n3之電壓係藉由使用由於基底電阻RSUB'所致之電壓降以及感應電流IS而變為彼此相同。透過此負回饋操作，於填入以電壓取出電極58之溝槽的底部中之N型半導體區32的表面之電壓被控制以相同與節點n1之電壓。
於此情況下，其被引出自節點n3之感應電流IS的大小被顯示以下列方程式(2)：IS=IOUT RSUB/RSUB' (2)
其中RSUB為流經輸出MOS電晶體21之負載電流IOUT的路徑上之基底電阻，而RSUB'為感應電流IS流動之路徑上的基底電阻。方程式(2)表示其正比於負載電流IOUT之感應電流IS可被產生。於此，基底電阻RSUB與RSUB'之任一者具有根據N+基底31及N型半導體區32之物理性質而判定的固定值，且RSUB/RSUB'之比的精確度很高。因此，依據本實施例之半導體裝置，其正比於負載電流IOUT之感應電流IS可被高精確度地產生。
例如，可考慮一種情況，其中於輸出MOS電晶體21中填入以閘極絕緣膜40及閘極電極41的溝槽之數目與其填入以電壓取出電極58的溝槽之數目的比為1000：1。於此情況下，基底電阻RSUB'與基底電阻RSUB之比可由下列方程式(3)所顯示： RSUB'/RSUB=1000 (3)
例如，當基底電阻RSUB為5mΩ時，基底電阻RSUB'為5Ω。
當流經輸出MOS電晶體之負載電流IOUT為10A時，由於基底電阻RSUB所致之電壓降變為50mV而節點n1之電壓變為低於背電極33(共同汲極電極)之電壓50mV的電壓。如上所述，透過藉由感應放大器電路74之負回饋操作的節點n3之電壓係以相同方式變為低於背電極33(共同汲極電極)之電壓50mV。因為基底電阻RSUB'(亦即，介於背電極33與節點n3之間的電阻)為5Ω，所以從感應電流終端16流出之感應電流IS變為10mA(=50mV/5Ω)。以此方式，依據本實施例之半導體裝置的組態，其正比於負載電流IOUT之感應電流IS可被高精確度地獲得。
當其中嵌入了電壓取出電極58之溝槽與其填入以閘極絕緣膜40及閘極電極41之溝槽被同時地形成(於相同程序中)時，兩溝槽之深度變為實質上相同，而因此可形成具有高類似度之結構。如此有助於增進感應電流IS相對於負載電流IOUT之比例係數RSUB/RSUB'的精確度。此外，介於基底電阻RSUB與RSUB'之間的溫度差異係藉由將電壓取出電極58配置於輸出MOS電晶體21(其為主要放熱源)附近之位置中而變小，並可限制溫度改變之影響。如 此有助於藉由容許比例係數RSUB/RSUB'保持恆定以增進精確度。
注意：第一實施例與第四實施例可被結合。圖27為一電路方塊圖，其顯示其中第一實施例與第四實施例被結合之半導體裝置的組態。輸出裝置區段14D與控制電路區段15E被集成於半導體晶片1E上。輸出裝置區段14D具有輸出MOS電晶體21及感應MOS電晶體22，並具有用於與節點n3之電連接的結構，如上所述。控制電路區段15E具有控制電路區塊23、電壓檢測電路24及感應放大器電路74。控制電路區塊23及電壓檢測電路24之組態係如第一實施例中所描述者。同時，感應放大器電路74之組態係如第四實施例中所描述者。
圖28為一剖視圖，其顯示半導體晶片1E之組態。於半導體晶片1E中，與節點n3之電連接的組態被加至第一實施例中之半導體晶片1的組態。亦即，於輸出裝置區段14D中，溝槽係從半導體基底30之前側主表面被形成以通過P型基礎區34而至N型半導體區32，且溝槽被填入以電壓取出電極58。電壓取出電極58被連接與節點n3。此外，於控制電路區段15E中，N+擴散層42被形成於N型半導體區32之表面上，而電壓取出電極43被結合與N+擴散層42。電壓取出電極43被連接與節點n2。
具有圖27和圖28之組態的半導體裝置具有第一實施例之半導體裝置及第四實施例之半導體裝置兩者的功能。檢測信號SDET係依據節點n1與節點n2之間的電壓(亦 即，負載電流IOUT)而被輸出至邏輯電路25，並由邏輯電路25執行監督負載電流IOUT之操作。例如，用以檢測過電流之操作及用以檢測輕負載或無負載之操作係由邏輯電路25所執行。此外，其正比於負載電流IOUT之感應電流IS被高精確度地產生，藉由以感應放大器電路74執行負回饋操作來使節點n1之電壓等於節點n3之電壓。
注意：上述實施例及修改範例可被結合於無衝突之範圍內。例如，可使用於第二至第四實施例中具有圖10、圖11、及圖12中所示之結構的輸出MOS電晶體21及感應MOS電晶體22，且亦可使用具有圖14中所示之結構的輸出IGBT 21A及感應IGBT 22A。可使用具有圖10、圖11、及圖12中所示之結構的輸出MOS電晶體21及感應MOS電晶體22。同時，可使用具有圖14中所示之結構的輸出IGBT 21A及感應IGBT 22A。同時，可使用於第二至第四實施例中具有圖16及圖17中所示之結構的輸出裝置區段14。
(車內電子系統之應用)
近年來於車內電子系統(安裝於諸如汽車之車輛中的電子系統)中，功能安全性之需求正升高並要求以較高精確度檢測負載之狀態。因此，有用的是將其可以較高精確度檢測負載之狀態的上述半導體裝置應用於車內電子系統。例如，於此情況下，車燈、風扇馬達、及片狀加熱器為待驅動負載之範例。
考量一種情況，其中在應用上述半導體裝置的車內電子系統中之負載中造成異常事件，例如，當由於破損的導線造成輕負載狀態或者由於短路之形成造成過負載狀態時，該負載之異常事件係由上述半導體裝置所檢測。負載之異常事件的發生被通知控制器，更明確地，MCU(微控制器單元)。MCU回應於負載之異常事件的發生之通知而控制上述半導體裝置以關閉輸出MOS電晶體21，而藉此確保安全性。同時，MCU將異常事件的發生通知一提供給駕駛座之儀表叢集(儀表板)以致駕駛可識別該異常事件。同時，MCU可將異常事件之發生通知車內故障診斷單元，以致車內故障診斷單元可儲存該異常事件之發生及該異常事件之情況。
圖29顯示安裝於車輛110中之電子控制單元(ECU)111，以當作上述實施例中之半導體裝置所應用的車內電子系統之範例。車輛110實際上設有許多單元，但僅有儀表叢集(儀表板)112及車內故障診斷單元113被顯示於圖29中。
圖30為一方塊圖，其顯示電子控制單元111之組態的範例。圖30之電子控制單元111被組態成本體控制模組。電子控制單元111依據開關114之各種類型的操作及由把手角度感應器115所檢測之把手(操控環)的角度以驅動各種類型的負載116。
於圖30之組態中，電子控制單元111包括MCU 121、驅動器IC 122、及CAN(控制器區域網路)收發器 123。MCU 121控制驅動器IC 122以驅動負載116。驅動器IC 122於MCU 121之控制下驅動負載116。CAN收發器123被用以透過CAN 117而執行與另一設備之資料通訊。於圖30之組態中，儀表叢集112與車內故障診斷單元113被連接與CAN 117。電子控制單元111之MCU 121得以通訊與儀表叢集112及車內故障診斷單元113。另一ECU可被連接與CAN 117。於圖30中，另一ECU係以參考數字119指示。儀表叢集112為用以通知車輛110之駕駛的設備群組。車內故障診斷單元113為用以診斷車輛110之故障的單元。車內故障診斷單元113保有記錄檔，而當車輛110中的異常事件之發生係從另一設備被通知時，則車內故障診斷單元113便將異常事件記錄(例如，當異常事件發生時之日期和時間以及異常內容)儲存至記錄檔。
於本實施例中，上述實施例之半導體裝置(亦即，半導體晶片1、1A至1E)被使用為驅動器IC 122。上述半導體裝置具有負載狀態之高檢測精確度(更明確地，負載電流之高檢測精確度)，並希望將半導體裝置使用為電子控制單元111之驅動器IC 122。例如，於其中負載116包括並聯的複數燈具116a之情況下，在當複數燈具116a之一故障成開路狀態時可藉由以高檢測精確度檢測負載電流來檢測故障。
圖31為一圖形，其顯示當圖1中所示之半導體晶片1被使用為驅動器IC 122時介於MCU 121與驅動器IC 122之間的連接。MCU 121將外部控制信號IN供應至驅動器IC 122(半導體晶片1)以控制驅動器IC 122之輸出MOS電晶體21的ON/OFF狀態。另一方面，診斷終端29被提供於驅動器IC 122中以輸出檢測信號SDET至MCU 121。MCU 121監督檢測信號SDET並檢測負載116之異常事件。
於一實施例中，MCU 121可藉由使用檢測信號SDET以執行檢測過電流之產生的操作。於此情況下，臨限電壓VTH依據方程式(1)而被設定，根據用於過電流之檢測的情況下之設定值IOUT*。圖32為一流程圖，其顯示當藉由使用檢測信號SDET以檢測過電流之產生時MCU 121的操作。假設於初始狀態下，外部控制信號IN處於高位準而輸出MOS電晶體21處於ON狀態。於此狀態下，負載電流IOUT被供應至負載116。
MCU 121於適當時序執行檢測常式以檢測過電流之產生。當檢測常式被啟動時，MCU 121便檢測從驅動器IC 122所輸出之檢測信號SDET的信號位準(步驟S01)。當檢測信號SDET處於低位準時，檢測常式便結束如其原樣。
當檢測信號SDET處於高位準時(亦即，負載電流IOUT大於設定值IOUT*)，MCU 121便設定外部控制信號IN為低位準並關閉輸出MOS電晶體21(步驟S02)。因此，負載電流IOUT之供應至負載116被停止。
此外，MCU 121將過電流之產生通知儀表叢集112及 車內故障診斷單元113(步驟S03)。儀表叢集112之ECU 118藉由使用儀表叢集112中所含有之一預定設備(例如，引導燈)以顯示過電流之產生。同時，車內故障診斷單元113將過電流之產生記錄於記錄檔中。當上述操作完成時，檢測常式之執行便結束。執行車輛110之維修及檢查的服務工程師可藉由檢查車內故障診斷單元113之記錄檔而知道異常事件(諸如過電流之產生)被產生於負載116中。
圖33為一圖形，其顯示當圖9中所示之半導體晶片1被使用為驅動器IC 122時介於MCU 121與驅動器IC 122之間的連接。MCU 121將外部控制信號IN供應至驅動器IC 122(半導體晶片1)以控制驅動器IC 122之輸出MOS電晶體21的ON/OFF狀態。另一方面，一用以輸出檢測信號SDET1至MCU 121之診斷終端29a及一用以輸出檢測信號SDET2至MCU 121之診斷終端29b被提供給半導體晶片1。MCU 121監督檢測信號SDET1及SDET2並檢測負載116之異常事件。
於一實施例中，MCU 121可執行藉由使用檢測信號SDET1以檢測過電流之產生及藉由使用檢測信號SDET2以檢測輕負載狀態之產生的操作。於此情況下，臨限電壓VTH1依據方程式(1)而被設定，根據用於過電流之檢測的情況下之設定值IOUT1*；及臨限電壓VTH2依據方程式(1)而被設定，根據用於輕負載狀態之檢測的情況下之設定值IOUT2*。於此，下列關係被建立於設定值IOUT1*，IOUT2*： IOUT2*<IOUT1* (4)於此情況下，VTH2<VTH1 (5)被滿足。
圖34為一流程圖，其顯示當藉由使用檢測信號SDET1以檢測過電流之產生及藉由使用檢測信號SDET2以檢測輕負載狀態之產生時MCU 121的操作。假設於初始狀態下，外部控制信號IN處於高位準而輸出MOS電晶體21處於ON狀態。於此狀態下，負載電流IOUT被供應至負載116。
MCU 121於適當時序執行檢測常式。當檢測常式被啟動時，MCU 121便檢測從驅動器IC 122所輸出之檢測信號SDET2的信號位準(步驟S11)。當檢測信號SDET2處於低位準時(亦即，負載電流IOUT小於設定值IOUT2*)，MCU 121便將輕負載狀態之產生通知儀表叢集112及車內故障診斷單元113(步驟S12)。儀表叢集112之ECU 118藉由使用儀表叢集112中所含有之一預定設備(例如，引導燈)以顯示輕負載狀態之產生。同時，車內故障診斷單元113將輕負載狀態之產生記錄於記錄檔中。之後，檢測常式前進至步驟S13。注意：檢測信號SDET2處於高位準，檢測常式前進至步驟S13而未執行步驟S12。
此外，MCU 121檢測從驅動器IC 122所輸出之檢測信號SDET1的信號位準(步驟S13)。當檢測信號SDET1處 於低位準時(亦即，負載電流IOUT小於設定值IOUT1*)，檢測常式便結束如其原樣。
當檢測信號SDET1處於高位準時(亦即，負載電流IOUT大於設定值IOUT1*)，MCU 121便設定外部控制信號IN為低位準以關閉輸出MOS電晶體21(步驟S14)。因此，負載電流IOUT之供應至負載116被停止。
此外，MCU 121將過電流之產生通知儀表叢集112及車內故障診斷單元113(步驟S15)。儀表叢集112之ECU 118藉由使用儀表叢集112中所含有之一預定設備(例如，引導燈)以顯示過電流之產生。同時，車內故障診斷單元113將過電流之產生記錄於記錄檔中。當上述操作完成時，檢測常式之執行便結束。
執行車輛110之維修及檢查的服務工程師可藉由檢查車內故障診斷單元113之記錄檔而知道輕負載狀態之產生及過電流之產生。
圖35為一圖形，其顯示當圖18中所示之半導體晶片1A被使用為驅動器IC 122時介於MCU 121與驅動器IC 122之間的連接。MCU 121將外部控制信號IN供應至驅動器IC 122(半導體晶片1A)以控制驅動器IC 122之輸出MOS電晶體21的ON/OFF狀態。另一方面，診斷終端29被提供給半導體晶片1A以輸出檢測信號SDET至MCU 121。MCU 121監督檢測信號SDET以檢測負載116之異常事件。
於圖35之組態中，過電流之產生可根據檢測信號 SDET而被檢測。於此情況下，臨限電壓VTH依據方程式(1)而被設定，根據用於過電流之檢測的情況下之設定值IOUT*。同時，輕負載狀態之產生可根據檢測信號SDET而被檢測。於此情況下，臨限電壓VTH依據方程式(1)而被設定，根據用於輕負載狀態之檢測的情況下之設定值IOUT*。
圖36為一圖形，其顯示當圖24中所示之半導體晶片1D被使用為驅動器IC 122時介於MCU 121與驅動器IC 122之間的連接。MCU 121將外部控制信號IN供應至驅動器IC 122(半導體晶片1D)以控制驅動器IC 122之輸出MOS電晶體21的ON/OFF狀態。另一方面，MCU 121監督其被輸出自驅動器IC 122之感應電流終端16的感應電流IS。詳細地，於圖36之組態中，外部電阻REX被連接於感應電流終端16與接地終端8之間，且MCU 121藉由監督當感應電流IS流經外部電阻REX時所產生之感應電壓VS以監督感應電流IS。感應電壓VS為相應於感應電流IS之電壓。MCU 121從感應電壓VS之電壓位準(亦即，感應電流IS之電流位準)檢測負載116之異常事件。
於一實施例中，MCU 121可執行根據感應電壓VS(亦即，感應電流IS)以檢測過電流之產生及輕負載狀態之產生的操作。於此情況下，過電流臨限值(用以檢測過電流之感應電壓VS的臨限值)及輕負載臨限值(用以檢測輕負載之感應電壓VS的臨限值)被設定至MCU 121。
圖37為一流程圖，其顯示當根據感應電壓VS(亦 即，感應電流IS)以檢測過電流之產生及輕負載狀態之產生時的MCU 121之操作。假設其外部控制信號IN處於高位準而輸出MOS電晶體21處於ON狀態。於此狀態下，負載電流IOUT被供應至負載116。
MCU 121於適當時序執行檢測常式。當檢測常式開始時，MCU 121檢測感應電壓VS之電壓位準並比較測得的感應電壓VS與輕負載臨限值(步驟S21)。
當感應電壓VS低於輕負載臨限值時，亦即，當負載電流IOUT小於其當作用以判定輕負載之參考的設定值(第一設定值)時，MCU 121便將輕負載狀態之產生通知儀表叢集112及車內故障診斷單元113(步驟S22)。儀表叢集112之ECU 118藉由使用儀表叢集112中所含有之一預定設備(例如，引導燈)以顯示輕負載狀態之產生。同時，車內故障診斷單元113將輕負載狀態之產生記錄於記錄檔中。之後，檢測常式前進至步驟S23。注意：當感應電壓VS高於輕負載臨限值時，檢測常式便前進至步驟S23而不執行步驟S22。
此外，MCU 121比較感應電壓VS與過電流臨限值(步驟S23)。於其中感應電壓VS低於過電流臨限值的情況下，亦即，負載電流IOUT小於其當作用以判定過電流之參考的設定值(第二設定值)，檢測常式便結束如其原樣。注意：當作用以判定過電流之參考的設定值(第二設定值)係大於當作用以判定輕負載之參考的設定值(第一設定值)。
於其中感應電壓VS高於過電流臨限值的情況下，亦即，負載電流IOUT大於其當作用以判定過電流之參考的設定值(第二設定值)，MCU 121便將外部控制信號IN設至低位準以關閉輸出MOS電晶體21(步驟S24)。因此，負載電流IOUT之供應至負載116被停止。
此外，MCU 121將過電流之產生通知儀表叢集112及車內故障診斷單元113(步驟S25)。儀表叢集112之ECU 118藉由使用儀表叢集112中所含有之一預定設備(例如，引導燈)以顯示過電流之產生。同時，車內故障診斷單元113將過電流之產生及此一情況下感應電壓VS之值(亦即，感應電流IS之值)記錄於記錄檔中。當上述操作完成時，檢測常式之執行便結束。
執行車輛110之維修及檢查的服務工程師可藉由檢查車內故障診斷單元113之記錄檔而知道輕負載狀態之產生及過電流之產生。
圖38為一圖形，其顯示當圖27中所示之半導體晶片1D被使用為驅動器IC 122時介於MCU 121與驅動器IC 122之間的連接。MCU 121將外部控制信號IN供應至驅動器IC 122(半導體晶片1D)以控制驅動器IC 122之輸出MOS電晶體21的ON/OFF狀態。用以輸出檢測信號SDET至MCU 121之診斷終端29被提供於驅動器IC122中，除了其輸出感應電流IS之感應電流終端16以外。MCU 121監督感應電流IS及檢測信號SDET以檢測負載116之異常事件。於此，於圖38之組態中，外部電阻 REX被連接於感應電流終端16與接地終端8之間。MCU 121藉由監督當感應電流IS流經外部電阻REX時所產生之感應電壓VS以監督感應電流IS。
於一實施例中，MCU 121可執行根據檢測信號SDET以檢測過電流之產生及根據感應電壓VS(亦即，感應電流IS)以檢測輕負載狀態之產生的操作。於此情況下，輕負載臨限值(用以檢測輕負載狀態之感應電壓VS的臨限值)被設至MCU 121。同時，MCU 121可執行根據感應電壓VS(亦即，感應電流IS)以檢測過電流之產生及根據檢測信號SDET以檢測輕負載狀態之產生的操作。於此情況下，過電流臨限值(用以檢測過電流之感應電壓VS的臨限值)被設至MCU 121。
於上述說明中，本發明之半導體裝置的應用範例已被明確地描述，但熟悉此項技術人士可輕易瞭解其本發明之半導體裝置可被應用於各種應用領域。
本發明已根據上述實施例而被明確地描述。然而，本發明不限於該些實施例且各種修改可於不背離本發明之範疇的範圍中來完成。
12‧‧‧電源供應終端
13‧‧‧負載終端
14‧‧‧輸出裝置區段
15‧‧‧控制電路區段
21‧‧‧輸出MOS電晶體
22‧‧‧感應MOS電晶體
30‧‧‧半導體基底
30a‧‧‧前側主表面
31a‧‧‧前側主表面
31b‧‧‧背側主表面
32‧‧‧N型半導體區
34‧‧‧P型基礎區
35‧‧‧P型基礎區
36‧‧‧N+擴散層
37‧‧‧N+擴散層
38‧‧‧源極電極
39‧‧‧源極電極
40‧‧‧閘極絕緣膜
41‧‧‧閘極電極
42‧‧‧N+擴散層
43‧‧‧電壓取出電極

Claims (26)

  1. 一種用以供應負載電流至負載之半導體裝置，包含：第一導電類型之第一半導體區；與該第一半導體區電連接之共同汲極電極；與該第一半導體區結合且為不同於該第一導電類型之第二導電類型的第二半導體區；形成於該第二半導體區中之第一擴散層，其被厚摻雜以該第一導電類型之雜質，並作用為第一電晶體之源極；與該第一半導體區結合之該第二導電類型的第三半導體區；形成於該第三半導體區中之第二擴散層，其被厚摻雜以該第一導電類型之雜質，並作用為第二電晶體之源極；閘極絕緣膜；閘極電極，其被配置透過該閘極絕緣膜而正對著該第一半導體區、該第二半導體區及該第三半導體區；與該第一擴散層結合的第一源極電極；第二源極電極，其與該第一源極電極分開配置，並與該第二擴散層結合；及電壓檢測電路，其中該負載電流流動於該共同汲極電極與該第一源極電極之間，及其中該電壓檢測電路產生檢測信號，回應於一介於該第二源極電極與電壓取出電極之間的電壓，該電壓取出電 極被形成為具有如該共同汲極電極之電壓的相同電壓或者一相應於該共同汲極電極之該電壓的電壓。
  2. 如申請專利範圍第1項之半導體裝置，進一步包含：第三擴散層，其被形成於該第一半導體區中，且被厚摻雜以該第一導電類型之該雜質，其中該電壓取出電極係與該第三擴散層結合。
  3. 如申請專利範圍第1項之半導體裝置，其中該電壓檢測電路係根據介於該電壓取出電極與該第二源極電極之間的該電壓是否高於預定的設定臨限電壓以產生該檢測信號。
  4. 如申請專利範圍第3項之半導體裝置，進一步包含：邏輯電路，組態成回應於外部控制信號以控制該閘極電極之電壓，其中當介於該電壓取出電極與該第二源極電極之間的電壓高於該設定臨限電壓時，該邏輯電路回應於該檢測信號以控制該閘極電極之電壓來關閉該第一電晶體及該第二電晶體而不管該外部控制信號。
  5. 如申請專利範圍第3項之半導體裝置，進一步包含：邏輯電路，當介於該電壓取出電極與該第二源極電極之間的電壓不高於該設定臨限電壓時，組態成回應於該檢測信號以對特定外部終端輸出誤差信號。
  6. 如申請專利範圍第1至5項的任一項之半導體裝置，其中該第一半導體區、該第二半導體區及該第三半導體區被集成於相同半導體基底上，其中該電壓檢測電路具有集成於該半導體基底之表面區段中的電路元件。
  7. 如申請專利範圍第1至5項的任一項之半導體裝置，進一步包含：第四半導體區，其係與該第一半導體區結合且被厚摻雜以該第一導電類型之雜質；及第五半導體區，其被厚摻雜以該第一導電類型之雜質，其中該第一半導體區、該第二半導體區、該第三半導體區、該第四半導體區及該第五半導體區被集成於相同半導體基底上，其中該第四半導體區被形成於該半導體基底之背側主表面上，其中該第五半導體區被配置以從該半導體基底之前側主表面通過該第一半導體區而至該第四半導體區，及其中該電壓取出電極係與該第五半導體區結合。
  8. 如申請專利範圍第1至5項的任一項之半導體裝置，進一步包含：電源供應終端，其係連接至DC電源供應；及負載終端，其係連接至該負載，其中該電源供應終端係與該共同汲極電極連接而該負 載終端係與該第一源極電極連接。
  9. 如申請專利範圍第1項之半導體裝置，進一步包含：負載終端，其係連接至該負載；及接地終端，其中該負載終端係與該共同汲極電極連接而該接地終端係與該第一源極電極連接。
  10. 如申請專利範圍第9項之半導體裝置，進一步包含：控制輸入終端，外部控制信號係供應至該控制輸入終端；閘極電阻，其係連接於該閘極電極與該控制輸入終端之間；輸入電路；及短路開關，其係連接於該閘極電極與該接地終端之間，其中該電壓檢測電路係根據介於該電壓取出電極與該第二源極電極之間的該電壓是否高於該預定的設定臨限電壓以產生該檢測信號，及其中，當介於該電壓取出電極與該第二源極電極之間的電壓高於該設定臨限電壓時，該輸入電路回應於該檢測信號以開啟該短路開關。
  11. 如申請專利範圍第1至5項的任一項之半導體裝置，其中該第一半導體區、該第二半導體區及該第三半導 體區被集成於第一半導體基底上，及其中該電壓取出電極及該電壓檢測電路被集成於第二半導體基底上。
  12. 如申請專利範圍第11項之半導體裝置，進一步包含：晶粒墊，其係與第一半導體基底及第二半導體基底結合，其中該第一半導體基底進一步包含第四半導體區，其係與該第一半導體區結合且被厚摻雜以該第一導電類型之雜質，其中該共同汲極電極係與該第四半導體區結合，其中該第二半導體基底包含：第六半導體區，其被厚摻雜以該第一導電類型之雜質；與該第六半導體基底結合之該第一導電類型的第七半導體區；及第四擴散層，其被形成於該第七半導體區中且被厚摻雜以該第一導電類型之雜質，其中該第六半導體區係與該背電極結合，其中該共同汲極電極和該背電極係與該晶粒墊結合，及其中該電壓取出電極係與該第四擴散層結合。
  13. 如申請專利範圍第11項之半導體裝置，進一步包含： 晶粒墊，其係與第一半導體基底及第二半導體基底結合，其中該第一半導體基底被厚摻雜以該第一導電類型之雜質，且進一步包含與該第一半導體區結合之第四半導體區，其中該共同汲極電極係與該第四半導體區結合，其中該第二半導體基底包含佈線結構，其中該電壓取出電極被設於該佈線結構中，及其中該晶粒墊與該電壓取出電極係由接合佈線所連接。
  14. 如申請專利範圍第1項之半導體裝置，其中該第一半導體區、該第二半導體區及該第三半導體區被集成於半導體基底上，其中第一溝槽係從該半導體基底之前側主表面通過一介於該第二半導體區與該第三半導體區之間的區而延伸至該第一半導體區，第二溝槽係從該半導體基底之該前側主表面通過該第二半導體區而延伸至該第一半導體區，其中該閘極絕緣膜被形成以覆蓋該第一溝槽，及其中該電壓取出電極係與該第二溝槽內部之該第一半導體區結合。
  15. 如申請專利範圍第14項之半導體裝置，進一步包含：感應電流終端，組態成從該電壓取出電極輸出感應電流；及 感應電流控制電路，包含該電壓檢測電路，其中該感應電流控制電路回應於該檢測信號以控制該感應電流，使該電壓取出電極之該電壓及該第二源極電極之該電壓係彼此一致。
  16. 如申請專利範圍第14項之半導體裝置，進一步包含：感應電流終端，組態成從該電壓取出電極輸出該感應電流；及PMOS電晶體，其具有與該電壓取出電極連接之源極、與該感應電流終端連接之汲極及供應以該檢測信號之閘極。
  17. 如申請專利範圍第15項之半導體裝置，進一步包含：第三擴散層，其被形成於該第一半導體區中且被厚摻雜以該第一導電類型之該雜質；第二電壓取出電極，其與該第三擴散層結合；及第二電壓檢測電路，組態成根據介於該第二電壓取出電極與該第二源極電極之間的該電壓是否高於該預定的設定臨限電壓以產生第二檢測信號。
  18. 如申請專利範圍第17項之半導體裝置，進一步包含：邏輯電路，組態成回應於外部控制信號以控制該閘極電極之該電壓，其中當介於該第二電壓取出電極與該第二源極電極之 間的該電壓高於該設定臨限電壓時，該邏輯電路回應於該第二檢測信號以控制該閘極電極之該電壓來關閉該第一電晶體及該第二電晶體而不管該外部控制信號。
  19. 如申請專利範圍第1至5項的任一項之半導體裝置，其中，當閘極電壓被供應至該閘極電極以致該第一電晶體及該第二電晶體被開啟時，介於該第一半導體區與該第二半導體區之間的邊界係透過累積層及反向層而被與該第二擴散層電連接，該累積層被形成於一正對著該第一半導體區之該閘極電極的表面上而該反向層被形成於一正對著該第三半導體區之該閘極電極的表面上。
  20. 如申請專利範圍第1至5項及第14至18項的任一項之半導體裝置，進一步包含：第四半導體區，其係與該第一半導體區結合且被厚摻雜以該第一導電類型之雜質，其中該共同汲極電極係與該第四半導體區結合。
  21. 如申請專利範圍第1至5項及第14至18項的任一項之半導體裝置，其中該第一半導體區、該第二半導體區及該第三半導體區被集成於該半導體基底上，其中該溝槽被形成以從該半導體基底之前側主表面通過一介於該第二半導體區與該第三半導體區之間的區而至該第一半導體區，及其中該閘極絕緣膜被形成以覆蓋該第一溝槽。
  22. 如申請專利範圍第1至5項及第14至18項的任一項之半導體裝置，其中該第一半導體區、該第二半導體 區及該第三半導體區被集成於該半導體基底上，其中該第一半導體區之一部分係通過一介於該第二半導體區與該第三半導體區之間的區而至該半導體基底之前側主表面，及其中該閘極絕緣膜被形成於該半導體基底之該前側主表面上。
  23. 如申請專利範圍第22項之半導體裝置，進一步包含：第四半導體區，其係與該第一半導體區結合且被厚摻雜以該第一導電類型之雜質；第五半導體區，其係與該第四半導體區結合且被厚摻雜以該第二導電類型之該雜質，其中該共同汲極電極係與該第五半導體區結合。
  24. 一種車內電子系統，包含：一用以供應負載電流至負載之半導體裝置；及控制器，其中該半導體裝置包含：第一導電類型之第一半導體區；與該第一半導體區電連接之共同汲極電極；第二半導體區，其為不同於該第一導電類型之第二導電類型，且其係與該第一半導體區結合；形成於該第二半導體區中之第一擴散層，其被厚摻雜以該第一導電類型之雜質，並組態成作用為第一電晶體之源極； 與該第一半導體區結合之該第二導電類型的第三半導體區；形成於該第三半導體區中之第二擴散層，其被厚摻雜以該第一導電類型之該雜質，並組態成作用為第二電晶體之源極；閘極絕緣膜；閘極電極，其被形成透過該閘極絕緣膜而正對著該第一半導體區、該第二半導體區及該第三半導體區；與該第一擴散層結合的第一源極電極；第二源極電極，其與該第一源極電極分開配置，並與該第二擴散層結合；及電壓檢測電路，其中該負載電流流動於該共同汲極電極與該第一源極電極之間，其中該電壓檢測控制電路產生檢測信號，回應於一介於該第二源極電極與電壓取出電極之間的電壓，該電壓取出電極形成為具有與該共同汲極電極之電壓相同的電壓或者相應於該共同汲極電極之該電壓的電壓，及其中該控制器從該半導體裝置接收該檢測信號並根據該檢測信號以檢測該負載之異常事件。
  25. 一種車內電子系統，包含：一用以供應負載電流至負載之半導體裝置；及控制器，其中該半導體裝置包含： 第一導電類型之第一半導體區；與該第一半導體區電連接之共同汲極電極；第二半導體區，其為不同於該第一導電類型之第二導電類型，且其係與該第一半導體區結合；形成於該第二半導體區中之第一擴散層，其被厚摻雜以該第一導電類型之雜質，並組態成作用為第一電晶體之源極；與該第一半導體區結合之該第二導電類型的第三半導體區；形成於該第三半導體區中之第二擴散層，其被厚摻雜以該第一導電類型之雜質，並組態成作用為第二電晶體之源極；閘極絕緣膜；閘極電極，其被形成透過該閘極絕緣膜而正對著該第一半導體區、該第二半導體區及該第三半導體區；與該第一擴散層結合的第一源極電極；第二源極電極，其與該第一源極電極分開配置，並與該第二擴散層結合；感應電流終端；及感應電流控制電路，其中該負載電流流動於該共同汲極電極與該第一源極電極之間，其中該感應電流控制電路產生檢測信號，回應於一介於該第二源極電極與電壓取出電極之間的電壓，該電壓取 出電極形成為具有與該共同汲極電極之電壓相同的電壓或者相應於該共同汲極電極之該電壓的電壓，其中該第一半導體區、該第二半導體區及該第三半導體區被集成於該半導體基底上，其中第一溝槽被形成於該半導體基底中以從該半導體基底之前側主表面通過一介於該第二半導體區與該第三半導體區之間的區而至該第一半導體區，及第二溝槽被形成於該半導體基底中以從該半導體基底之該前側主表面通過該第二半導體區而至該第一半導體區，其中該閘極絕緣膜被形成以覆蓋該第一溝槽；其中該電壓取出電極係與該第二溝槽內部之該第一半導體區結合；其中該感應電流終端將一從該電壓取出電極所取出之感應電流輸出至外部單元；其中該感應電流控制電路回應於該檢測信號以控制該感應電流，使該電壓取出電極之該電壓及該第二源極電極之該電壓係彼此一致；及其中該控制器係根據該感應電流以檢測該負載之該異常事件。
  26. 一種包含依據申請專利範圍第24或25項之車內電子系統的車輛。
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