KR102089881B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치(100)는, 종형 구조의 파워 트랜지스터 N1과, 파워 트랜지스터 N1의 이상 발열을 검출하는 온도 검출 소자(10a)를 갖는다. 파워 트랜지스터 N1은, 반도체 기판(200)의 제1 주면측(표면측)에 형성된 제1 전극(208)과, 반도체 기판(200)의 제2 주면측(이면측)에 형성된 제2 전극(209)과, 제1 전극(208) 상에서 편재 배치된 패드(210a 내지 210f)를 포함한다. 온도 검출 소자(10a)는, 패드(210a 내지 210f)의 편재 배치에 의해 특정되는 파워 트랜지스터 N1의 최대 발열 개소(가장 전류가 집중되기 쉬운 패드(210b)의 근방)에 형성되어 있다.

Description

반도체 장치
본 발명은, 반도체 장치에 관한 것이다.
종래부터 파워 트랜지스터를 갖는 반도체 장치의 대부분은, 파워 트랜지스터의 이상 발열을 검출하는 온도 검출 소자를 구비하고 있다.
또한, 상기에 관련된 종래 기술의 일례로서는, 특허문헌 1이나 특허문헌 2를 들 수 있다.
일본 특허공개 제2006-100690호 공보 일본 특허공개 제2011-003767호 공보
그러나, 종래의 반도체 장치에서는, 이상 발열의 검출 정밀도(나아가서는 온도 보호 회로의 신뢰성)에 대하여 한층 더한 개선의 여지가 있었다.
본 명세서 중에 개시되어 있는 발명은, 본원의 발명자에 의해 알아낸 상기 과제를 감안하여, 파워 트랜지스터의 이상 발열을 정확하게 검출할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 명세서 중에 개시되어 있는 반도체 장치는, 종형 구조의 파워 트랜지스터와, 상기 파워 트랜지스터의 이상 발열을 검출하는 온도 검출 소자를 갖고, 상기 파워 트랜지스터는, 반도체 기판의 제1 주면측에 형성된 제1 전극과, 상기 반도체 기판의 제2 주면측에 형성된 제2 전극과, 상기 제1 전극 상에서 편재 배치된 적어도 하나의 패드를 포함하며, 상기 온도 검출 소자는, 상기 패드의 편재 배치에 의해 특정되는 상기 파워 트랜지스터의 최대 발열 개소에 형성되어 있는 구성(제1 구성)으로 되어 있다.
또한, 제1 구성을 포함하는 반도체 장치에 있어서, 상기 패드는 복수이며, 가장 전류가 집중되기 쉬운 패드가 유일하게 특정되도록 상기 제1 전극 상에서 편재 배치되어 있는 구성(제2 구성)으로 하면 된다.
또한, 제1 구성을 포함하는 반도체 장치에 있어서, 상기 패드는 단일이며, 그 주위에서의 전류 밀도 분포가 특정한 방향으로 치우치도록 상기 제1 전극 상에서 편재 배치되어 있는 구성(제3 구성)으로 하면 된다.
또한, 제1 내지 제3 중 어느 하나의 구성을 포함하는 반도체 장치에 있어서, 상기 제2 전극은, 상기 반도체 기판에 전원 전압을 인가하기 위한 기판 전극인 구성(제4 구성)으로 하면 된다.
또한, 제4 구성을 포함하는 반도체 장치는, 상기 반도체 기판의 상기 제1 주면측에 형성된 전원 라인과, 상기 기판 전극과 상기 전원 라인의 사이를 접속하는 비아를 갖는 구성(제5 구성)으로 하면 된다.
또한, 제1 내지 제5 중 어느 하나의 구성을 포함하는 반도체 장치에 있어서, 상기 파워 트랜지스터는, 상기 제1 전극이 부하에 접속되고 상기 제2 전극이 전원단에 접속된 하이 사이드 스위치로서 기능하는 구성(제6 구성)으로 하면 된다.
또한, 제1 내지 제5 중 어느 하나의 구성을 포함하는 반도체 장치에 있어서, 상기 파워 트랜지스터는, 상기 제1 전극이 접지단에 접속되고 상기 제2 전극이 부하에 접속된 로우 사이드 스위치로서 기능하는 구성(제7 구성)으로 하면 된다.
또한, 제1 내지 제7 중 어느 하나의 구성을 포함하는 반도체 장치에 있어서, 상기 제1 전극에는, 상기 온도 검출 소자의 배선을 단부변까지 인출하기 위한 슬릿이 형성되어 있는 구성(제8 구성)으로 하면 된다.
또한, 제8 구성을 포함하는 반도체 장치에 있어서, 상기 온도 검출 소자는, 상기 패드의 근방에 설치되어 있으며, 상기 슬릿은, 상기 온도 검출 소자에서 볼 때, 상기 패드와는 반대 방향을 향해 형성되어 있는 구성(제9 구성)으로 하면 된다.
또한, 제2 구성을 포함하는 반도체 장치에 있어서, 상기 복수의 패드는, 그들 중에서 가장 온도 보호 회로에 가까운 패드의 코너부에 가장 전류가 집중되도록, 상기 제1 전극 상에서 편재 배치되어 있는 구성(제10 구성)으로 하면 된다.
또한, 제10 구성을 포함하는 반도체 장치에 있어서, 상기 온도 검출 소자는, 상기 코너부의 근방에 설치되어 있는 구성(제11 구성)으로 하면 된다.
또한, 제10 또는 제11 구성을 포함하는 반도체 장치에 있어서, 상기 온도 검출 소자는, 상기 코너부로부터 상기 제1 전극의 단부변에 이르는 복수의 방향 중, 상기 코너부로부터 각 단부변까지의 거리가 긴 방향으로 배치되어 있는 구성(제12 구성)으로 하면 된다.
또한, 제10 내지 제12 중 어느 하나의 구성을 포함하는 반도체 장치에 있어서, 상기 복수의 패드는, 주 패드와, 상기 주 패드보다도 작은 부 패드를 포함하는 구성(제13 구성)으로 하면 된다.
또한, 본 명세서 중에 개시되어 있는 반도체 장치는, 횡형 구조의 파워 트랜지스터와, 상기 파워 트랜지스터의 이상 발열을 검출하는 온도 검출 소자를 갖고, 상기 파워 트랜지스터는, 반도체 기판 상에 형성된 채널 영역과, 상기 채널 영역으로부터 상기 반도체 기판의 단부변을 향해 부설된 전극과, 상기 전극 상에 배열된 패드 열과, 상기 패드 열보다도 상기 채널 영역 근방에 배치된 전류 집중 패드를 포함하며, 상기 온도 검출 소자는, 상기 전류 집중 패드의 근방에 형성되어 있는 구성(제14 구성)으로 되어 있다.
또한, 제1 내지 제14 중 어느 하나의 구성을 포함하는 반도체 장치는, 상기 온도 검출 소자에 의해 상기 파워 트랜지스터의 이상 발열이 검출되었을 때 상기 파워 트랜지스터를 강제적으로 오프시키는 온도 보호 회로를 더 갖는 구성(제15 구성)으로 하면 된다.
또한, 본 명세서 중에 개시되어 있는 전자 기기는, 제15 구성을 포함하는 반도체 장치를 갖는 구성(제16 구성)으로 되어 있다.
또한, 본 명세서 중에 개시되어 있는 차량은, 배터리와, 상기 배터리로부터 전원 전압의 공급을 받아 동작하는 제16 구성을 포함하는 전자 기기를 갖는 구성(제17 구성)으로 되어 있다.
본 명세서 중에 개시되어 있는 반도체 장치에 의하면, 파워 트랜지스터의 이상 발열을 정확하게 검출하여 온도 보호 회로의 신뢰성을 높이는 것이 가능해진다.
도 1은, 반도체 장치의 전체 구성을 나타내는 블록도이다.
도 2는, 트랜지스터 N1의 제1 실시 형태를 나타내는 모식도이다.
도 3은, 트랜지스터 N1의 제2 실시 형태를 나타내는 모식도이다.
도 4는, 트랜지스터 N1의 제3 실시 형태를 나타내는 모식도이다.
도 5는, 트랜지스터 N1의 제4 실시 형태를 나타내는 모식도이다.
도 6은, 전원 라인의 부설예를 나타내는 모식도이다.
도 7은, 트랜지스터 N1의 제5 실시 형태를 나타내는 모식도이다.
도 8은, 로우 사이드 스위치에 대한 적용예를 나타내는 회로도이다.
도 9는, 로우 사이드 스위치에 대한 적용예를 나타내는 모식도이다.
도 10은, 트랜지스터 N1의 제6 실시 형태를 나타내는 모식도이다.
도 11은, IC 레이아웃의 일 구체예를 나타내는 모식도이다.
도 12는, 도 11에서의 파선 영역 A의 확대도이다.
도 13은, 차량의 일 구성예를 나타내는 외관도이다.
<반도체 장치>
도 1은, 반도체 장치의 전체 구성을 나타내는 블록도이다. 본 구성예의 반도체 장치(100)는, 차량 탑재용 하이 사이드 스위치 IC이며, 장치 외부와의 전기적인 접속을 확립하는 수단으로서, 복수의 외부 단자(IN 핀, GND 핀, OUT 핀, ST 핀, VBB 핀)를 구비하고 있다. IN 핀은, CMOS 로직 IC 등으로부터 제어 신호의 외부 입력을 수취하기 위한 입력 단자이다. GND 핀은 접지 단자이다. OUT 핀은, 부하(엔진 제어용 ECU[electronic control unit], 에어컨, 바디 기기 등)가 외부 접속되는 출력 단자이다. ST 핀은, CMOS 로직 IC 등에 자기 진단 신호를 외부 출력하기 위한 출력 단자이다. VBB 핀은, 배터리로부터 전원 전압 Vbb(예를 들어 4.5V 내지 18V)의 공급을 수취하기 위한 전원 단자이다. 또한, VBB 핀은, 대전류를 흘리기 위해서 복수 병렬(예를 들어 4 핀 병렬)로 설치해도 된다.
또한, 본 구성예의 반도체 장치(100)는, 내부 전원 회로(1)와, 정전압 생성 회로(2)와, 발진 회로(3)와, 차지 펌프 회로(4)와, 로직 회로(5)와, 게이트 제어 회로(6)와, 클램프 회로(7)와, 입력 회로(8)와, 기준 생성 회로(9)와, 온도 보호 회로(10)와, 감전압 보호 회로(11)와, 오픈 보호 회로(12)와, 과전류 보호 회로(13)와, N 채널형 MOS 전계 효과 트랜지스터 N1 내지 N3과, 저항 R1 및 R2와, 센스 저항 Rs와, 제너 다이오드 Z1 및 Z2를 집적화하여 이루어진다.
내부 전원 회로(1)는, VBB 핀과 GND 핀의 사이에 접속되어 있으며, 전원 전압 Vbb로부터 소정의 내부 전원 전압 VREG를 생성하여 반도체 장치(100)의 각 부에 공급한다. 또한, 내부 전원 회로(1)는, 인에이블 신호 EN의 논리 레벨에 따라서 동작 가부가 제어된다. 보다 구체적으로 설명하면, 내부 전원 회로(1)는, 인에이블 신호 EN이 인에이블 시의 논리 레벨(예를 들어 하이 레벨)일 때 동작 상태로 되고, 인에이블 신호 EN이 디세이블 시의 논리 레벨(예를 들어 로우 레벨)일 때 정지 상태로 된다.
정전압 생성 회로(2)는, VBB 핀과 GND 핀의 사이에 접속되어 있으며, 전원 전압 Vbb에 따른 고(하이)전압 VH(=전원 전압 Vbb)와, 고전압 VH보다도 정전압 REF(=예를 들어 5V)만큼 낮은 저(로우)전압 VL(=Vbb-REF)을 생성하여 발진 회로(3) 및 차지 펌프 회로(4)에 공급한다. 또한, 정전압 생성 회로(2)는, 인에이블 신호 EN 및 이상 보호 신호 S5a의 논리 레벨에 따라서 동작 가부가 제어된다. 보다 구체적으로 설명하면, 정전압 생성 회로(2)는, 인에이블 신호 EN이 인에이블 시의 논리 레벨(예를 들어 하이 레벨)일 때, 혹은 이상 보호 신호 S5a가 이상 미검출 시의 논리 레벨(예를 들어 하이 레벨)일 때 동작 상태로 되고, 인에이블 신호 EN이 디세이블 시의 논리 레벨(예를 들어 로우 레벨)일 때, 혹은 이상 보호 신호 S5a가 이상 검출 시의 논리 레벨(예를 들어 로우 레벨)일 때 정지 상태로 된다.
발진 회로(3)는, 고전압 VH와 저전압 VL의 공급을 받아 동작하고, 소정 주파수의 클럭 신호 CLK를 생성하여 차지 펌프 회로(4)로 출력한다. 또한, 클럭 신호 CLK는, 고전압 VH와 저전압 VL의 사이에서 펄스 구동되는 구형파 신호이다.
차지 펌프 회로(4)는, 고전압 VH와 저전압 VL의 공급을 받아 동작하고, 클럭 신호 CLK를 사용하여 플라잉 캐패시터를 구동함으로써, 전원 전압 Vbb보다도 높은 승압 전압 VCP를 생성하여 게이트 제어 회로(6) 및 과전류 보호 회로(13)에 공급한다.
로직 회로(5)는, 내부 전원 전압 VREG의 공급을 받아 동작하고, 게이트 제어 신호 S5b를 생성하여 게이트 제어 회로(6)로 출력한다. 게이트 제어 신호 S5는, 트랜지스터 N1 및 N2를 온시킬 때 하이 레벨(=VREG)로 되고, 트랜지스터 N1 및 N2를 오프시킬 때 로우 레벨(=GND)로 되는 2치 신호이다. 또한, 로직 회로(5)는, 온도 보호 신호 S10, 감전압 보호 신호 S11, 오픈 보호 신호 S12, 및 과전류 보호 신호 S13을 각각 감시하고, 필요에 따른 이상 보호 동작을 행하는 기능을 구비하고 있다. 보다 구체적으로 설명하면, 로직 회로(5)는, 반도체 장치(100)에 어떠한 이상이 검출되었을 때, 이상 보호 신호 S5a를 이상 검출 시의 논리 레벨로서 정전압 생성 회로(2)를 정지시킴과 함께, 게이트 제어 신호 S5b를 로우 레벨로서 트랜지스터 N1 및 N2를 모두 강제적으로 오프시킨다. 또한, 로직 회로(5)는, 이상 검출 결과에 따라 트랜지스터 N3의 게이트 신호 S5c를 생성하는 기능도 구비하고 있다.
게이트 제어 회로(6)는, 승압 전압 VCP의 인가단과 OUT 핀(=출력 전압 Vout의 인가단)의 사이에 접속되어 있으며, 게이트 제어 신호 S5b의 전류 능력을 높인 게이트 전압 VG를 생성하여 트랜지스터 N1 및 N2의 게이트로 출력한다. 게이트 전압 VG는, 게이트 제어 신호 S5b가 하이 레벨일 때 하이 레벨(=VCP)로 되고, 게이트 제어 신호 S5b가 로우 레벨일 때 로우 레벨(=Vo)로 된다. 또한, 게이트 제어 회로(6)는, 과전류 보호 신호 S13의 논리 레벨에 따라 동작 가부가 제어된다. 보다 구체적으로 설명하면, 게이트 제어 회로(6)는, 과전류 보호 신호 S13이 이상 미검출 시의 논리 레벨(예를 들어 로우 레벨)일 때 동작 상태로 되고, 과전류 보호 신호 S13이 이상 검출 시의 논리 레벨(예를 들어 하이 레벨)일 때 정지 상태로 된다.
클램프 회로(7)는, VBB 핀과 트랜지스터 N1 및 N2의 양 게이트의 사이에 접속되어 있다. OUT 핀에 유도성 부하가 접속되는 애플리케이션에서는, 트랜지스터 N1을 온으로부터 오프로 전환할 때, 유도성 부하의 역기전력에 의해 OUT 핀이 부전압으로 된다. 그로 인해, 에너지 흡수용으로 클램프 회로(7)(소위 액티브 클램프 회로)가 설치되어 있다. 또한, Vbb-(Vclp+Vgs)로 표시되는 액티브 클램프 전압은, 예를 들어 48V로 설정하면 된다(단, Vbb는 전원 전압, Vclp는 OUT 핀의 부측 클램프 전압, Vgs는 트랜지스터 N1의 게이트·소스 간 전압).
입력 회로(8)는, IN 핀으로부터 제어 신호의 입력을 수취하여 인에이블 신호 EN을 생성하는 슈미트 트리거이다.
기준 생성 회로(9)는, 내부 전원 전압 VREG의 공급을 받아 동작하고, 소정의 기준 전압 Vref나 기준 전류 Iref를 생성하여 반도체 장치(100)의 각 부에 공급한다. 또한, 예를 들어 기준 전압 Vref나 기준 전류 Iref는, 내부 전원 회로(1)에 있어서 내부 전원 전압 VREG의 목표값을 설정하거나, 각종 보호 회로(9 내지 13)에 있어서 이상 검출용 임계값을 설정하거나 하기 위해 사용된다.
온도 보호 회로(10)는, 내부 전원 전압 VREG의 공급을 받아 동작하고, 트랜지스터 N1의 이상 발열을 검출하는 온도 검출 소자(도시생략)를 포함하며, 그 검출 결과(=이상 발열이 발생하고 있는지 여부)에 따른 온도 보호 신호 S10을 생성하여 로직 회로(5)로 출력한다. 온도 보호 신호 S10은, 예를 들어 이상 미검출 시에 로우 레벨(=GND)로 되고, 이상 검출 시에 하이 레벨(=VREG)로 되는 2치 신호이다.
감전압 보호 회로(11)는, 내부 전원 전압 VREG의 공급을 받아 동작하고, 전원 전압 Vbb 내지는 내부 전원 전압 VREG의 감시 결과(=감전압 이상이 발생하고 있는지 여부)에 따른 감전압 보호 신호 S11을 생성하여 로직 회로(5)로 출력한다. 감전압 보호 신호 S11은, 예를 들어 이상 미검출 시에 로우 레벨(=GND)로 되고, 이상 검출 시에 하이 레벨(=VREG)로 되는 2치 신호이다.
오픈 보호 회로(12)는, 전원 전압 Vbb와 내부 전원 전압 VREG의 공급을 받아 동작하고, 출력 전압 Vout의 감시 결과(=부하의 오픈 이상이 발생하고 있는지 여부)에 따른 오픈 보호 신호 S12를 생성하여 로직 회로(5)로 출력한다. 또한, 오픈 보호 신호 S12는, 예를 들어 이상 미검출 시에 로우 레벨(=GND)로 되고, 이상 검출시에 하이 레벨(=VREG)로 되는 2치 신호이다.
과전류 보호 회로(13)는, 승압 전압 VCP의 인가단과 OUT 핀(=출력 전압 Vout의 인가단)의 사이에 접속되어 있으며, 센스 전압 Vs의 감시 결과(=과전류가 발생하고 있는지 여부)에 따른 과전류 보호 신호 S13을 생성하여 로직 회로(5)로 출력한다. 과전류 보호 신호 S13은, 예를 들어 이상 미검출 시에 로우 레벨(=GND)로 되고, 이상 검출 시에 하이 레벨(=VREG)로 되는 2치 신호이다.
트랜지스터 N1은, 드레인이 VBB 핀에 접속되고 소스가 OUT 핀에 접속된 파워 트랜지스터이며, 배터리부터 부하를 향한 출력 전류 I1이 흐르는 전류 경로를 도통/차단하기 위한 스위치 소자(하이 사이드 스위치)로서 기능한다. 또한, 트랜지스터 N1은, 게이트 전압 VG가 하이 레벨일 때 온하고, 게이트 전압 VG가 로우 레벨일 때 오프한다.
또한, 트랜지스터 N1의 온 저항이 낮을수록, OUT 핀의 지락 시(=접지단 또는 이것에 준하는 저전위단으로의 단락 시)에 과전류가 흐르기 쉬워지게 되어, 이상 발열이 발생하기 쉬워진다. 따라서, 트랜지스터 N1의 온 저항을 내릴수록, 온도 보호 회로(10)나 과전류 보호 회로(13)의 중요성이 높아진다.
트랜지스터 N2는, 트랜지스터 N1에 대해서 병렬 접속된 미러 트랜지스터이며, 출력 전류 I1에 따른 미러 전류 I2를 생성한다. 트랜지스터 N1과 트랜지스터 N2의 사이즈 비는, m:1(단 m>1, 예를 들어 m=1000)이다. 따라서, 미러 전류 I2는, 출력 전류 I1을 1/m로 줄인 크기로 된다. 또한, 트랜지스터 N2는, 트랜지스터 N1과 동일하며, 게이트 전압 VG가 하이 레벨일 때 온하고, 게이트 전압 VG가 로우 레벨일 때 오프한다.
트랜지스터 N3은, 드레인이 ST 핀에 접속되고 소스가 GND 핀에 접속된 오픈 드레인 형식의 트랜지스터이다. 또한, 트랜지스터 N3은, 게이트 신호 S5c가 하이 레벨일 때 온하고, 게이트 신호 S5c가 로우 레벨일 때 오프한다. 즉, ST 핀으로부터 외부 출력되는 자기 진단 신호는, 게이트 신호 S5c가 하이 레벨일 때(=트랜지스터 N3이 온하고 있을 때) 로우 레벨로 되고, 게이트 신호 S5c가 로우 레벨일 때(=트랜지스터 N3이 오프하고 있을 때) 하이 레벨로 된다.
저항 R1은, IN 핀과 입력 회로(8)의 입력단의 사이에 접속되어 있으며, 과대한 서지 전류 등을 억제하기 위한 전류 제한 저항으로서 기능한다.
저항 R2는, 입력 회로(8)의 입력단과 GND 핀의 사이에 접속되어 있으며, IN 핀이 오픈 상태일 때 입력 회로(8)로의 입력 논리 레벨을 로우 레벨(=디세이블 시의 논리 레벨)로 확정시키기 위한 풀 다운 저항으로서 기능한다.
센스 저항 Rs는, 트랜지스터 N2의 소스와 OUT 핀의 사이에 접속되어 있으며, 미러 전류 I2에 따른 센스 전압 Vs(=I2×Rs)를 생성하는 전류 검출 소자로서 기능한다.
제너 다이오드 Z1은, 트랜지스터 N1 및 N2의 게이트와 OUT 핀의 사이에서, 캐소드가 트랜지스터 N1 및 N2의 게이트측으로 되고, 애노드가 OUT 핀측이 되는 방향으로 접속되어 있다. 이렇게 접속된 제너 다이오드 Z1은, VBB 핀에 배터리를 접속하고 OUT 핀에 부하를 접속한 정규 접속 상태에 있어서, 트랜지스터 N1 및 N2의 게이트·소스 간 전압을 소정의 상한값 이하로 제한하는 클램프 소자(서지 전압 흡수 소자)로서 기능한다.
제너 다이오드 Z2는, 트랜지스터 N1 및 N2의 게이트와 OUT 핀의 사이에서, 애노드가 트랜지스터 N1 및 N2의 게이트측으로 되고, 캐소드가 OUT 핀측이 되는 방향으로 접속되어 있다. 이렇게 접속된 제너 다이오드 Z2는, VBB 핀에 부하를 접속하고 OUT 핀에 배터리를 접속한 역접속 상태에 있어서, OUT 핀으로부터 트랜지스터 N1 및 N2의 게이트에 이르는 전류 경로를 차단하기 위한 역접속 보호 소자로서 기능한다.
상기한 바와 같이, 반도체 장치(100)는, CMOS 로직(로직 회로(5) 등)과, 파워 MOS 디바이스(트랜지스터 N1 등)를 1칩 상에 내장한 모놀리식 파워 IC로서 구성되어 있다.
<파워 트랜지스터(제1 실시 형태)>
도 2는, 트랜지스터 N1의 제1 실시 형태를 나타내는 모식도이다. 본 도면의 상단에는, 트랜지스터 N1의 상면도가 묘사되어 있으며, 패드의 배치 레이아웃이나 패드 주변의 전류 밀도 분포(나아가서는 온도 분포)가 묘사되어 있다. 또한, 상면도의 해칭 영역은, 사선 밀도(농도)가 높은 영역일수록 전류 밀도가 높음을 나타내고 있다. 한편, 본 도면의 하단에는, 트랜지스터 N1을 상면도의 일점쇄선 α1-α2로 절단했을 때의 종단면도가 묘사되어 있다. 또한, 도시의 편의상, 층의 두께, 트렌치 게이트의 사이즈나 수, 패드의 사이즈나 수, 온도 검출 소자(10a)의 사이즈 등에 대해서서는, 실제와 상이한 경우가 있다.
본 실시 형태의 트랜지스터 N1은, 종형 구조(트렌치 게이트형)의 파워 트랜지스터이며, 반도체 기판(200)과, 반도체 기판(200)의 표면측(=제1 주면측에 상당)에 형성된 소스 전극(208)(=제1 전극에 상당)과, 반도체 기판(200)의 이면측(=제2 주면측에 상당)에 형성된 드레인 전극(209)(=제2 전극에 상당)과, 소스 전극(208) 상에 복수 형성된 와이어 본딩용 패드(210a 내지 210f)를 갖는다.
반도체 기판(200)은, 그 토대로서 n형 반도체 기판층(201)을 포함한다. n형 반도체 기판층(201)의 표면에는, 저농도 n형 반도체층(202)이 형성되어 있다. 또한, 저농도 n형 반도체층(202)의 표면에는, 고농도 p형 반도체층(203)이 형성되어 있다.
또한, 반도체 기판(200)에는, 고농도 p형 반도체층(203)의 표면으로부터 저농도 n형 반도체층(202)에 이르는 트렌치 게이트가 복수 형성되어 있다. 트렌치 게이트의 내벽면은, 게이트 산화막(204)으로 피복되어 있으며, 또한, 그 내부에 게이트 폴리실리콘(205)이 충전되어 있다. 또한, 고농도 p형 반도체층(203)의 표면 근방에 있어서, 트렌치 게이트의 주위에는, 고농도 n형 반도체 영역(206)이 형성되어 있다. 또한, 트렌치 게이트의 표면은, 층간 절연막(207)으로 피복되어 있다.
또한, 반도체 기판(200)의 표면에는, 파워 트랜지스터 형성 영역의 전체를 피복하도록 소스 전극(208)이 형성되어 있다. 한편, 반도체 기판(200)의 이면에는, 파워 트랜지스터 형성 영역의 전체를 피복하도록 드레인 전극(209)이 형성되어 있다.
이와 같은 종형 구조의 트랜지스터 N1에서는, 복수의 트렌치 게이트마다 단위 셀이 구성되어 있으며, 다수의 단위 셀을 병렬 접속함으로써, 하나의 파워 트랜지스터가 형성되어 있다. 특히, 트렌치 게이트형의 트랜지스터 N1이면, 단위 셀을 미세화할 수 있으므로, 트랜지스터 N1의 저 온저항화(수십 mΩ)를 실현하는 것이 가능하다.
또한, 본 실시 형태의 트랜지스터 N1에서는, 소스 전극(208) 상에서 6개의 패드(210a 내지 210f)가 상하 좌우로 균등한 간격으로 격자 형상(세로 3개×가로 2개)으로 배치되어 있다. 이러한 배치 레이아웃을 채용한 경우, 드레인 전극(209)으로부터 소스 전극(208)에 이르는 전류는, 파워 트랜지스터 형성 영역 내를 균등하게 흐르므로, 패드(210a 내지 210f)의 각각의 주위에서의 전류 밀도 분포는, 전방위에 치우침이 없는 것으로 된다. 따라서, 트랜지스터 N1의 발열 개소를 분산시킬 수 있으므로, 반도체 장치(100)의 안전성을 높이거나 제품 수명을 늘리거나 하는 것이 가능해진다.
또한, 상면도의 해칭 영역으로 나타낸 바와 같이, 트랜지스터 N1은, 통상 패드(210a 내지 210f)의 근방에서 발열이 발생하기 쉽다. 이것을 감안하면, 트랜지스터 N1의 이상 발열을 검출하기 위한 온도 검출 소자(10a)(예를 들어, 베이스·이미터 간 전압 Vbe가 온도 의존성을 갖는 바이폴라 트랜지스터)는, 복수의 패드(210a 내지 210f) 중, 가장 발열이 큰 것의 근방에 설치하는 것이 바람직하다.
또한, 본 실시 형태의 트랜지스터 N1에서는, 소스 전극(208) 상에서 패드(210a 내지 210f)를 균등 배치한 것에 수반하여, 동등한 발열 개소가 복수 존재하고 있다. 그래서, 본 도면의 예에서는, 패드(210a 내지 210f)의 각각의 주위에서의 전류 밀도 분포(나아가서는 온도 분포)에는 차가 없다고 하는 전제하에, 패드(210b)의 좌측 근방에서의 파워 트랜지스터 형성 영역 내에 온도 검출 소자(10a)가 형성되어 있다.
단, 트랜지스터 N1의 제조 변동 등에 의해, 패드(210b) 이외에 전류 집중이 발생한 경우나, 패드(210b)의 주위에서의 전류 밀도 분포에 치우침이 발생한 경우에는, 트랜지스터 N1의 최대 발열 개소를 정확하게 감시할 수 없는 상태(=보다 온도가 낮은 개소를 감시하고 있는 상태)로 된다. 이러한 상태에 빠지면, 온도 검출 소자(10a)에 의한 이상 발열의 검출이 지연되므로, 트랜지스터 N1의 열 파괴가 발생할 우려가 있다.
<파워 트랜지스터(제2 실시 형태)>
도 3은, 트랜지스터 N1의 제2 실시 형태를 나타내는 모식도이다. 본 실시 형태의 트랜지스터 N1은, 앞선 제1 실시 형태(도 2)를 베이스로 하면서, 패드(210a 내지 210f)의 배치 레이아웃을 고안한 점에 특징을 갖는다. 그래서, 제1 실시 형태와 마찬가지의 구성 요소에 대해서는, 도 2와 동일한 부호를 부여함으로써 중복된 설명을 생략하고, 이하에서는, 제2 실시 형태의 특징 부분에 대하여 중점적인 설명을 행한다.
본 실시 형태의 트랜지스터 N1에 있어서, 패드(210a 내지 210f)는, 소스 전극(208)의 전체면에 균등 배치되어 있지 않고, 소스 전극(208)의 우측 반면에만 가깝게 되도록 편재 배치되어 있다. 이러한 편재 배치에 수반하여, 드레인 전극(209)으로부터 소스 전극(208)의 좌측 반면으로 흐르는 전류는, 패드(210a 내지 210f) 중, 좌열에 배열되는 패드(210a 내지 210c)에 대해서, 각각의 좌측 방향에서 집중적으로 유입된다.
따라서, 패드(210a 내지 210f)의 각각의 주위에서의 전류 밀도 분포에 대해서는, 패드(210a 내지 210c)의 좌측 근방이 가장 전류 밀도가 높은 영역으로 되고, 나아가서는, 트랜지스터 N1의 최대 발열 개소로 된다. 이것을 감안하여, 본 도면의 예에서는, 패드(210b)의 좌측 근방에서의 파워 트랜지스터 형성 영역 내에 온도 검출 소자(10a)가 형성되어 있다.
이와 같이, 본 실시 형태에서의 패드(210a 내지 210f)의 배치 레이아웃을 채용하면, 전류가 집중되기 쉬운 패드(210a 내지 210c)를 의도적으로 한정하고, 온도 검출 소자(10a)를 형성할 최대 발열 개소를 좁힐 수 있으므로, 온도 검출 소자(10a)에 의한 이상 발열의 검출 정밀도(나아가서는 온도 보호 회로(10)의 신뢰성)를 높이는 것이 가능해진다.
<파워 트랜지스터(제3 실시 형태)>
도 4는, 트랜지스터 N1의 제3 실시 형태를 나타내는 모식도이다. 본 실시 형태의 트랜지스터 N1은, 앞선 제2 실시 형태(도 3)를 베이스로 하면서, 패드(210a 내지 210f)의 배치 레이아웃을 가일층 고안한 점에 특징을 갖는다. 그래서, 제2 실시 형태와 마찬가지의 구성 요소에 대해서는, 도 3과 동일한 부호를 부여함으로써 중복된 설명을 생략하고, 이하에서는, 제3 실시 형태의 특징 부분에 대하여 중점적인 설명을 행한다.
앞선 제2 실시 형태에서는, 패드(210a 내지 210f) 중, 전류가 집중되기 쉬운 3개의 패드(210a 내지 210c)를 좁힐 수 있지만, 그들 패드(210a 내지 210c)에는 동일한 조건에서 전류가 흐른다. 그로 인해, 트랜지스터 N1의 제조 변동 등에 의해, 온도 검출 소자(10a)에 가까운 패드(210b)가 아니라, 패드(210a)나 패드(210c)에 의해 큰 전류가 집중되어 흐르는 것도 완전하게 부정할 수는 없다.
그래서, 본 실시 형태의 트랜지스터 N1에서는, 상기 3개의 패드(210a 내지 210c) 중, 패드(210b)만이 소스 전극(208)의 중앙 근방(좌측 단부 근방)으로 돌출되어 배치되어 있다. 이러한 편재 배치에 수반하여, 드레인 전극(209)으로부터 소스 전극(208)의 좌측 반면으로 흐르는 전류는, 패드(210a 내지 210f) 중, 소스 전극(208)의 좌측 단부에 가장 가까운 패드(210b)에 대해서, 그 좌측 방향으로부터 집중적으로 유입된다.
따라서, 패드(210a 내지 210f) 각각의 주위에서의 전류 밀도 분포에 대해서는, 패드(210b)의 좌측 근방이 가장 전류 밀도가 높은 영역으로 되고, 나아가서는, 트랜지스터 N1의 최대 발열 개소로 된다. 이것을 감안하여, 본 도면의 예에서는, 패드(210b)의 좌측 근방에서의 파워 트랜지스터 형성 영역 내에 온도 검출 소자(10a)가 형성되어 있다.
이와 같이, 본 실시 형태에서의 패드(210a 내지 210f)의 배치 레이아웃을 채용하면, 가장 전류가 집중되기 쉬운 패드(210b)를 유일하게 특정할 수 있으므로, 온도 검출 소자(10a)를 형성할 최대 발열 개소를 유일하게 특정하는 것이 가능해진다. 따라서, 온도 검출 소자(10a)에 의한 이상 발열의 검출 정밀도(나아가서는 온도 보호 회로(10)의 신뢰성)를 높이는 것이 가능해진다.
또한, 도 3이나 도 4에서는, 설명의 편의상, 전류 집중 패드와 그 이외의 패드의 사이에서, 각각의 주위에서의 전류 밀도에 현저한 차가 있을 것 같은 묘사를 행하였지만, 특정한 패드에 대한 과도한 전류 집중은, 메탈층이나 본딩 와이어의 국부 열화를 초래하므로, 본래적으로는 가능한 한 기피해야 한다.
이것을 감안하면, 패드(210a 내지 210f)의 배치 레이아웃에 대해서는, 패드(210a 내지 210f)의 각각의 주위에서의 전류 밀도의 차가 필요 최소한이 되도록, 즉, 트랜지스터 N1의 제조 변동 등이 발생한 경우라도, 전류 집중 패드와 그 이외의 패드의 사이에서, 전류 밀도의 대소 관계가 역전하지 않을 정도의 차가 있도록, 소스 전극(208) 상에서 패드(210a 내지 210f)를 적절하게 편재 배치하는 것이 바람직하다.
<파워 트랜지스터(제4 실시 형태)>
도 5는, 트랜지스터 N1의 제4 실시 형태를 나타내는 모식도이다. 본 실시 형태의 트랜지스터 N1은, 앞선 제1 실시 형태(도 2)를 베이스로 하면서, 패드(210a 내지 210f)를 단일의 패드(210g)로 집약하고, 그 패드(210g)의 배치 레이아웃을 더욱 고안한 점에 특징을 갖는다. 그래서, 제1 실시 형태와 마찬가지의 구성 요소에 대해서는, 도 2와 동일한 부호를 부여함으로써 중복된 설명을 생략하고, 이하에서는, 제4 실시 형태의 특징 부분에 대하여 중점적인 설명을 행한다.
패드(210g)는 대직경(예를 들어 수백 ㎛)의 본딩 와이어를 접속할 수 있는 대전류용 패드이며, 소스 전극(208) 상에 하나만 설치되어 있다. 특히, 본 도면의 예에서는, 소스 전극(208)의 무게 중심점으로부터 지면 우측 방향으로 어긋난 위치에 패드(210g)가 편재 배치되어 있다. 이러한 편재 배치에 수반하여, 패드(210g)의 주위에서의 전류 밀도 분포는, 전방위에 균등한 것이 아니라, 특정한 방향(본 도면의 예에서는 패드(210g)의 좌측)으로 전류 밀도가 높은 영역이 치우친 것으로 되고, 나아가서는, 당해 영역이 트랜지스터 N1의 최대 발열 개소로 된다. 이것을 감안하여, 본 도면의 예에서는, 패드(210g)의 좌측 근방에 있어서의 파워 트랜지스터 형성 영역 내에 온도 검출 소자(10a)가 형성되어 있다.
이와 같이, 소스 전극(208) 상에 단일의 패드(210g)를 설치하는 경우라도, 이것을 소스 전극(208) 상에서 편재 배치함으로써, 패드(210g)의 주위에서 가장 전류가 집중되기 쉬운 영역을 유일하게 특정할 수 있으므로, 온도 검출 소자(10a)를 형성할 최대 발열 개소를 유일하게 특정하는 것이 가능해진다. 따라서, 온도 검출 소자(10a)에 의한 이상 발열의 검출 정밀도(나아가서는 온도 보호 회로(10)의 신뢰성)를 높이는 것이 가능해진다.
<전원 라인>
도 6은, 반도체 장치(100)에서의 전원 라인의 부설 예를 나타내는 모식도이다. 본 도면의 반도체 장치(100)는, n형 반도체 기판층을 토대로 하는 반도체 기판(300)(도 2 내지 도 5의 반도체 기판(200)에 상당)을 갖는다.
반도체 기판(300)에는, 종형 구조의 트랜지스터 N1이 형성되는 파워 트랜지스터 형성 영역(301)(도 2 내지 도 5 각각의 하단을 참조)이 형성되어 있다. 파워 트랜지스터 형성 영역(301)의 표면측(제1 주면측에 상당)에는, 소스 전극(302)이 형성되어 있다. 소스 전극(302)는, 패드를 통해 OUT 핀에 접속되어 있다. 한편, 파워 트랜지스터 형성 영역(301)의 이면측(제2 주면측에 상당)에는, 드레인 전극(303)이 형성되어 있다. 드레인 전극(303)은, VBB 핀에 접속되어 있다.
또한, 반도체 기판(300)의 이면에는, 그 전체면에 걸쳐 n형 반도체 기판층에 전원 전압 Vbb(계내의 최고 전압)를 인가하기 위한 기판 전극(이면 전극)이 형성되어 있다. 따라서, 상기 드레인 전극(303)으로서는, 반도체 기판(300)의 기판 전극을 그대로 유용할 수 있다.
또한, 반도체 기판(300)에는, 파워 트랜지스터 형성 영역(301) 외에도, 복수의 회로 형성 영역(304a 및 304b)이 형성되어 있다. 이들의 회로 형성 영역(304a 및 304b)에는, 전원 전압 Vbb의 공급을 받아 동작하는 회로 블록(내부 전원 회로(1)나 정전압 생성 회로(2) 등)이 형성되어 있다.
여기서, 반도체 기판(300)의 표면측에 전원 패드를 설치하고, 그 전원 패드로부터 회로 형성 영역(304a 및 304b)에 전원 전압 Vbb를 공급하고자 하는 경우, 회로 형성 영역(304a 및 304b)의 배치 레이아웃에 따라서는, 전원 패드로부터 회로 형성 영역(304a 및 304b)에 이르는 최단 거리에서 전원 라인을 부설할 수 없어, 전원 라인을 불필요하게 깔지 않으면 안 되는 상황도 상정된다.
상기 상황을 회피하기 위해, 본 구성예의 반도체 장치(100)에서는, 반도체 기판(300)의 표면 상에는, 회로 형성 영역(304a 및 304b)마다 별개 독립된 전원 라인(305a 및 305b)이 부설되어 있으며, 또한, 반도체 기판(300)의 내부에는, 반도체 기판(300)의 이면 전체면에 형성된 기판 전극(=드레인 전극(303))과 전원 라인(305a 및 305b)의 사이를 각각 전기적으로 접속하는 층간 비아(306a 및 306b)가 형성되어 있다. 또한, 층간 비아(306a 및 306b)는, 각각, 회로 형성 영역(304a 및 304b)의 근방에 설치하는 것이 바람직하다.
이와 같은 구성으로 함으로써, 전원 패드로부터 전원 라인(305a 및 305b)을 부설할 필요가 없어진다. 따라서, 회로 형성 영역(304a 및 304b)의 배치 레이아웃에 따르지 않고, 전원 라인(305a 및 305b)의 부설 거리를 필요 최소한으로 억제하는 것이 가능해진다.
또한, 도 2 내지 도 6에서는, 트랜지스터 N1의 종형 구조로서 트렌치 게이트형을 채용한 경우를 예로 들어 설명을 행하였지만, 트랜지스터 N1의 종형 구조로서는, 플래너 게이트형을 채용해도 된다.
또한, 트랜지스터 N1을 횡형 구조로 하는 경우에 있어서도, 그 전극 상에서 패드의 편재 배치를 행함으로써, 온도 검출 소자(10a)의 형성 위치를 적절하게 결정할 수 있다. 이하에서는, 도 7을 참조하면서, 이 점에 대하여 상세히 설명한다.
<파워 트랜지스터(제5 실시 형태)>
도 7은, 트랜지스터 N1의 제5 실시 형태를 나타내는 모식도(상면도)이다. 본 실시 형태의 트랜지스터 N1은, 횡형 구조의 파워 트랜지스터이며, 반도체 기판(400)과, 반도체 기판(400) 상에 형성된 채널 영역(401)과, 채널 영역(401)으로부터 반도체 기판(400)의 단부변을 향해 부설된 소스 전극(402) 및 드레인 전극(403)과, 각 전극 상에 각각 형성된 와이어 본딩용 패드 열(404 및 405)을 포함하는 것 외에, 소스 전극(402) 상에서 패드 열(404)보다도 채널 영역(401) 근방에 편재 배치된 전류 집중 패드(406)를 더 포함한다.
상기한 전류 집중 패드(406)의 편재 배치에 수반하여, 드레인 전극(403)으로부터 소스 전극(402)으로 흐르는 전류는, 채널 영역(401)에 가장 가까운 전류 집중 패드(406)에 대해서 집중적으로 유입된다. 또한, 본 도면 중의 백색 화살표시는, 드레인 전극(403)으로부터 채널 영역(401)을 통해 소스 전극(402)으로 흐르는 전류를 나타내고 있으며, 화살표의 굵기는 전류의 크기를 나타내고 있다.
따라서, 전류 집중 패드(406)의 근방이 가장 전류 밀도가 높은 영역으로 되고, 나아가서는, 트랜지스터 N1의 최대 발열 개소로 된다. 이것을 감안하여, 본 도면의 예에서는, 전류 집중 패드(406)의 근방에 온도 검출 소자(10a)가 형성되어 있다.
이와 같이, 횡형의 트랜지스터 N1에 있어서도, 소스 전극(402) 상에서 전류 집중 패드(406)를 편재 배치함으로써, 온도 검출 소자(10a)를 형성할 최대 발열 개소를 유일하게 특정하는 것이 가능해진다. 따라서, 온도 검출 소자(10a)에 의한 이상 발열의 검출 정밀도(나아가서는 온도 보호 회로(10)의 신뢰성)를 높이는 것이 가능해진다.
<로우 사이드 스위치에 대한 적용>
상기에서는, 모두 하이 사이드 스위치를 적용 대상으로 하여 패드의 배치 레이아웃에 관한 설명을 행하였지만, 지금까지 설명해 온 패드의 배치 레이아웃에 대해서는, 로우 사이드 스위치(도 8을 참조)에도 적용하는 것이 가능하다.
도 9는, 로우 사이드 스위치에 대한 적용예를 나타내는 모식도이며, 여기에서는, 앞선 제4 실시 형태(도 5)와 같은 패드의 배치 레이아웃을 적용한 로우 사이드 스위치 LSW가 예시되어 있다. 본 도면에서 나타낸 바와 같이, 로우 사이드 스위치 LSW에 대한 적용 시에는, 소스 전극(210g)(=제1 전극에 상당)이 GND 핀에 접속되고, 드레인 전극(209)(=제2 전극에 상당)이 OUT 핀에 접속된 구성으로 된다.
<파워 트랜지스터(제6 실시 형태)>
도 10은, 트랜지스터 N1의 제6 실시 형태를 나타내는 모식도이다. 본 실시 형태에서는, 앞선 제3 실시 형태(도 4)를 베이스로 하면서, 실제 기기에 입각하여 보다 구체적인 구조가 묘사되어 있다. 또한, 본 도면 하단에는, 본 도면 상단의 파선 영역(=온도 검출 소자(10a)의 주변 영역)에서의 종단면도가 묘사되어 있다.
본 도면 상단에서 나타낸 바와 같이, 소스 전극(208)에는, 패드(210b)의 근방에 설치된 온도 검출 소자(10a)의 메탈 배선(10b)을 자신의 단부변까지 인출하기 위한 슬릿(208a)이 형성되어 있다. 이와 같이, 온도 검출 소자(10a)는, 엄밀하게 설명하면, 트랜지스터 N1의 내부에 매립되어 있는 것이 아니라, 트랜지스터 N1을 부분적으로 절결한 영역(=슬릿(208a)의 형성 영역)에 배치되어 있다.
또한, 슬릿(208a)은, 온도 검출 소자(10a)에서 볼 때, 패드(210b)와는 반대 방향을 향해 일직선으로 형성되어 있다. 이러한 구성으로 함으로써, 패드(210a 내지 210f)로의 전류 경로를 최대한 차단하지 않고, 메탈 배선(10b)을 소스 전극(208)의 단부변까지 인출하는 것이 가능해진다.
다음으로, 본 도면 하단의 종단면도에 대하여 설명한다. 본 실시 형태에서는, 온도 검출 소자(10a)로서 다이오드가 사용되고 있다. 구체적으로 설명하면, 저농도 n형 반도체층(202)에는, 다이오드의 애노드에 상당하는 고농도 p형 반도체 영역(10a1)이 형성되어 있고, 고농도 p형 반도체 영역(10a1)의 내부에는, 다이오드의 캐소드에 상당하는 고농도 n형 반도체 영역(10a2)이 형성되어 있다. 이러한 pn 접합에 의해 형성된 다이오드는, 그 순방향 강하 전압 Vf가 정션 온도 Tj에 의존하여 변화하므로, 온도 검출 소자(10a)로서 적합하다.
다음으로, 트랜지스터 N1의 구성 요소에 대하여 보충적으로 설명한다. 지금까지의 실시 형태에서도 설명해 온 바와 같이, 트랜지스터 N1에서는, 복수의 트렌치 게이트마다 단위 셀이 구성되어 있으며, 다수의 단위 셀을 병렬 접속함으로써, 하나의 파워 트랜지스터가 형성되어 있다. 예를 들어, 패드(210b)의 사이즈는 1변 70㎛ 이상이며, 트렌치 게이트의 폭 및 간격은 수 ㎛이다. 따라서, 본 도면에서 나타낸 바와 같이, 패드(210b)의 바로 아래에는, 복수의 트렌치 게이트가 존재하게 된다.
또한, 본 실시 형태에서는, 앞선 제3 실시 형태(도 4)를 베이스로서 설명을 행하였지만, 제1 실시 형태(도 1), 제2 실시 형태(도 3) 및 제4 실시 형태(도 5)를 베이스로 한 경우에도, 상기와 마찬가지의 구조를 채용하는 것이 가능하다.
<IC 레이아웃>
도 11은, IC 레이아웃의 일 구체예를 나타내는 모식도이다. 본 도면의 반도체 장치(500)에는, 2채널분의 N 채널형 MOS 전계 효과 트랜지스터(510 및 520)(각각 앞에서 설명한 트랜지스터 N1에 상당)가 집적화되어 있다.
또한, 트랜지스터(510 및 520)는, 각각, 반도체 장치(500)의 중앙부가 아니라 측변부에 가깝게 되도록 배치되어 있다. 한편, 반도체 장치(500)의 중앙부에는, 자신에 입력되는 제어 신호에 따라서 트랜지스터(510 및 520)를 각각 온/오프하기 위한 드라이버 DRV(도 1의 게이트 제어 회로(6) 등이 이에 상당)와, 온도 이상 검출 시에 트랜지스터(510 및 520)를 모두 강제 오프하기 위한 온도 보호 회로 TSD(도 1의 온도 보호 회로(10)에 상당)가 형성되어 있다. 또한, 반도체 장치(500)의 잔여 영역에는, 그 밖의 회로 요소 others(도 1의 차지 펌프 회로(4) 등이 이에 상당)가 형성되어 있다.
또한, 트랜지스터(510 및 520)는, 반도체 장치(500)를 평면도로 볼 때, L자형으로 형성되어 있다. 이러한 레이아웃을 채용함으로써, 인덕터 등의 유도성 부하에 대한 내량을 높이는 것이 가능해진다.
또한, 트랜지스터(510 및 520)는, 반도체 장치(500)를 평면도로 볼 때, 좌우 대칭으로 레이아웃되어 있다. 이러한 레이아웃을 채용함으로써, 특성의 균등성이나 배선의 부설 용이성을 높이는 것이 가능해진다.
다음으로, 트랜지스터(510)에서의 패드의 편재 배치에 대하여 설명한다. 트랜지스터(510)의 소스 전극(511) 상에는, 복수(여기서는 2개)의 주 패드(512a 및 512b)와, 이보다도 작은 복수(여기서는 7개)의 부 패드(513)가 형성되어 있다.
예를 들어, 소스 전극(511) 아래에는, 균등하게 트랜지스터 소자(단위 셀)가 배치되어 있다고 가정한 경우, 각각의 트랜지스터 소자로부터 흐르는 전류는, 소스 전극(511) 상에 배치된 각 패드(512a, 512b, 513)에 집중된다. 또한, 하나의 트랜지스터 소자에 착안하면, 그 트랜지스터 소자에 흐르는 전류의 도통 경로는, 패드의 배치 위치에 따라 고정되어 있다. 왜냐하면, 전류는 최단의 경로(가장 저항값이 작은 경로)로 흐르는 성질을 갖기 때문이다.
즉, 트랜지스터(510)를 형성하는 무수한 트랜지스터 소자로부터 각 패드(512a, 512b, 513)에 이르는 무수한 전류 경로는, 각 패드의 배치 위치에 의해 결정되어 있다. 그리고, 트랜지스터(510)의 형성 영역 내에서 가장 전류가 집중되어 있는 부분은, 트랜지스터 소자로부터의 전류 경로가 가장 집중되어 있는 부분이다. 예를 들어, 도 12(=도 11에서의 파선 영역 A의 확대도)를 보면, 소스 전극(511) 상에서 전류가 가장 집중되는 장소는, 주 패드(512a) 우측 아래의 코너부 P1임을 알 수 있다.
구체적으로 설명하면 에어리어 zone1 내의 트랜지스터 소자로부터 흐르는 전류는, 모두 코너부 P1에 유입된다. 한편, 코너부 P1과의 비교예로서, 부 패드(513) 우측 아래의 코너부 P2를 참조하면, 에어리어 zone2 내의 트랜지스터 소자로부터 흐르는 전류는, 모두 코너부 P2에 유입된다. 또한, 에어리어 zone2는, 주 패드(512a)의 우변으로부터의 거리와 부 패드(513)의 코너부 P2로부터의 거리가 서로 동등해지는 점 x1 및 x2에 의해 특정된다. 도 12로부터 알 수 있는 바와 같이, 에어리어 zone1의 면적은, 에어리어 zone2의 면적보다도 크므로, 코너부 P1의 전류 밀도는, 코너부 P2의 전류 밀도보다도 크다. 그 밖의 패드 코너부에 대해서도, 상기와 마찬가지의 고찰을 행함으로써, 소스 전극(511) 상에서 주 패드(512a) 우측 아래의 코너부 P1의 전류 밀도가 가장 크다는 사실을 증명할 수 있다.
이와 같이, 각 패드(512a, 512b, 513)는, 그들 중에서 가장 온도 보호 회로TSD에 가까운 패드의 코너부(본 도면의 예에서는, 주 패드(512a) 우측 아래의 코너부 P1)에 가장 전류가 집중되도록, 소스 전극(511) 상에서 편재 배치되어 있다.
또한, 트랜지스터(510)의 온도를 검출하는 온도 검출 소자 D10(앞선 온도 검출 소자(10a)에 상당)은, 트랜지스터(510)의 형성 영역 내에 있어서, 가장 열 집중이 발생하기 쉬운 개소에 배치하는 것이 바람직하다. 도 12의 예에서는, 앞에서도 설명한 바와 같이, 주 패드(512a) 우측 아래의 코너부 P1에 가장 전류가 집중되는 점에서, 당해 부위의 근방에 온도 검출 소자 D10을 설치하는 것이 바람직하다고 할 수 있다.
여기서, 「근방」에 대한 구체예를 든다. 예를 들어, 도 11에 있어서, 반도체 장치(500)의 긴 변(=지면 좌우 방향의 길이)이 2.8㎜인 경우, 온도 검출 소자 D10으로부터 트랜지스터(510)의 단부변(=소스 전극(511)의 우측 단부변)까지의 거리는, 예를 들어 0.2㎜로 하면 되고, 또한, 온도 검출 소자 D10로부터 주 패드(512a)까지의 거리는, 예를 들어 0.02㎜로 하면 된다. 즉, 온도 검출 소자 D10으로부터 주 패드(512a)까지의 거리는, 온도 검출 소자 D10으로부터 트랜지스터(510)의 단부변까지의 거리의 5％ 내지 20％ 정도(예를 들어 10％)로 설계하면 된다.
또한, 온도 검출 소자 D10은, 주 패드(512a) 우측 아래의 코너부 P1로부터 소스 전극(511)의 우측 단부변에 이르는 제1 방향(=지면 좌우 방향)과, 소스 전극(511) 아래 측단부변에 이르는 제2 방향(=지면 상하 방향) 중 코너부 P1로부터 각 단부변까지의 거리가 긴 방향으로 배치하면 된다.
또한, 도 11 및 도 12에서는 명시되어 있지 않지만, 소스 전극(511)에는, 앞선 도 10과 동일하게, 온도 검출 소자 D10의 배치 위치로부터 자신의 우측 단부 변에 이르는 직선상의 슬릿이 형성되어 있는 것으로 한다.
또한, 트랜지스터(520)에 대해서도, 트랜지스터(510)와 좌우가 반전되어 있는 이외에, 상기와 마찬가지의 IC 레이아웃이 채용되어 있다. 즉, 트랜지스터(510)에서의 패드의 편재 배치를 설명하는 중에서 참조한 부호의 10의 자리를 「1」로부터 「2」로 대체하면, 트랜지스터(520)에 대한 설명으로서 이해할 수 있다.
<차량에의 적용>
도 13은, 차량의 일 구성예를 나타내는 외관도이다. 본 구성예의 차량 X는, 배터리(본 도면에서는 도시생략)와, 배터리로부터 전원 전압 Vbb의 공급을 받아 동작하는 다양한 전자 기기 X11 내지 X18을 탑재하고 있다. 또한, 본 도면에서의 전자 기기 X11 내지 X18의 탑재 위치에 대해서는, 도시의 편의상, 실제와는 상이한 경우가 있다.
전자 기기 X11은, 엔진에 관련된 제어(인젝션 제어, 전자 스로틀 제어, 아이들링 제어, 산소 센서 히터 제어, 및 오토 크루즈 제어 등)를 행하는 엔진 컨트롤 유닛이다.
전자 기기 X12는, HID[high intensity discharged lamp]나 DRL[daytime running lamp] 등의 점소 등 제어를 행하는 램프 컨트롤 유닛이다.
전자 기기 X13은, 트랜스미션에 관련된 제어를 행하는 트랜스미션 콘트롤 유닛이다.
전자 기기 X14는, 차량 X의 운동에 관련된 제어(ABS[anti-lock brake system] 제어, EPS[electric power steering] 제어, 전자 서스펜션 제어 등)를 행하는 바디 컨트롤 유닛이다.
전자 기기 X15는, 도어록이나 방범 알람 등의 구동 제어를 행하는 시큐리티 컨트롤 유닛이다.
전자 기기 X16은, 와이퍼, 전동 도어 미러, 파워 윈도우, 댐퍼(쇼크 업소버), 전동 선루프, 및 전동 시트 등, 표준 장비품이나 메이커 옵션품으로서, 공장 출하 단계에서 차량 X에 내장되어 있는 전자 기기이다.
전자 기기 X17은, 차량 탑재 A/V[audio/visual] 기기, 카 내비게이션 시스템 및 ETC[electronic toll collection system] 등, 유저 옵션품으로서 임의로 차량 X에 장착되는 전자 기기이다.
전자 기기 X18은, 차량 탑재 블로어, 오일 펌프, 워터 펌프, 배터리 냉각 팬 등, 고내압계 모터를 구비한 전자 기기이다.
또한, 앞서 설명한 반도체 장치(100)는, 전자 기기 X11 내지 X18 중 어느 것에 내장하는 것도 가능하다.
<그 밖의 변형예>
또한, 상기 실시 형태에서는, 차량 탑재용 하이 사이드 스위치 IC를 예로 들어 설명을 행하였지만, 본 명세서 중에 개시되어 있는 발명의 적용 대상은, 이것으로 한정되는 것이 아니라, 그 밖의 용도에 제공되는 차량 탑재용 IPD[intelligent power device](차량 탑재용 로우 사이드 스위치 IC나 차량 탑재용 전원 IC 등)를 비롯하여, 파워 트랜지스터를 갖는 반도체 장치 전반에 널리 적용하는 것이 가능하다.
즉, 본 명세서 중에 개시되어 있는 발명은, 상기 실시 형태 외에, 그 기술적 창작의 주지를 일탈하지 않는 범위에서 다양한 변경을 가하는 것이 가능하다. 즉, 상기 실시 형태는, 모든 점에서 예시이며, 제한적인 것이 아니라고 생각되어야 하며, 본 발명의 기술적 범위는, 상기 실시 형태의 설명이 아니라, 청구범위에 의해 개시되는 것이며, 청구범위와 균등한 의미 및 범위 내에 속하는 모든 변경이 포함된다고 이해되어야 한다.
본 명세서 중에 개시되어 있는 발명은, 차량 탑재용 IPD 등에 이용하는 것이 가능하다.
1: 내부 전원 회로
2: 정전압 생성 회로
3: 발진 회로
4: 차지 펌프 회로
5: 로직 회로
6: 게이트 제어 회로
7: 클램프 회로
8: 입력 회로
9: 기준 생성 회로
10: 온도 보호 회로
10a: 온도 검출 소자
10a1: 고농도 p형 반도체 영역
10a2: 고농도 n형 반도체 영역
10b: 메탈 배선
11: 감전압 보호 회로
12: 오픈 보호 회로
13: 과전류 보호 회로
100: 반도체 장치
200: 반도체 기판
201: n형 반도체 기판층
202: 저농도 n형 반도체층
203: 고농도 p형 반도체층
204: 게이트 산화막
205: 게이트 폴리실리콘
206: 고농도 n형 반도체 영역
207: 층간 절연막
208: 소스 전극(제1 전극)
208a: 슬릿
209: 드레인 전극(제2 전극)
210a 내지 210g: 패드
300: 반도체 기판
301: 파워 트랜지스터 형성 영역
302: 소스 전극
303: 드레인 전극(기판 전극)
304a, 304b: 회로 형성 영역
305a, 305b: 전원 라인
306a, 306b: 층간 비아
400: 반도체 기판
401: 채널 영역
402: 소스 전극
403: 드레인 전극
404, 405: 패드 열
406: 전류 집중 패드
500: 반도체 장치
510, 520: N 채널형 MOS 전계 효과 트랜지스터
511, 521: 소스 전극
512a, 512b, 522a, 522b: 주 패드
513, 523: 부 패드
D10, D20: 온도 검출 소자(다이오드)
N1: N 채널형 MOS 전계 효과 트랜지스터(파워 트랜지스터)
N2: N 채널형 MOS 전계 효과 트랜지스터(전류 검출 트랜지스터)
N3: N 채널형 MOS 전계 효과 트랜지스터(신호 출력 트랜지스터)
R1, R2: 저항
Rs: 센스 저항
Z1, Z2: 제너 다이오드
LSW: 로우 사이드 스위치
X: 차량
X11 내지 X18: 전자 기기

Claims (17)

  1. 종형 구조의 파워 트랜지스터와,
    상기 파워 트랜지스터의 이상 발열을 검출하는 온도 검출 소자
    를 갖고,
    상기 파워 트랜지스터는,
    반도체 기판의 제1 주면측에 형성된 제1 전극과,
    상기 반도체 기판의 제2 주면측에 형성된 제2 전극과,
    상기 제1 전극 상에서 편재 배치된 복수의 패드
    를 포함하며,
    상기 복수의 패드는, 가장 전류가 집중되기 쉬운 패드가 유일하게 특정되도록 상기 제1 전극 상에서 편재 배치되어 있으며,
    상기 온도 검출 소자는, 상기 복수의 패드의 편재 배치에 의해 특정되는 상기 파워 트랜지스터의 최대 발열 개소에 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 전극은, 상기 반도체 기판에 전원 전압을 인가하기 위한 기판 전극인 것을 특징으로 하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 기판의 상기 제1 주면측에 형성된 전원 라인과,
    상기 기판 전극과 상기 전원 라인의 사이를 접속하는 비아
    를 갖는 것을 특징으로 하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 파워 트랜지스터는, 상기 제1 전극이 부하에 접속되고 상기 제2 전극이 전원단에 접속된 하이 사이드 스위치로서 기능하는 것을 특징으로 하는, 반도체 장치.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 파워 트랜지스터는, 상기 제1 전극이 접지단에 접속되고 상기 제2 전극이 부하에 접속된 로우 사이드 스위치로서 기능하는 것을 특징으로 하는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 전극에는, 상기 온도 검출 소자의 배선을 단부변까지 인출하기 위한 슬릿이 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  7. 제6항에 있어서,
    상기 온도 검출 소자는, 상기 복수의 패드 중 어느 하나의 패드의 근방에 설치되어 있으며,
    상기 슬릿은, 상기 온도 검출 소자에서 볼 때, 상기 하나의 패드와는 반대 방향을 향해 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 복수의 패드는, 그들 중에서 가장 온도 보호 회로에 가까운 패드의 코너부에 가장 전류가 집중되도록, 상기 제1 전극 상에서 편재 배치되어 있는 것을 특징으로 하는, 반도체 장치.
  9. 제8항에 있어서,
    상기 온도 검출 소자는, 상기 코너부의 근방에 설치되어 있는 것을 특징으로 하는, 반도체 장치.
  10. 제8항에 있어서,
    상기 온도 검출 소자는, 상기 코너부로부터 상기 제1 전극의 단부변에 이르는 복수의 방향 중, 상기 코너부로부터 각 단부변까지의 거리가 긴 방향으로 배치되어 있는 것을 특징으로 하는, 반도체 장치.
  11. 제8항에 있어서,
    상기 복수의 패드는, 주 패드와, 상기 주 패드보다도 작은 부 패드를 포함하는 것을 특징으로 하는, 반도체 장치.
  12. 횡형 구조의 파워 트랜지스터와,
    상기 파워 트랜지스터의 이상 발열을 검출하는 온도 검출 소자
    를 갖고,
    상기 파워 트랜지스터는,
    반도체 기판 상에 형성된 채널 영역과,
    상기 채널 영역으로부터 상기 반도체 기판의 단부변을 향해 부설된 전극과,
    상기 전극 상에 배열된 패드 열과,
    상기 패드 열보다도 상기 채널 영역 근방에 배치된 전류 집중 패드
    를 포함하며,
    상기 온도 검출 소자는, 상기 전류 집중 패드의 근방에 형성되어 있는 것을 특징으로 하는, 반도체 장치.
  13. 제1항 내지 제3항 및 제12항 중 어느 한 항에 있어서,
    상기 온도 검출 소자에 의해 상기 파워 트랜지스터의 이상 발열이 검출되었을 때 상기 파워 트랜지스터를 강제적으로 오프시키는 온도 보호 회로를 더 갖는 것을 특징으로 하는, 반도체 장치.
  14. 제13항에 기재된 반도체 장치를 갖는 것을 특징으로 하는, 전자 기기.
  15. 배터리와,
    상기 배터리로부터 전원 전압의 공급을 받아 동작하는 제14항에 기재된 전자 기기
    를 갖는 것을 특징으로 하는, 차량.
  16. 삭제
  17. 삭제
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