TWI608607B - 採用對準式背向閘極及負電容鐵電介電質之多閘極高電子遷移率場效電晶體及其製造方法 - Google Patents

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採用對準式背向閘極及負電容鐵電介電質之多閘極高電子遷移 率場效電晶體及其製造方法
本發明係與高電子遷移率場效電晶體(High Electron Mobility Transistor,HEMT)有關，特別是關於一種採用對準式背向閘極及負電容鐵電介電質之多閘極高電子遷移率場效電晶體及其製造方法。
一般而言，由於氮化鎵(GaN)高電子遷移率場效電晶體(HEMT)屬於常導通型元件，故其耗電量會較常關閉型元件來得更大。
為了改善此一缺點，現今技術均期望能將其設計為增強型元件。然而，一般的氮化鎵高電子遷移率場效電晶體通常僅具有單一個金屬閘極，而其氮化鋁鎵(AlGaN)/氮化鎵(GaN)異質介面具有二維的電子通道，由於單一個金屬閘極之控制能力不足，難以有效控制此一異質介面，因而導致其閘極電壓之穩定度不佳。
另外，傳統的氮化鎵高電子遷移率場效電晶體也常會遇到功率電晶體散熱不佳的問題，因而導致其可靠度和穩定度變差。
因此，本發明提出一種採用對準式背向閘極及負電容鐵電介電質之多閘極高電子遷移率場效電晶體及其製造方法，藉以解決先前技術所遭遇到之上述問題。
根據本發明之一較佳具體實施例為一種多閘極高電子遷移率場效電晶體。於此實施例中，多閘極高電子遷移率場效電晶體包含基材、通道層、阻障層、複數個閘極、複數個對準式背向閘極及負電容鐵電介電質。通道層設置於基材上方。阻障層設置於通道層上方。複數個閘極分別設置於阻障層上方並往下延伸至阻障層內。複數個對準式背向閘極分別相對於該複數個閘極而設置於基材下方並往通道層延伸。負電容鐵電介電質分別設置於複數個閘極與阻障層之間以及複數個對準式背向閘極與基材之間。
於一實施例中，基材包含半導體基板。
於一實施例中，基材進一步包含緩衝層，設置於半導體基板與通道層之間。
於一實施例中，基材進一步包含晶種層，設置於半導體基板與緩衝層之間。
於一實施例中，該複數個對準式背向閘極係延伸超 過基材而進入通道層內。
於一實施例中，多閘極高電子遷移率場效電晶體進一步包含汲極與源極。汲極與源極分別設置於阻障層上。汲極與源極分別位於該複數個閘極之兩側並與該複數個閘極彼此分隔。
於一實施例中，通道層包含氮化鎵(GaN)、氧化鋅(ZnO)、碳化矽(SiC)、氮化鋁鎵銦(AlxGayIn1-x-yN)、磷化鋁鎵銦(AlxGayIn1-x-yP)或砷化鋁鎵銦(AlxGayIn1-x-yAs)，且0≦x+y≦1。
於一實施例中，負電容鐵電介電質係由具有負電容特性的高介電常數(High-K)鐵電材料構成，包含矽氧化鉿(HfSiO)、鋅氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)或鍶氧化鉿(HfSrO)。
於一實施例中，負電容鐵電介電質包含鋯鈦酸鉛(Pb(ZrTi)O3,PZT)、鈦酸鍶鋇(Ba(SrTi)O3,BST)或鉭酸鍶鉍(Bi2(SrTa2)O9,SBT)。
於一實施例中，該複數個閘極係由氮化或碳化金屬材料構成，包含氮化鉭(TaN)、氮化鈦(TiN)、碳化鈦(TiC)、碳化鉭(TaC)或氮化鎢(WN)。
於一實施例中，該複數個對準式背向閘極係由金屬材料構成，包含鋁(Al)或銅(Cu)。
於一實施例中，負電容鐵電介電質提供鐵電負電容效應，藉以降低多閘極高電子遷移率場效電晶體之次臨界擺幅(Sub-threshold Swing,SS)與關閉狀態漏電流。
於一實施例中，該複數個對準式背向閘極與該複數個閘極彼此對準且分別設置於多閘極高電子遷移率場效電晶體之相對兩側，藉以增加多閘極高電子遷移率場效電晶體之可散熱面積與可接合面積。
根據本發明之另一較佳具體實施例為一種多閘極高電子遷移率場效電晶體製造方法。於此實施例中，多閘極高電子遷移率場效電晶體製造方法用以製造一多閘極高電子遷移率場效電晶體。
該多閘極高電子遷移率場效電晶體製造方法包含下列步驟：(a)提供一基材；(b)將一通道層設置於基材上方；(c)將一阻障層設置於通道層上方；(d)分別於阻障層與基材形成彼此相對的複數個第一凹陷區域與複數個第二凹陷區域，其中該複數個第一凹陷區域延伸至阻障層內且該複數個第二凹陷區域往通道層延伸；(e)分別將負電容鐵電介電質設置於該複數個第一凹陷區域與該複數個第二凹陷區域內；(f)分別將複數個閘極設置於該複數個第一凹陷區域內並覆蓋於負電容鐵電介電質上，致使該複數個閘極延伸至阻障層內；以及(g)分別將複數個對準式背向閘極設置於該複數個第 二凹陷區域內並覆蓋於負電容鐵電介電質上，致使該複數個對準式背向閘極往通道層延伸。
相較於先前技術，根據本發明之多閘極高電子遷移率場效電晶體及其製造方法可具有下列優點及功效：(1)採用多閘極(Multi-gate)結構來強化閘極之控制能力，藉以達到穩定操作電壓及降低功耗之效果；(2)採用負電容鐵電介電質來提供負電容效應，藉以降低次臨界擺幅(Sub-threshold Swing,SS)及關閉狀態漏電流，進而達到提高驅動電流及電流開關比之效果；(3)採用對準式背向閘極來增加功率電晶體之可散熱面積，藉以提升其散熱效能及可靠度，還能夠降低打線接合之難度，有助於三維積體電路之實現；(4)上述結構亦有助於改善氮化鎵多閘極高電子遷移率場效電晶體之高壓及高頻輸出特性。
關於本發明之優點與精神可以藉由以下的發明詳述及所附圖式得到進一步的瞭解。
S10~S22‧‧‧步驟
1‧‧‧多閘極高電子遷移率場效電晶體
10‧‧‧通道層
12‧‧‧阻障層
14‧‧‧半導體基板
16‧‧‧負電容鐵電介電質
18‧‧‧緩衝層
SUB‧‧‧基材
D‧‧‧汲極
S‧‧‧源極
G1‧‧‧閘極
G2‧‧‧對準式背向閘極
ID‧‧‧汲極電流
VG‧‧‧閘極電壓
P/E‧‧‧程式化/抹除
VD‧‧‧汲極電壓
Vbackgate‧‧‧背向閘極電壓
gm‧‧‧轉導值
圖1係繪示根據本發明之一較佳具體實施例的多閘極高電子遷移率場效電晶體之示意圖。
圖2係繪示根據本發明之另一較佳具體實施例的多閘極高電子遷移率場效電晶體製造方法之流程圖。
圖3係繪示鐵電材料可具有小於60mv/dec的次臨界擺 幅(Subthreshold swing)以降低電晶體元件之操作電壓並提升其可靠度的示意圖。
圖4係繪示負電容鐵電介電質可調變電容元件之平帶電壓值相當於調變電晶體元件之臨界電壓值的示意圖。
圖5係繪示材料之晶相由介穩態的單斜晶相轉變成更穩定的斜方晶相代表負電容的行為之示意圖。
圖6係繪示具有負電容特性之鐵電介電質可於開啟狀態與關閉狀態之間高速切換的示意圖。
圖7係分別繪示具有鐵電介電質與沒有鐵電介電質的多閘極高電子遷移率場效電晶體在不同的閘極電壓下的汲極電流變化曲線圖。
圖8係繪示分別繪示具有鐵電介電質與沒有鐵電介電質的多閘極高電子遷移率場效電晶體在不同的閘極電壓下的轉導值變化曲線圖。
根據本發明之一較佳具體實施例為一種多閘極(Multi-gate)高電子遷移率場效電晶體(HEMT)，由於其具有多閘極、負電容鐵電介電質與對準式背向閘極等結構特徵，不僅可有效降低其次臨界擺幅與閘極漏電流，還可改善其散熱效果與高壓及高頻輸出特性。
於此實施例中，多閘極高電子遷移率場效電晶體至少包含有基材、通道層、阻障層、複數個閘極、複數個對準式背 向閘極及負電容鐵電介電質。其中，通道層設置於基材上方。阻障層設置於通道層上方。複數個閘極分別設置於阻障層上方並往下延伸至阻障層內。複數個對準式背向閘極分別相對於該複數個閘極而設置於基材下方並往通道層延伸。負電容鐵電介電質分別設置於複數個閘極與阻障層之間以及複數個對準式背向閘極與基材之間。
請參照圖1，圖1係繪示根據本發明之一較佳具體實施例的多閘極高電子遷移率場效電晶體之示意圖。
如圖1所示，多閘極高電子遷移率場效電晶體1包含有基材SUB、通道層10、阻障層12、負電容鐵電介電質16、汲極D、源極S、複數個閘極G1及複數個對準式背向閘極G2。
需說明的是，此實施例中之基材SUB包含半導體基板14與緩衝層18，但不以此為限。實際上，基材SUB亦可以僅包含半導體基板14，抑或基材SUB除了包含半導體基板14與緩衝層18之外，還可進一步包含設置於半導體基板14與緩衝層18之間的晶種層(圖未示)。其中，緩衝層18則可用以減少半導體基板14(或晶種層)與後續形成的通道層10之間的晶格錯位(Mismatch)，以及解決磊晶成長時因熱膨脹係數不相同而影響半導體基板14上之磊晶層均勻度的問題；晶種層可用以補償半導體基板14與緩衝層18之間的晶格錯位。
於實際應用中，半導體基板14可以由矽(Si)、碳化矽(SiC)、藍寶石(Sapphire)、氮化鎵(GaN)、氮化鋁鎵(AlGaN)、氮化 鋁(AlN)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)或其他III-V族元素之化合物構成，但不以此為限。緩衝層18可包含氮化鎵(GaN)或經摻雜的氮化鎵(GaN)，可使用磊晶製程或其他適當的方法製得，但不以此為限。
需說明的是，通道層10的能隙(Band gap)需小於阻障層12的能隙，並且通道層10與阻障層12之組合及厚度需能產生二維電子氣。
實際上，通道層10可以由III-V族元素之化合物或經摻雜的III-V族元素之化合物、II-VI族元素之化合物或經摻雜的II-VI族元素之化合物或IV-IV族元素之化合物或經摻雜的IV-IV族元素之化合物構成，例如氮化鎵(GaN)、氧化鋅(ZnO)、碳化矽(SiC)、氮化鋁鎵銦(AlxGayIn1-x-yN)、磷化鋁鎵銦(AlxGayIn1-x-yP)或砷化鋁鎵銦(AlxGayIn1-x-yAs)等，且0≦x+y≦1，但不以此為限。阻障層12可以由III-V族元素之化合物構成，例如氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)等，但不以此為限。
於一較佳具體實施例中，多閘極高電子遷移率場效電晶體1可採用矽(Si)基板作為半導體基板14、採用氮化鎵(GaN)作為通道層10以及採用氮化鋁鎵(AlGaN)作為阻障層12，但不以此為限。
至於負電容鐵電介電質16可以是傳統的鋯鈦酸鉛(Pb(ZrTi)O3,PZT)、鈦酸鍶鋇(Ba(SrTi)O3,BST)或鉭酸鍶鉍 (Bi2(SrTa2)O9,SBT)，或是由具有負電容特性的高介電常數(High-K)鐵電材料構成，例如矽氧化鉿(HfSiO)、鋅氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)或鍶氧化鉿(HfSrO)等，但不以此為限。
此外，該複數個閘極G1可以由氮化或碳化金屬材料構成，例如氮化鉭(TaN)、氮化鈦(TiN)、碳化鈦(TiC)、碳化鉭(TaC)或氮化鎢(WN)等，但不以此為限。至於該複數個對準式背向閘極G2則可以由金屬材料構成，例如鋁(Al)或銅(Cu)等，但不以此為限。
於此實施例中，通道層10設置於半導體基板14上方且阻障層12設置於通道層10上方。阻障層12與半導體基板14會分別形成有彼此相對的複數個第一凹陷區域與複數個第二凹陷區域，其中該複數個第一凹陷區域會延伸至阻障層12內且該複數個第二凹陷區域會往通道層10延伸。於此實施例中，該複數個第二凹陷區域會延伸超過半導體基板14與緩衝層18而進入通道層10內，但不以此為限。
負電容鐵電介電質16會分別設置於該複數個第一凹陷區域與該複數個第二凹陷區域內。彼此電性連接的該複數個閘極G1分別填滿該複數個第一凹陷區域並覆蓋於負電容鐵電介電質16上，致使該複數個閘極G1得以延伸至阻障層12內。彼此電性連接的該複數個對準式背向閘極G2分別填滿該複數個第二凹陷區域並覆蓋於負電容鐵電介電質16上，致使該複數個對準式背向閘極G2往通道層10延伸。於此實施例中，由於該複數個第二凹陷區域 會延伸超過半導體基板14與緩衝層18而進入通道層10內，因此，該複數個對準式背向閘極G2亦會延伸超過半導體基板14與緩衝層18而進入通道層10內，但不以此為限。藉此，該複數個對準式背向閘極G2即可與該複數個閘極G1對準而使得多閘極高電子遷移率場效電晶體1具有雙掘入式閘極(Double recess gate)的結構。
汲極D與源極S分別設置於阻障層12上。汲極D與源極S分別位於該複數個閘極G1之兩側並與該複數個閘極G1彼此分隔。
根據本發明之另一較佳具體實施例為一種多閘極高電子遷移率場效電晶體製造方法。於此實施例中，多閘極高電子遷移率場效電晶體製造方法可用以製造如圖1所示的多閘極高電子遷移率場效電晶體1，但不以此為限。
請參照圖2，圖2係繪示根據本發明之另一較佳具體實施例的多閘極高電子遷移率場效電晶體製造方法之流程圖。
如圖2所示，多閘極高電子遷移率場效電晶體製造方法包含下列步驟：步驟S10：提供包含半導體基板14及緩衝層18之基材SUB，其中緩衝層18係位於半導體基板14上方；步驟S12：將通道層10設置於基材SUB上方；步驟S14：將阻障層12設置於通道層10上方；步驟S16：分別於阻障層12與半導體基板14形成彼此相對的複數個第一凹陷區域與複數個第二凹陷區域，其中該複數個第一凹陷區域延伸至阻障層12內且該複數個第二凹陷區域往通 道層10延伸；步驟S18：分別將負電容鐵電介電質16設置於該複數個第一凹陷區域與該複數個第二凹陷區域內；步驟S20：分別將複數個閘極G1設置於該複數個第一凹陷區域內並覆蓋於負電容鐵電介電質16上，致使該複數個閘極G1延伸至阻障層12內；以及步驟S22：分別將複數個對準式背向閘極G2設置於該複數個第二凹陷區域內並覆蓋於負電容鐵電介電質16上，致使該複數個對準式背向閘極G2往通道層10延伸。
藉此，該複數個對準式背向閘極G2即可與該複數個閘極G1對準而使得多閘極高電子遷移率場效電晶體1具有雙掘入式閘極(Double recess gate)的結構。
於此實施例中，由於該複數個第二凹陷區域會延伸超過半導體基板14與緩衝層18而進入通道層10內，因此，分別填入至該複數個第二凹陷區域的該複數個對準式背向閘極G2亦會延伸超過半導體基板14與緩衝層18而進入通道層10內，但不以此為限。
需說明的是，雖然此實施例中之基材SUB包含半導體基板14與緩衝層18，但在其他實施例中，基材亦可以僅包含半導體基板14，抑或基材SUB除了包含半導體基板14及緩衝層18之外，還可進一步包含設置於半導體基板14與緩衝層18之間的晶種層(圖未示)。
依照上述製造方法所得到的多閘極高電子遷移率場 效電晶體1具有多閘極、負電容鐵電介電質及對準式背向閘極等結構特徵，不僅可強化閘極的控制能力以穩定操作電壓並降低功耗，還可降低次臨界擺幅與關閉狀態漏電流以提高驅動電流及電流開關比，更能有效提升散熱效能、可靠度、高壓及高頻輸出特性。
需說明的是，基本的電晶體物理現象(次臨界擺幅最小值為60mV/dec)對傳統的金氧半場效應電晶體造成限制，而無法進一步降低其操作電壓與切換耗能。由於陡峭的次臨界擺幅不只能降低切換耗能，還能減少直流的關閉狀態漏電流，因此，下一世代的綠能電晶體元件均須具備低操作電壓與高切換速度，以有效節省切換耗能。
請參照圖3，圖3左側係繪示多閘極高電子遷移率場效電晶體之汲極電流ID對閘極電壓VG的曲線圖，而圖3右側係繪示多閘極高電子遷移率場效電晶體之次臨界擺幅對寫入/抹除次數的曲線圖。由圖3可知：由於負電容鐵電介電質所採用的鐵電材料可具有小於60mv/dec的次臨界擺幅，故可達到降低多閘極高電子遷移率場效電晶體之操作電壓並提升其可靠度的具體功效。
請參照圖4，圖4係繪示多閘極高電子遷移率場效電晶體之閘極-基板電容對閘極電壓VG的曲線圖。由圖4可知：由於負電容鐵電介電質可調變通道表面電位及電容元件之平帶電壓值，亦即負電容鐵電介電質可調變多閘極高電子遷移率場效電晶體之臨界電壓值，故能在將臨界電壓拉至正值的前提下，改善多 閘極高電子遷移率場效電晶體之關閉電流與次臨界擺幅特性。
請參照圖5，如圖5所示，當鐵電材料的晶相由能量較高之介穩態(Metastable state)的單斜晶相(Monoclinic phase)轉變成能量較低且更穩定的斜方晶相(Orthorhombic phase)時係代表著一種負電容的行為。
請參照圖6，如圖6所示，由於具有負電容特性的鐵電介電質所製成的多閘極高電子遷移率場效電晶體可快速進行開啟狀態(On state)與關閉狀態(Off state)之間的切換，而能達成奈米秒(ns)等級的高切換速度，故本發明的多閘極高電子遷移率場效電晶體可應用於高頻元件上。
請參照圖7及圖8，圖7係分別繪示具有鐵電介電質與沒有鐵電介電質的多閘極高電子遷移率場效電晶體在不同的閘極電壓下之汲極電流曲線圖；圖8係繪示分別繪示具有鐵電介電質與沒有鐵電介電質的多閘極高電子遷移率場效電晶體在不同的閘極電壓下之轉導值曲線圖。
由圖7及圖8可知：當對準式背向閘極電壓Vbackgate為固定值時，多閘極高電子遷移率場效電晶體的次臨界擺幅與轉導值(gm)可明顯獲得改善。比較圖7及圖8中之有鐵電介電質與無鐵電介電質兩條曲線亦可知：當多閘極高電子遷移率場效電晶體除了對準式背向閘極之外還進一步結合負電容鐵電介電質時，多閘極高電子遷移率場效電晶體的元件特性亦可明顯獲得改善。
相較於先前技術，根據本發明之多閘極高電子遷移 率場效電晶體及其製造方法可具有下列優點及功效：(1)採用多閘極結構來強化閘極之控制能力，藉以達到穩定操作電壓及降低功耗之效果；(2)採用負電容鐵電介電質來提供負電容效應，藉以降低次臨界擺幅及關閉狀態漏電流，進而達到提高驅動電流及電流開關比之效果；(3)採用對準式背向閘極來增加功率電晶體之可散熱面積，藉以提升其散熱效能及可靠度，還能夠降低打線接合之難度，有助於三維積體電路之實現；(4)上述結構亦有助於改善氮化鎵多閘極高電子遷移率場效電晶體之高壓及高頻輸出特性。
由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
S10~S22‧‧‧步驟

Claims (26)

  1. 一種多閘極高電子遷移率場效電晶體，包含：一基材；一通道層，設置於該基材上方；一阻障層，設置於該通道層上方；複數個閘極(Top Gate)，分別設置於該阻障層上方並往下延伸至該阻障層內；複數個對準式背向閘極(Aligned Internal Gate)，分別相對於該複數個閘極而設置在該基材下方並往該通道層延伸；以及一負電容鐵電介電質，分別設置於該複數個閘極與該阻障層之間以及該複數個對準式背向閘極與該基材之間。
  2. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該基材包含一半導體基板。
  3. 如申請專利範圍第2項所述之多閘極高電子遷移率場效電晶體，其中該基材進一步包含：一緩衝層(Buffer)，設置於該半導體基板與該通道層之間。
  4. 如申請專利範圍第3項所述之多閘極高電子遷移率場效電晶體，其中該基材進一步包含：一晶種層，設置於該半導體基板與該緩衝層之間。
  5. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該複數個對準式背向閘極係延伸超過該基材而進入該通道層內。
  6. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，進一步包含： 一汲極(Drain)與一源極(Source)，分別設置於該阻障層上，該汲極與該源極分別位於該複數個閘極之兩側並與該複數個閘極彼此分隔。
  7. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該通道層包含氮化鎵(GaN)、氧化鋅(ZnO)、碳化矽(SiC)、氮化鋁鎵銦(AlxGayIn1-x-yN)、磷化鋁鎵銦(AlxGayIn1-x-yP)或砷化鋁鎵銦(AlxGayIn1-x-yAs)，且0≦x+y≦1。
  8. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該負電容鐵電介電質係由具有負電容特性的高介電常數(High-K)鐵電材料構成，包含矽氧化鉿(HfSiO)、鋅氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)或鍶氧化鉿(HfSrO)。
  9. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該負電容鐵電介電質包含鋯鈦酸鉛(Pb(ZrTi)O3,PZT)、鈦酸鍶鋇(Ba(SrTi)O3,BST)或鉭酸鍶鉍(Bi2(SrTa2)O9,SBT)。
  10. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該複數個閘極係由氮化或碳化金屬材料構成，包含氮化鉭(TaN)、氮化鈦(TiN)、碳化鈦(TiC)、碳化鉭(TaC)或氮化鎢(WN)。
  11. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該複數個對準式背向閘極係由金屬材料構成，包含鋁(Al)或銅(Cu)。
  12. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該負電容鐵電介電質提供鐵電負電容效應，藉以降 低該多閘極高電子遷移率場效電晶體之次臨界擺幅(Sub-threshold Swing,SS)與關閉狀態漏電流(Ioff)。
  13. 如申請專利範圍第1項所述之多閘極高電子遷移率場效電晶體，其中該複數個對準式背向閘極與該複數個閘極彼此對準且分別設置於該多閘極高電子遷移率場效電晶體之相對兩側，藉以增加該多閘極高電子遷移率場效電晶體之可散熱面積與可接合面積。
  14. 一種多閘極高電子遷移率場效電晶體製造方法，用以製造一多閘極高電子遷移率場效電晶體，包含下列步驟：(a)提供一基材；(b)將一通道層設置於該基材上方；(c)將一阻障層設置於該通道層上方；(d)分別於該阻障層與該基材形成彼此相對的複數個第一凹陷區域與複數個第二凹陷區域，其中該複數個第一凹陷區域延伸至該阻障層內且該複數個第二凹陷區域往該通道層延伸；(e)分別將一負電容鐵電介電質設置於該複數個第一凹陷區域與該複數個第二凹陷區域內；(f)分別將複數個閘極(Top Gate)設置於該複數個第一凹陷區域內並覆蓋於該負電容鐵電介電質上，致使該複數個閘極延伸至該阻障層內；以及(g)分別將複數個對準式背向閘極(Aligned Internal Gate)設置於該複數個第二凹陷區域內並覆蓋於該負電容鐵電介電質上，致使該複數個對準式背向閘極往該通道層延伸。
  15. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶 體製造方法，其中該基材包含一半導體基板。
  16. 如申請專利範圍第15項所述之多閘極高電子遷移率場效電晶體製造方法，其中該基材進一步包含：一緩衝層，設置於該半導體基板與該通道層之間。
  17. 如申請專利範圍第16項所述之多閘極高電子遷移率場效電晶體製造方法，其中該基材進一步包含：一晶種層，設置於該半導體基板與該緩衝層之間。
  18. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該複數個對準式背向閘極係延伸超過該基材而進入該通道層內。
  19. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，進一步包含：分別將一汲極與一源極設置於該阻障層上，致使該汲極與該源極分別位於該複數個閘極之兩側並與該複數個閘極彼此分隔。
  20. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該通道層包含氮化鎵(GaN)、氧化鋅(ZnO)、碳化矽(SiC)、氮化鋁鎵銦(AlxGayIn1-x-yN)、磷化鋁鎵銦(AlxGayIn1-x-yP)或砷化鋁鎵銦(AlxGayIn1-x-yAs)，且0≦x+y≦1。
  21. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該負電容鐵電介電質係由具有負電容特性的高介電常數(High-K)鐵電材料構成，包含矽氧化鉿(HfSiO)、鋅氧化鉿(HfZrO)、鋁氧化鉿(HfAlO)、釔氧化鉿(HfYO)、鑭氧化鉿(HfLaO)、釓氧化鉿(HfGdO)或鍶氧化鉿(HfSrO)。
  22. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該負電容鐵電介電質包含鋯鈦酸鉛(Pb(ZrTi)O3,PZT)、鈦酸鍶鋇(Ba(SrTi)O3,BST)或鉭酸鍶鉍(Bi2(SrTa2)O9,SBT)。
  23. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該複數個閘極係由氮化或碳化金屬材料構成，包含氮化鉭(TaN)、氮化鈦(TiN)、碳化鈦(TiC)、碳化鉭(TaC)或氮化鎢(WN)。
  24. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該複數個對準式背向閘極係由金屬材料構成，包含鋁(Al)或銅(Cu)。
  25. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該負電容鐵電介電質提供鐵電負電容效應，藉以降低該多閘極高電子遷移率場效電晶體之次臨界擺幅與關閉狀態漏電流。
  26. 如申請專利範圍第14項所述之多閘極高電子遷移率場效電晶體製造方法，其中該複數個對準式背向閘極與該複數個閘極彼此對準且分別設置於該多閘極高電子遷移率場效電晶體之相對兩側，藉以增加該多閘極高電子遷移率場效電晶體之可散熱面積與可接合面積。
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