TWI606770B - 超微間距測試介面板及其製造方法 - Google Patents

Description

超微間距測試介面板及其製造方法

本發明係關於一種探針卡，特別有關一種探針卡中的超微間距(Ultra-Fine Pitch)測試介面板及其製造方法。

積體電路測試分為晶圓針測(Chip Probing,CP)和最終測試(Final Test,FT)，其中CP為晶圓等級的測試，FT為封裝等級的測試，以CP測試較為困難。尤其隨著半導體的製程能力不斷提升，晶片尺寸的縮減或晶片上金屬墊(metal pad)密度的增加，使得金屬墊間距縮小，因此探針的測點間距也須順應金屬墊間距而更微縮，加上測點密度的增加，市場上皆導向垂直探針卡(Vertical Probe Card)的結構為主。

垂直探針卡一般具有一空間轉換器(Space Transformer,ST)，或稱測試介面板，ST的一面設置間距較大的導電接點與印刷電路板(Printed Circuit Board,PCB)電性連接；ST的另一面設置間距較小的導電接點與探針連接，ST位在晶圓與印刷電路板之間，探針與晶圓上的接點接觸，可以將晶圓上小間距配置的金屬墊轉換至大間距配置的印刷電路板上。

測試介面板(亦即ST)可區分為多層陶瓷基板(Multi-Layer Ceramic,MLC)和多層有機基板(Multi-Layer Organic,MLO)兩種。在測試上，一般採用單顆晶粒(Single DUT)或一對晶粒(Dual DUT)進行測試，但當I/O測點太多或應用多顆晶粒(Multi DUT)測試時，ST的設計變得複雜，而必須透過增加層數來分散線路。多層陶瓷基板(MLC)通常本身就具有很高的層數，成品也相對較厚，且也較不利於高速測試上的信號及電源完整性的需求，當然其價格昂貴，因此在微利時代，欲降低測試成本，目前微間距/高測點數、適用多顆晶粒測試的測試介面板以薄膜多層有機(Thin Film Multi-Layer Organic,TF-MLO)測試介面板為市場主流。

第1圖顯示習知的TF-MLO測試介面板的架構示意圖。習知的TF-MLO測試介面板具有雙面的核心基板10，其可為多層壓合的核心基板，具有貫通上下兩面的貫通孔11。核心基板10的上下兩面分別以增層法(Build-up)形成增層結構12、13，增層結構12、13中以雷射鑽孔方式形成接觸孔14，接觸孔14填充有導電物質，上下兩邊之增層結構12、13中的接觸孔14透過形成於貫通孔11中的導電物質電性連接。對應下側的增層結構12形成有金屬墊15，其可透過錫球與上述提及的印刷電路板連接。在上側的增層結構13上製作薄膜層結構16，薄膜層結構16包括多個介電層17以及以微影、電鍍、蝕刻方式製成的金屬層18和接觸孔19，對應接觸孔19在薄膜層結構16的表面形成有金屬墊20，其與探針固 定連接，以對晶圓進行電性測試。從第1圖可以看出，薄膜層結構16的元件尺度遠小於增層結構12、13的元件尺度，金屬墊20和金屬墊15的大小和間距有很大的差異，因而達到了空間轉換的目的。

習知的TF-MLO測試介面板有如下缺失： 在高頻的應用上，訊號的品質受電感的影響加劇。受限於線寬/間距及微盲孔的製作能力，因應多晶粒測試，在電路設計上需要較多的層數來分流(Fan-out)訊號，隨著產品厚度增加，產生較多的電感問題。具體地，電感的計算公式為： 其中L為電感，h為板厚，d為接觸孔之孔徑。從上述公式可以看出，對電感的影響由板厚所主導，產品越厚，電感越大，從而可能導致高頻訊號失真。

微間距通常必須小於80μm，在現況線寬/間距的製作能力，能夠在微間距間通過的線路的數量有限，亦導致需要較多的層數來分流訊號，如此也產生電感問題。如第2圖所示，線路必須跨越到另一層。另一方面，為解決共電問題，配置了大量的電容，這也導致層數增多而產生電感問題。

再者，在線路製作的演變方面，寬線路採減去法製作，細線路採加成法製作，但到微細線路，除需要縮減線寬(<15um)，還必須有一定的銅截面積來載送電流，故往往與基材的接合面積(寬度)縮減，容易造成線路剝離(peeling)，相對影響產品的可靠度及良率。如第3圖所示，線路B與基材面S的接合面 積小於線路A與基材面S的接合面積，線路B容易從基材面S剝離。

本發明的一個目的在於提供一種超微間距(Ultra-Fine Pitch)測試介面板及其製造方法，以解決習知技術中測試介面板產生高電感而影響高頻訊號傳輸的技術問題。

本發明的另一個目的在於提供一種超微間距測試介面板及其製造方法，以解決習知技術中窄線寬的線路容易剝離的技術問題。

為達成上述目的，本發明一方面提供一種超微間距測試介面板的製造方法，包含如下步驟：提供一剛性基板；形成貫穿該剛性基板之表面的貫通孔；在該剛性基板之表面製作凹槽，構成一凹槽圖案；在該貫通孔和該凹槽中形成導電鍍層；在該剛性基板表面進行研磨，以去除形成於該凹槽上的一部分導電鍍層，該凹槽中剩餘的導電鍍層形成一線路圖案；形成介電層覆蓋該線路圖案；在該介電層處形成接觸孔；以及利用曝光、顯影、電鍍方式在對應該接觸孔的位置形成金屬墊，該金屬墊透過該接觸孔與該線路圖案做電性連接。

本發明另一方面提供一種超微間距測試介面板的製造方法，包含如下步驟：提供一剛性基板；形成貫穿該剛性基板之第一表面和第二表面的貫通孔；在該剛性基板之第一表面和第二表面製作凹槽，於該第一表面構成一第一凹槽圖案，於該第二表面構成一第二凹槽圖案；在該貫通孔和該凹槽中形成導電鍍 層；在該剛性基板的第一表面和第二表面進行研磨，以去除形成於該凹槽中的一部分導電鍍層，剩餘的導電鍍層在該第一凹槽圖案中形成一第一線路圖案，在該第二凹槽圖案中形成一第二線路圖案；形成一第一介電層覆蓋該第一線路圖案，並形成一第二介電層覆蓋該第二線路圖案；在該第一介電層和第二介電層處形成接觸孔；在對應該第一介電層的接觸孔的位置形成第一金屬墊；以及利用曝光、顯影、電鍍方式在對應該第二介電層的接觸孔的位置形成尺寸較該第一金屬墊小的第二金屬墊。

本發明又一方面提供一種超微間距測試介面板，包含：剛性基板；線路圖案，嵌埋於該剛性基板之表面下，該線路圖案露出之表面與該剛性基板之表面位於同一面上；至少一介電層，覆蓋該線路圖案；接觸孔，形成於該介電層處；以及金屬墊，形成於對應該接觸孔的位置，該金屬墊透過該接觸孔與該線路圖案做電性連接。

本發明再一方面提供一種超微間距測試介面板，包含：剛性基板；貫通孔，貫穿該剛性基板的第一表面和第二表面，填充有導電鍍層；第一線路圖案，嵌埋於該剛性基板之第一表面下，該第一線路圖案露出之表面與該剛性基板之第一表面位於同一面上；第二線路圖案，嵌埋於該剛性基板之第二表面下，該第二線路圖案露出之表面與該剛性基板之第二表面位於同一面上，該第二線路圖案透過該貫通孔中的導電鍍層與第一線路圖案電性連接；一第一介電層，覆蓋該第一線路圖案；至少一第二介電層， 覆蓋該第二線路圖案；接觸孔，形成於該第一介電層和第二介電層處；第一金屬墊，形成於對應該第一介電層的接觸孔的位置；以及第二金屬墊，形成於對應該第二介電層的接觸孔的位置，該第二金屬墊的尺寸小於該第一金屬墊的尺寸。

本發明的超微間距測試介面板在剛性基板配置嵌埋式線路圖案，此線路圖案可用來佈建訊號的扇出線路，進而縮減需將訊號扇開的層數，板厚變薄，電感降低，從而能夠解決習知技術中測試介面板產生高電感而影響高頻訊號傳輸的技術問題。並且，本發明提升在測試介面板上的訊號完整性(Signal Integration,SI)及電源完整性(Power Integration,PI)的電性表現，符合高頻高速測試應用。再者，本發明除可提升線路的結合力和線路的可靠度外，亦有助於產品的良率提升。此外，本發明實施例中，因測試間距(Pitch)持續縮減，導致層間的連接點面積跟著縮減，已影響後續組裝的耐熱衝擊能力，故採用導電凸塊取代錫球，可免除植錫球需遇熱熔融所產生的熱衝擊問題。

10‧‧‧核心基板

11‧‧‧貫通孔

12‧‧‧增層結構

13‧‧‧增層結構

14‧‧‧接觸孔

15‧‧‧金屬墊

16‧‧‧薄膜層結構

17‧‧‧介電層

18‧‧‧金屬層

19‧‧‧接觸孔

20‧‧‧金屬墊

40‧‧‧剛性基板

41‧‧‧貫通孔

42‧‧‧凹槽

43‧‧‧導電鍍層

44‧‧‧填充有導電鍍層的貫通孔

45‧‧‧線路圖案

46‧‧‧第一介電層

47‧‧‧第二介電層

48‧‧‧接觸孔

49‧‧‧第一金屬墊

50‧‧‧第二金屬墊

51‧‧‧抗氧化鍍層

52‧‧‧金屬層

60‧‧‧超微間距測試介面板

61‧‧‧導電凸塊

70‧‧‧印刷電路板

71‧‧‧防焊層

72‧‧‧接點

73‧‧‧錫膏

81‧‧‧支撐材

82‧‧‧螺絲

A、B‧‧‧線路

S‧‧‧基材面

第1圖顯示習知的TF-MLO測試介面板的架構示意圖。

第2圖顯示習知技術中將訊號扇出到另一層的示意圖。

第3圖顯示線路寬度與接合面積的關係示意圖。

第4A~4H圖顯示本發明的超微間距測試介面板的製造方法的流程示意圖。

第5圖顯示本發明的超微間距測試介面板的結構示意圖。

第6A圖和第6B圖顯示本發明中將超微間距測試介面板與印刷電路板組立的示意圖。

為使本發明的目的、技術方案及效果更加清楚、明確，以下參照圖式並舉實施例對本發明進一步詳細說明。本發明說明書和所附申請專利範圍中所使用的冠詞「一」一般地可以被解釋為意指「一個或多個」，除非另外指定或從上下文可以清楚確定單數形式。並且，在所附圖式中，結構、功能相似或相同的元件是以相同元件標號來表示。

本發明是在一個剛性且平整的基板材料(Core)，製作埋入式線路，在因應金屬墊寬及窄間距的需求，再往上或下增層，依此方式製成超微間距(Ultra-Fine Pitch)測試介面板或空間轉換器(Space Transformer,ST)。此埋入式電路可以進行更微細的線路設計，增加佈線密度，因而可縮減需將訊號扇開(Fan-out)的層數，減少板厚，從而能夠解決習知技術中測試介面板產生高電感而影響高頻訊號傳輸的技術問題。

請參閱第4A~4H圖，其顯示本發明的超微間距測試介面板的製造方法的流程示意圖。

首先，如第4A圖所示，提供一剛性基板40，剛性基板40為硬質且平整的材料，可採用玻璃(Glass)、矽晶圓(Wafer)、陶瓷(Ceramic)、藍寶石基板(Sapphire)及光敏玻璃 (Photosensitivity Glass)等等。

如第4B圖所示，形成一或多個貫通孔41，貫通孔41貫穿剛性基板40的第一表面(如下表面)和第二表面(如上表面)。可以根據材料的特性，採取濕式鑽孔或乾式鑽孔製作貫通孔41，達到上下導通的結果。可採用的濕式鑽孔例如化學藥水蝕刻；可採用的乾式鑽孔例如機械鑽孔、雷射鑽孔、電漿鑽孔、噴砂鑽孔、超音波鑽孔以、放電加工及感光成孔等等。

如第4C圖所示，在剛性基板40的第一表面和第二表面製作凹槽42，這些凹槽42在剛性基板40的第一表面構成第一凹槽圖案，在剛性基板40的第二表面構成第二凹槽圖案，第一凹槽圖案和第二凹槽圖案後續會形成線路圖案。可以採用濕式蝕刻或乾式蝕刻的方式來形成該第一表面和該第二表面處的凹槽42，濕式蝕刻例如化學藥水蝕刻，乾式蝕刻例如雷射、電漿、噴砂、超音波以及放電加工及感光成孔製程等等。

如第4D圖所示，在貫通孔41和凹槽42中形成導電鍍層43，在此步驟中，導電鍍層43形成於剛性基板40曝露的表面上。一個可行的作法是，先用濺鍍方式在貫通孔41和凹槽42的壁面鍍上一層薄的電極層，而後將剛性基板40放入電解液中，進行氧化還原電解，來形成導電鍍層43。關於導電鍍層43的製作，也可以採用離子鍍膜、化學鍍膜或一般化學置換沉積的方式。

如第4E圖所示，在剛性基板40的第一表面和第二表面進行平整研磨，例如以第一表面和第二表面為基準，將高出於 第一表面和第二表面的導電鍍層43研磨去除，這樣會去除形成於凹槽42上的一部分導電鍍層，也就是，形成於凹槽42頂部的導電鍍層43會被研磨去除，而凹槽42中剩餘的導電鍍層43在該第一凹槽圖案中形成第一線路圖案45(如下側導電線路)，在該第二凹槽圖案中形成第二線路圖案45(如上側導電線路)，第一線路圖案45和第二線路圖案45即為嵌埋式導電線路。此時，第一線路圖案嵌埋於剛性基板40之第一表面下，第一線路圖案露出之表面與剛性基板40之第一表面(下側表面)位於同一面上；第二線路圖案嵌埋於剛性基板40之第二表面(上側表面)下，第二線路圖案露出之表面與剛性基板40之第二表面位於同一面上。並且，從第4E圖可以看出，第一線路圖案和第二線路圖案透過貫通孔41中的導電鍍層43相互電性連接。

接著，如第4F圖所示，分別於第一線路圖案和第二線路圖案上進行增層，於第一線路圖案上形成第一介電層46，於第二線路圖案上形成第二介電層47。以增層法製作的介電層46、47可透過PCB熱壓合、塗佈、蒸鍍、濺鍍或原子層沉積(Atomic Layer Deposition，ALD)等等方式產生，其原物料可為氣體(如乙炔)、固體(如乾式介電材料、靶材)或液體(如濕式介電材料)。

如第4G圖所示，在第一介電層46和第二介電層47處製作接觸孔48，接觸孔48一樣填充有導電物質，其主要是用作將上下層訊號作連接，其可與第一線路圖案及/或第二線路圖案電性連接。在介電層為多層的情況下，接觸孔48也可電性連接介電層 間的金屬層或金屬線路，也可用來連接金屬層和位於最外層的金屬墊。接觸孔48的成孔方式例如可透過濕式蝕刻(如化學藥水蝕刻)或乾式蝕刻(如雷射、電漿、噴砂、超音波、放電加工製程等等)等方式製得。

如第4H圖所示，在對應第一介電層46的接觸孔48的位置形成第一金屬墊49，在對應第二介電層47的接觸孔48的位置形成尺寸較第一金屬墊49小的第二金屬墊50，第二金屬墊50間的間距也小於第一金屬墊49間的間距。可以採用加成法來製作第二金屬墊50。具體來說，先在第二介電層47和接觸孔48的露出表面上以離子鍍膜、化學鍍膜或一般化學置換沉積的方式鍍上一層電極層；而後在該電極層上覆蓋一光阻層，透過曝光顯影的方式移除對應於第二金屬墊50之預定位置的光阻，剩下的光阻作為阻隔層；運用法拉利定律，將待鍍物放置陰極，在酸性藥液系統中進行電鍍，於該電極層上形成一鍍層，即為第二金屬墊50之成分，電鍍液中可包含硫酸、鹽酸、銅金屬以及有機物組成的添加劑；之後，針對該鍍層進行研磨，透過濕式的研磨方式，以較小粒徑的研磨粒做切削研磨，亦可取得較佳的共平面；最後，去除剩餘的光阻和多餘的電極層(即，未與第二金屬墊50的位置對應的電極層)，即製得第二金屬墊50。第一金屬墊49亦可採用相同或類似的方式來製作，惟其對精度的要求較低。

第二金屬墊50的尺寸和間距較小，用來與探針連接，第一金屬墊49的尺寸和間距較大，用來與印刷電路板的接點 連接，使得測試介面板達到空間轉換的效果。

第4H所示的步驟中，還包含一表面處理的步驟，在第一金屬墊49和第二金屬墊50上形成一抗氧化鍍層51，避免第一金屬墊49和第二金屬墊50在含氧環境下氧化，此一表面處理步驟可在去除剩餘的光阻和多餘的電極層的步驟之後進行，抗氧化鍍層51的材料例如電鍍金、化學浸金、化鎳鈀金和電鍍銠等。

上述描述中增層的層數量以上下各一層來作說明，也就是說，第一介電層46和第二介電層47的數量各以一層來例示說明。但是，可以理解的是，第一介電層46和第二介電層47可以各包含不止一層的介電層。一般來說，第一介電層46的數量僅需一至兩層介電層即可，而第二介電層47因需進行大尺寸至小尺寸的空間轉換，其介電層數量相對較多，視情況需要，可配置多層介電層，兩介電層間可再形成金屬層或金屬線路，作為電路的一部分。

再者，上述描述中係以剛性基板40兩側皆形成線路圖案(即第一線路圖案和第二線路圖案)來作說明，但也可僅針對小尺吋的第二金屬墊50形成第二線路圖案，而省去佈建第一線路圖案。第二線路圖案係可用來佈建空間轉換所需的線路或Fan-out線路，當然，其亦可透過貫通孔44延伸至第一線路圖案。也就是說，第一線路圖案和第二線路圖案的某些部分都用來佈建空間轉換所需的線路或Fan-out線路，這樣可以充分利用剛性基板40兩側的線路圖案來作線路Fan-out，將原本做在各介電層間的 Fan-out線路轉移至剛性基板40兩側的線路圖案，如此可以大為減少層數，有效縮減板厚。

本發明並提供一種超微間距測試介面板，其可利用如上描述的方法製得。如第5圖所示，本發明的超微間距測試介面板包含：剛性基板40、填充有導電物質的一或多個貫通孔44、第一線路圖案、第二線路圖案、第一介電層46、至少一第二介電層47、接觸孔48、第一金屬墊49以及第二金屬墊50。貫通孔44貫穿剛性基板40的第一表面(如下側表面)和第二表面(如上側表面)。第一線路圖案和第二線路圖案即為嵌埋式導電線路，第一線路圖案嵌埋於剛性基板40之第一表面下，該第一線路圖案露出之表面與剛性基板40之第一表面位於同一面上；第二線路圖案嵌埋於剛性基板40之第二表面下，該第二線路圖案露出之表面與剛性基板40之第二表面位於同一面上。第一線路圖案和第二線路圖案透過貫通孔41中的導電物質相互電性連接。第一介電層46和第二介電層47分別覆蓋於該第一線路圖案和該第二線路圖案，第一介電層46和第二介電層47處形成有接觸孔48，接觸孔48一樣填充有導電物質，其主要是用作將上下層訊號作連接，其可與第一線路圖案及/或第二線路圖案電性連接。第一金屬墊49，形成於對應該第一介電層46的接觸孔48的位置；第二金屬墊50形成於對應第二介電層47的接觸孔48的位置。第二金屬墊50的尺寸小於第一金屬墊49的尺寸，第二金屬墊50間的間距也小於第一金屬墊49間的間距。第二金屬墊50用來與探針連接，第一金屬墊49用來與印刷電路板 的接點連接，使得測試介面板達到空間轉換的效果。

於一實施例中，測試介面板的該至少一第二介電層47包含了至少兩第二介電層47，測試介面板更包含一金屬層或金屬線路52，形成於該兩第二介電層47之間，用作為電路的一部分。

本發明具有如下優點：本發明的超微間距測試介面板在剛性基板配置嵌埋式線路圖案，透過此方式，此線路圖案可佈建更窄的線寬及更小的盲孔孔徑，因此增加佈線密度，此線路圖案可用來佈建訊號的扇出線路，進而可以縮減需將訊號扇開的層數。隨著層數變少，即板厚變薄，電感降低，從而能夠解決習知技術中測試介面板產生高電感而影響高頻訊號傳輸的技術問題。而且，由於電源的傳輸路徑縮短，因此可減少在長路徑中放置電容的需求，也避免了放置電容使得層數增多而導致高電感的問題。

本發明可在剛性基板兩側的線路圖案佈建微細線路(Fine Line)及微盲孔結構，提供更高的佈線密度，減少將訊號扇開的層數，進而縮短訊號傳輸的路徑，提升在超微間距測試介面板上的訊號完整性(Signal Integration,SI)及電源完整性(Power Integration,PI)的電性表現，提供較佳的電性品質，亦符合高頻高速測試應用。

再者，嵌埋式線路的架構，可提供至少2個面(含)以上的接合面積，除可提升線路的結合力和線路的可靠度外，亦有助於產品的良率提升。此外，因層數降低，相對製程加工時間 變短，更能因應快速發展的半導體測試需求，提升競爭力。

本發明的超微間距測試介面板中，因測試間距(Pitch)持續縮減，導致層間的連接點面積跟著縮減，已影響後續組裝的耐熱衝擊能力，故採用導電凸塊取代錫球，可免除植錫球需遇熱熔融所產生的熱衝擊問題，請參如下。

請參閱第6A圖和第6B圖，其顯示本發明中將超微間距測試介面板與印刷電路板組立的示意圖。本發明中，可在超微間距測試介面板60上設置導電凸塊61，如銅凸塊。具體地，在超微間距測試介面板60的第一金屬墊49的外表面上製作導電凸塊61。印刷電路板70上具有防焊層71，防焊層71具有開口，其曝露出接點72。在印刷電路板70的接點72上塗覆錫膏73。在超微間距測試介面板60與印刷電路板70組立時，將超微間距測試介面板60加熱，此時第一金屬墊49上的導電凸塊61即透過錫膏73與接點72焊接在一起。過程中，利用螺絲82與螺絲孔作測試介面板60和印刷電路板70之定位和固定，也因材料受熱或冷卻會產生熱漲冷縮的物理變化，故可透過支撐材81抑制材料受熱軟化往下變形的機會，以提升焊接的成功率。

本發明實施例中，採用導電凸塊61取代錫球，可免除植錫球需遇熱熔融所產生的熱衝擊問題。採用錫球焊接需將基板加熱約200℃、焊錫三分鐘後固化，而採用導電凸塊61時基板加熱約260℃，但20秒後即完成焊接，後者基板接收熱的時間短，所接收到的熱能較低，故此可解決因縮小盲孔孔徑而衍生出層間的 連結點受熱衝擊性變差的問題。此外，本發明之此方式亦可控制凸塊結的共平面，增加組裝成功的機率，尤其在多點數(High pin count)的接合上。本發明的超微間距測試介面板中，對於其他需植錫球的材料，若考量的高溫的衝擊，皆可採用此凸塊製程。

本發明已用較佳實施例揭露如上，然其並非用以限定本發明，本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

40‧‧‧剛性基板

44‧‧‧填充有導電鍍層的貫通孔

45‧‧‧線路圖案

46‧‧‧第一介電層

47‧‧‧第二介電層

48‧‧‧接觸孔

49‧‧‧第一金屬墊

50‧‧‧第二金屬墊

52‧‧‧金屬層

Claims (17)

1. 一種超微間距(Ultra-Fine Pitch)測試介面板的製造方法，包含如下步驟：提供一剛性基板；形成貫穿該剛性基板之表面的貫通孔；在該剛性基板之表面製作凹槽，構成一凹槽圖案；在該貫通孔和該凹槽中形成導電鍍層；在該剛性基板表面進行研磨，以去除形成於該凹槽上的一部分導電鍍層，該凹槽中剩餘的導電鍍層形成一線路圖案；形成介電層覆蓋該線路圖案；在該介電層處形成接觸孔；以及利用曝光、顯影、電鍍方式在對應該接觸孔的位置形成金屬墊，該金屬墊透過該接觸孔與該線路圖案做電性連接。
2. 如申請專利範圍第1項所述之超微間距測試介面板的製造方法，其中該剛性基板的材料係選自由玻璃、矽晶圓、陶瓷、光敏玻璃以及藍寶石基板所構成的群組。
3. 如申請專利範圍第1項所述之超微間距測試介面板的製造方法，其中該凹槽係利用蝕刻、機械加工或放電加工方式製成。
4. 如申請專利範圍第1項所述之超微間距測試介面板的製造方法，其中於在該剛性基板表面進行研磨的步驟中，係將形成於該凹槽頂部的導電鍍層研磨去除。
5. 如申請專利範圍第1項所述之超微間距測試介面板的製造方法，其中該金屬墊係採用加成法製得。
6. 一種超微間距(Ultra-Fine Pitch)測試介面板的製造方法，包含如下步驟：提供一剛性基板；形成貫穿該剛性基板之第一表面和第二表面的貫通孔；在該剛性基板之第一表面和第二表面製作凹槽，於該第一表面構成一第一凹槽圖案，於該第二表面構成一第二凹槽圖案；在該貫通孔和該凹槽中形成導電鍍層；在該剛性基板的第一表面和第二表面進行研磨，以去除形成於該凹槽上的一部分導電鍍層，剩餘的導電鍍層在該第一凹槽圖案中形成一第一線路圖案，在該第二凹槽圖案中形成一第二線路圖案；形成一第一介電層覆蓋該第一線路圖案，並形成一第二介電層覆蓋該第二線路圖案；在該第一介電層和第二介電層處形成接觸孔；在對應該第一介電層的接觸孔的位置形成第一金屬墊；以及利用曝光、顯影、電鍍方式在對應該第二介電層的接觸孔的位置形成尺寸較該第一金屬墊小的第二金屬墊。
7. 如申請專利範圍第6項所述之超微間距測試介面板的製造方法，其中該剛性基板的材料係選自由玻璃、矽晶圓、陶瓷、光敏玻璃以及藍寶石基板所構成的群組。
8. 如申請專利範圍第6項所述之超微間距測試介面板的製造方法，其中該凹槽係利用蝕刻、機械或放電加工方式製成。
9. 如申請專利範圍第6項所述之超微間距測試介面板的製造方法，其中於在該剛性基板表面進行研磨的步驟中，係將形成於該凹槽頂部的導電鍍層研磨去除。
10. 如申請專利範圍第6項所述之超微間距測試介面板的製造方法，其中該第二金屬墊係採用加成法製得。
11. 如申請專利範圍第6項所述之超微間距測試介面板的製造方法，更包含：在該第二金屬墊之外表面上形成導電凸塊的步驟。
12. 如申請專利範圍第6項所述之超微間距測試介面板的製造方法，其中該第二金屬墊之間距小於該第一金屬墊之間距。
13. 一種超微間距(Ultra-Fine Pitch)測試介面板，包含：剛性基板；貫通孔，貫穿該剛性基板的第一表面和第二表面，填充有導電鍍層；第一線路圖案，嵌埋於該剛性基板之第一表面下，該第一線路圖案露出之表面與該剛性基板之第一表面位於同一面上；第二線路圖案，嵌埋於該剛性基板之第二表面下，該第二線路圖案露出之表面與該剛性基板之第二表面位於同一面上，該第二線路圖案透過該貫通孔中的導電鍍層與第一線路圖案電性連接； 一第一介電層，覆蓋該第一線路圖案；至少一第二介電層，覆蓋該第二線路圖案；接觸孔，形成於該第一介電層和第二介電層處；第一金屬墊，形成於對應該第一介電層的接觸孔的位置；以及第二金屬墊，形成於對應該第二介電層的接觸孔的位置，該第二金屬墊的尺寸小於該第一金屬墊的尺寸。
14. 如申請專利範圍第13項所述之超微間距測試介面板，其中該剛性基板的材料係選自由玻璃、矽晶圓、陶瓷、光敏玻璃以及藍寶石基板所構成的群組。
15. 如申請專利範圍第13項所述之超微間距測試介面板，其中該至少一第二介電層包含了兩個以上的第二介電層，所述超微間距測試介面板更包含一金屬層，形成於所述兩第二介電層之間。
16. 如申請專利範圍第13項所述之超微間距測試介面板，更包含一導電凸塊，形成於該第一金屬墊之外表面上。
17. 如申請專利範圍第13項所述之超微間距測試介面板，其中該第二金屬墊之間距小於該第一金屬墊之間距。