TWI601155B - 記憶體的介面、控制電路單元、儲存裝置及時脈產生方法 - Google Patents

記憶體的介面、控制電路單元、儲存裝置及時脈產生方法 Download PDF

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Description

記憶體的介面、控制電路單元、儲存裝置及時脈產生方法
本發明是有關於一種時脈產生技術，且特別是有關於一種記憶體介面、記憶體控制電路單元、記憶體儲存裝置及時脈產生方法。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組（例如，快閃記憶體）具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
隨著揮發性記憶體的資料傳輸時脈頻率逐漸提高，記憶體介面也被要求要更加精確地對來自於揮發性記憶體之資料訊號進行取樣。一般來說，記憶體介面會在來自於揮發性記憶體之資料選取脈衝訊號(data strobe signal, DQS)中識別一個資料選取脈衝訊號前導(DQS preamble)。在識別此資料選取脈衝訊號前導之後，記憶體介面可利用此資料選取脈衝訊號來獲得揮發性記憶體之資料訊號的時脈。但是，隨著揮發性記憶體的資料傳輸時脈頻率逐漸提高，資料選取脈衝訊號前導也越來越難被識別。
本發明提供一種記憶體介面、記憶體控制電路單元、記憶體儲存裝置及時脈產生方法，可增加取樣來自於揮發性記憶體之資料訊號的精確性。
本發明的一範例實施例提供一種記憶體介面，其用於將記憶體控制器連接至揮發性記憶體，所述記憶體介面包括取樣電路與時脈產生電路。所述取樣電路用以耦接至所述記憶體控制器。所述時脈產生電路耦接至所述取樣電路、所述記憶體控制器及所述揮發性記憶體，所述時脈產生電路用以從所述揮發性記憶體接收第一資料選取脈衝訊號與第二資料選取脈衝訊號，所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號為相互對應的差動訊號，若所述第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件，所述時脈產生電路更用以響應於所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號而產生時脈訊號，所述取樣電路用以基於所述時脈訊號之上升緣與下降緣來取樣來自於所述揮發性記憶體的資料訊號。
本發明的另一範例實施例提供一種記憶體控制電路單元，其用於控制揮發性記憶體，所述記憶體控制電路單元包括處理器核心、記憶體控制器及記憶體介面。所述記憶體控制器耦接至所述處理器核心。所述記憶體介面耦接至所述記憶體控制器與所述揮發性記憶體，所述記憶體介面用以從所述揮發性記憶體接收第一資料選取脈衝訊號與第二資料選取脈衝訊號，其中所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號為相互對應的差動訊號，若所述第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件，所述記憶體介面更用以響應於所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號而產生時脈訊號，所述記憶體介面更用以基於所述時脈訊號之上升緣與下降緣來取樣來自於所述揮發性記憶體的資料訊號。
在本發明的一範例實施例中，所述記憶體介面包括取樣電路與時脈產生電路。所述取樣電路用以接收所述資料訊號與所述時脈訊號並基於所述時脈訊號之所述上升緣與所述時脈訊號之所述下降緣來取樣所述資料訊號。所述時脈產生電路耦接至所述取樣電路並且用以接收所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號，若所述第一資料選取脈衝訊號的所述第一電壓值與所述參考電壓訊號的所述參考電壓值的所述相對關係符合所述預設條件，所述時脈產生電路響應於所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號而產生所述時脈訊號。
本發明的另一範例實施例提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組、揮發性記憶體及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元、所述可複寫式非揮發性記憶體模組及所述揮發性記憶體，所述揮發性記憶體用以發送第一資料選取脈衝訊號與第二資料選取脈衝訊號，所述記憶體控制電路單元用以接收所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號，所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號為相互對應的差動訊號，若所述第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件，所述記憶體控制電路單元更用以響應於所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號而產生時脈訊號，所述記憶體介面更用以基於所述時脈訊號之上升緣與下降緣來取樣來自於所述揮發性記憶體的資料訊號。
在本發明的一範例實施例中，所述記憶體控制電路單元包括記憶體介面。所述記憶體介面包括取樣電路與時脈產生電路。所述取樣電路用以接收所述資料訊號與所述時脈訊號並基於所述時脈訊號之所述上升緣與所述時脈訊號之所述下降緣來取樣所述資料訊號。所述時脈產生電路耦接至所述取樣電路並且用以接收所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號，若所述第一資料選取脈衝訊號的所述第一電壓值與所述參考電壓訊號的所述參考電壓值的所述相對關係符合所述預設條件，所述時脈產生電路響應於所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號而產生所述時脈訊號。
在本發明的一範例實施例中，所述時脈產生電路包括控制電路與時脈輸出電路。所述控制電路用以接收所述第一資料選取脈衝訊號與所述參考電壓訊號並且若所述第一資料選取脈衝訊號的所述第一電壓值與所述參考電壓訊號的所述參考電壓值的所述相對關係符合所述預設條件，產生控制訊號。所述時脈輸出電路耦接所述控制電路並且用以接收所述第一資料選取脈衝訊號、所述第二資料選取脈衝訊號及所述控制訊號，所述時脈輸出電路更用以響應於所述第一資料選取脈衝訊號、所述第二資料選取脈衝訊號及所述控制訊號而輸出所述時脈訊號。
在本發明的一範例實施例中，所述控制電路包括比較器與狀態機電路。所述比較器用以比較所述第一資料選取脈衝訊號的所述第一電壓值與所述參考電壓訊號的所述參考電壓值並輸出比較訊號。所述狀態機電路耦接至所述比較器並且用以根據所述比較訊號輸出所述控制訊號。
在本發明的一範例實施例中，所述控制電路更包括接收致能電路，其耦接至所述比較器，所述接收致能電路用以從所述記憶體控制器接收讀取控制訊號並響應於所述讀取控制訊號而輸出接收致能訊號，所述比較器響應於所述接收致能訊號而比較所述第一資料選取脈衝訊號的所述第一電壓值與所述參考電壓訊號的所述參考電壓值。
在本發明的一範例實施例中，所述接收致能電路更用以響應於所述讀取控制訊號而將所述第一資料選取脈衝訊號的所述第一電壓值調整至預設電壓值，所述預設電壓值與所述參考電壓訊號的所述參考電壓值的相對關係不符合所述預設條件。
在本發明的一範例實施例中，所述時脈輸出電路包括差動放大器，其用以響應於所述控制訊號而對所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號執行差動放大操作。
在本發明的一範例實施例中，所述時脈輸出電路更包括延遲線電路，其耦接至所述差動放大器並且用以延遲所述差動放大器的輸出訊號並輸出所述時脈訊號，所述時脈訊號與所述資料訊號相差1/4個時脈周期。
在本發明的一範例實施例中，所述控制電路更包括重置電路，其耦接至所述狀態機電路與所述時脈輸出電路並且用以計數對應於所述時脈訊號的計數值，若所述計數值符合計數條件，所述重置電路更用以產生重置訊號，所述狀態機電路更用以響應於所述重置訊號而停止輸出所述控制訊號。
在本發明的一範例實施例中，所述控制訊號是在於所述第一資料選取脈衝訊號處於前導狀態之期間內被產生，在所述第一資料選取脈衝訊號處於所述前導狀態之期間內，所述第一資料選取脈衝訊號的所述第一電壓值與所述參考電壓訊號的所述參考電壓值的所述相對關係符合所述預設條件。
本發明的另一範例實施例提供一種時脈產生方法，其用於將記憶體控制器連接至揮發性記憶體的記憶體介面，所述時脈產生方法包括：從所述揮發性記憶體接收第一資料選取脈衝訊號與第二資料選取脈衝訊號，其中所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號為相互對應的差動訊號；若所述第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件，響應於所述第一資料選取脈衝訊號與所述第二資料選取脈衝訊號而產生時脈訊號；以及基於所述時脈訊號之上升緣與下降緣來取樣來自於所述揮發性記憶體的資料訊號。
基於上述，本發明可基於來自於揮發性記憶體之資料選取脈衝訊號之電壓值與參考電壓訊號之參考電壓值的相對關係是否符合預設條件，來決定利用成對之資料選取脈衝訊號產生時脈訊號之時間點。然後，所產生的時脈訊號即可用來對來自於揮發性記憶體之資料訊號進行取樣。藉此，可增加取樣來自於揮發性記憶體之資料訊號的精確性。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
以下提出多個範例實施例來說明本發明，然而本發明不僅限於所例示的多個範例實施例。又範例實施例之間也允許有適當的結合。在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。此外，「訊號」一詞可指至少一電流、電壓、電荷、溫度、資料、或任何其他一或多個訊號。
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。
請參照圖1，記憶體儲存裝置10包括記憶體控制電路單元11與揮發性記憶體12。記憶體控制電路單元11可以是封裝為一個晶片或由佈設於至少一電路板上的電子電路組成。在本範例實施例中，揮發性記憶體12可以是第一代雙倍資料率同步動態隨機存取記憶體(Double Data Rate Synchronous Dynamic Random Access Memory, DDR SDRAM)、第二代雙倍資料率同步動態隨機存取記憶體(DDR 2 SDRAM)、第三代雙倍資料率同步動態隨機存取記憶體(DDR 3 SDRAM)或***雙倍資料率同步動態隨機存取記憶體(DDR 4 SDRAM)等各種類型的揮發性記憶體。此外，揮發性記憶體12的總數可以是一或多個。
在本範例實施例中，記憶體控制電路單元11與揮發性記憶體12被安裝於記憶體儲存裝置10中的同一個電路板上。記憶體控制電路單元11支援對於揮發性記憶體12的資料存取操作。在一範例實施例中，記憶體控制電路單元11被視為揮發性記憶體12的控制晶片，而揮發性記憶體12被視為記憶體控制電路單元11的快取(cache)記憶體或緩衝(buffer)記憶體。
記憶體控制電路單元11包括處理器核心111、記憶體控制器112及記憶體介面113。記憶體控制器112耦接至處理器核心111與記憶體介面113。處理器核心111用於控制記憶體控制電路單元11或記憶體儲存裝置10的整體運作。例如，處理器核心111可以包括單核心或多核心的中央處理器(Central Processing Unit, CPU)或微處理器等處理晶片。
記憶體控制器112作為處理器核心111與揮發性記憶體12之間的溝通橋梁並專用於控制揮發性記憶體12。在一範例實施例中，記憶體控制器112亦稱為動態隨機存取記憶體控制器(DRAM controller)。
記憶體介面113用以將記憶體控制器112連接至揮發性記憶體12。當處理器核心111欲從揮發性記憶體12中讀取資料或儲存資料至揮發性記憶體12中時，記憶體控制器112會經由記憶體介面113發送相應的指令序列給揮發性記憶體12。當揮發性記憶體12接收到此指令序列時，揮發性記憶體12會儲存對應於此指令序列的寫入資料或者經由記憶體介面113回傳對應於此指令序列的讀取資料給記憶體控制器112。此外，在記憶體介面113中，寫入資料或讀取資料是以資料訊號的形式傳輸。例如，資料訊號可用來傳輸包括位元“1”與位元“0”的位元資料。
圖2是根據本發明的一範例實施例所繪示的記憶體介面的示意圖。
請參照圖2，記憶體介面113包括時脈產生電路21與取樣電路22，其中時脈產生電路21耦接至取樣電路22。當處理器核心111(或記憶體控制器112)欲從揮發性記憶體12中讀取資料時，揮發性記憶體12會發送資料選取脈衝(data strobe)訊號DQS與資料選取脈衝訊號DQSB至記憶體控制器112，其中資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB為相互對應的差動訊號。例如，資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB的振幅相同且相位相反(例如，資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB的相位相差180度)。時脈產生電路21會從揮發性記憶體12接收資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB。例如，資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB分別是經由記憶體介面113中的資料選取脈衝接腳(DQS pins)來傳輸。
時脈產生電路21會判斷資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB中的第一資料選取脈衝訊號的電壓值(亦稱為第一電壓值)與參考電壓訊號的電壓值(亦稱為參考電壓值)的相對關係是否符合預設條件。若判定第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的電壓值之相對關係符合預設條件，時脈產生電路21會響應於第一資料選取脈衝訊號與第二資料選取脈衝訊號而產生時脈訊號CLK。然後，取樣電路22會接收時脈訊號CLK與來自揮發性記憶體12的資料訊號Data並且基於時脈訊號CLK來取樣資料訊號Data。例如，資料訊號Data是經由記憶體介面113中的資料接腳(DQ pins)來傳輸。以揮發性記憶體12為任一類型的雙倍資料率同步動態隨機存取記憶體為例，時脈訊號CLK的上升緣與下降緣皆會被用來取樣資料訊號Data。經由取樣資料訊號Data，取樣電路22會輸出位元資料Bit給記憶體控制器112。
在一範例實施例中，判斷第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係是否符合預設條件之操作，是用來偵測第一資料選取脈衝訊號是否處於前導(preamble)狀態，其中此前導狀態亦稱為資料選取脈衝訊號前導(DQS preamble)狀態。若第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係符合預設條件，時脈產生電路21會判定第一資料選取脈衝訊號已處於前導狀態。反之，若第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係不符合預設條件，時脈產生電路21會判定第一資料選取脈衝訊號尚未處於前導狀態。時脈產生電路21會等到第一資料選取脈衝訊號進入前導狀態之後，才會產生時脈訊號CLK。
為了說明方便，在以下範例實施例中，將資料選取脈衝訊號DQS作為第一資料選取脈衝訊號，並且將資料選取脈衝訊號DQSB作為第二資料選取脈衝訊號。然而，在另一範例實施例中，第一資料選取脈衝訊號亦可以是指資料選取脈衝訊號DQSB，並且第二資料選取脈衝訊號亦可以是指資料選取脈衝訊號DQS。
圖3是根據本發明一範例實施例所繪示的時脈產生電路的示意圖。
請參照圖3，時脈產生電路21包括控制電路31與時脈輸出電路32，其中控制電路31耦接至時脈輸出電路32。控制電路31用以接收資料選取脈衝訊號DQS與參考電壓訊號VREFRXA，其中參考電壓訊號VREFRXA可以是由時脈產生電路21內部的一參考電壓產生器(未繪示)產生，或者從時脈產生電路21外部接收。控制電路31會判斷資料選取脈衝訊號DQS的電壓值與參考電壓訊號VREFRXA的電壓值之相對關係是否符合預設條件。若資料選取脈衝訊號DQS的電壓值與參考電壓訊號VREFRXA的電壓值之相對關係符合預設條件，控制電路31會產生控制訊號CT。時脈輸出電路32用以接收資料選取脈衝訊號DQS、資料選取脈衝訊號DQSB及控制訊號CT並且響應於資料選取脈衝訊號DQS、資料選取脈衝訊號DQSB及控制訊號CT而輸出時脈訊號CLK。
具體來看，控制電路31包括比較器313與狀態機電路314，其中比較器313耦接至狀態機電路314。比較器313用以比較資料選取脈衝訊號DQS的電壓值與參考電壓訊號VREFRXA的電壓值並根據比較結果輸出比較訊號CS。狀態機電路314用以接收來自於比較器313的比較訊號CS並根據比較訊號CS輸出控制訊號CT。例如，若比較訊號CS是對應於資料選取脈衝訊號DQS的電壓值與參考電壓訊號的電壓值之相對關係符合預設條件之比較結果(例如，比較訊號CS為邏輯高)，則狀態機電路314會輸出控制訊號CT。反之，若比較訊號CS是對應於資料選取脈衝訊號DQS的電壓值與參考電壓訊號的電壓值之相對關係不符合預設條件之比較結果(例如，比較訊號CS為邏輯低)，則狀態機電路314不會輸出控制訊號CT。
在一範例實施例中，控制電路31更包括接收致能電路311，其耦接至比較器313。當處理器核心111(或記憶體控制器112)欲從揮發性記憶體12中讀取資料時，接收致能電路311會從記憶體控制器112接收讀取控制訊號RD。讀取控制訊號RD用於指示記憶體介面113準備接收來自於揮發性記憶體12的資料。響應於讀取控制訊號RD，接收致能電路311會輸出接收致能訊號EN_RX。比較器313會接收接收致能訊號EN_RX並且響應於接收致能訊號EN_RX而開始比較資料選取脈衝訊號DQS的電壓值與參考電壓訊號VREFRXA的電壓值。反之，若未接收到接收致能訊號EN_RX，比較器313(或控制電路31)不會執行比較資料選取脈衝訊號DQS的電壓值與參考電壓訊號VREFRXA的電壓值的操作，並且處於較為省電的閒置/待命狀態。
在一範例實施例中，響應於讀取控制訊號RD，接收致能電路311還會將資料選取脈衝訊號DQS的電壓值調整至一個預設電壓值，其中此預設電壓值與參考電壓訊號VREFRXA的電壓值之相對關係不符合預設條件。如圖3所示，接收致能電路311可以發送一個阻抗致能訊號EN_ODT至晶片內終結(on-die termination)電阻312，其中晶片內終結電阻312位於記憶體介面113內並且耦接至資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB之訊號路徑。響應於阻抗致能訊號EN_ODT，晶片內終結電阻312會被啟動並且藉由調整資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB之訊號路徑上的阻抗來將資料選取脈衝訊號DQS的電壓值調整至此預設電壓值。
時脈輸出電路32包括差動放大器(differential amplifier)321與延遲線電路322，其中差動放大器321耦接至狀態機電路314與延遲線電路322。差動放大器321用以接收控制訊號CT、資料選取脈衝訊號DQS及資料選取脈衝訊號DQSB並且響應於控制訊號CT而對資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB執行差動放大操作。然而，若未接收到控制訊號CT，差動放大器321不會對資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB執行此差動放大操作，並且處於較為省電的閒置/待命狀態。
延遲線電路322用以延遲差動放大器321的輸出訊號並輸出時脈訊號CLK。例如，延遲線電路322包括至少一延遲單元(未繪示)，其中每一個延遲單元可以是一個正向延遲單元或一個反向延遲單元。請同時參照圖2與圖3，由於資料選取脈衝訊號DQS(或資料選取脈衝訊號DQSB)的時脈與來自於揮發性記憶體12之資料訊號Data的時脈是相同或相近的(例如，資料選取脈衝訊號DQS的一個脈波邊緣會對齊資料訊號Data的一個脈波邊緣)，經由延遲線電路322的延遲，時脈訊號CLK會與資料訊號Data相差約1/4個時脈周期(例如，時脈訊號CLK會與資料訊號Data之相位相差約90度)。藉此，資料訊號Data可以基於時脈訊號CLK而被取樣。
在一範例實施例中，控制電路31更包括重置電路315，其耦接至狀態機電路314與時脈輸出電路322。重置電路315用以計數對應於時脈訊號CLK的一個計數值並且判斷此計數值是否符合一計數條件。以揮發性記憶體12為雙倍資料率同步動態隨機存取記憶體為例，時脈訊號CLK的上升緣與下降緣皆會被用來取樣資料訊號Data。因此，在延遲線電路322輸出時脈訊號CLK之後，重置電路315會計算經過了時脈訊號CLK中的幾個脈波邊緣。若一次對於揮發性記憶體12的資料讀取操作是用於讀取n個位元的位元資料，當經過時脈訊號CLK中的m個脈波邊緣(包含上升緣與下降緣)時，重置電路315會設定此計數值為m。當m等於n時，重置電路315會判定此計數值符合此計數條件。例如，n可以是4、8或16等。換言之，若此計數值符合此計數條件(例如，m=n)，表示用於一次的資料讀取操作的時脈訊號CLK已被完整地輸出。因此，若此計數值符合此計數條件，重置電路315會產生重置訊號RES。當狀態機電路314接收到重置訊號RES時，狀態機電路314會響應於重置訊號RES而停止輸出控制訊號CT，使得差動放大器321(或時脈輸出電路32)回復到閒置/待命狀態。在閒置/待命狀態下，時脈輸出電路32不會輸出時脈訊號CLK。
圖4是根據本發明的一範例實施例所繪示的訊號時序圖。
請參照圖4，一開始資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB皆處於未知(unknown)狀態。當讀取控制訊號RD被上拉時，阻抗致能訊號EN_ODT會被上拉，使得資料選取脈衝訊號DQS與資料選取脈衝訊號DQSB的電壓值同步被調整至預設電壓值Vpre。同時，響應於讀取控制訊號RD被上拉，接收致能訊號EN_RX也會被上拉，以開始偵測資料選取脈衝訊號DQS是否進入前導狀態。
如圖4所示，假設參考電壓訊號VREFRXA的電壓值為參考電壓值Vref，其中預設電壓值Vpre高於參考電壓值Vref。在資料選取脈衝訊號DQS進入前導狀態之前，由於資料選取脈衝訊號DQS的電壓值(即預設電壓值Vpre)高於參考電壓訊號VREFRXA的電壓值(即參考電壓值Vref)，控制訊號CT持續被下拉(即控制訊號CT不被輸出)。在資料選取脈衝訊號DQS進入前導狀態之後，由於資料選取脈衝訊號DQS的電壓值被下拉至低於參考電壓值Vref，控制訊號CT會在資料選取脈衝訊號DQS處於前導狀態之期間內被產生(例如，上拉)。響應於控制訊號CT上拉，時脈訊號CLK也會被產生。然後，若用於一次的資料讀取操作的時脈訊號CLK被完整地輸出，重置訊號RES會被上拉，使得控制訊號CT被下拉。
在本範例實施例中，預設電壓值Vpre與參考電壓值Vref都是基於記憶體控制器112之供應電壓VDDQ之電壓值來進行設定。例如，預設電壓值Vpre可(約略地)被設定為記憶體控制器112之供應電壓VDDQ之電壓值的一半(即Vpre=0.5×VDDQ)，而參考電壓值Vref可(約略地)被設定為供應電壓VDDQ之電壓值的0.3倍(即Vref=0.3×VDDQ)。然而，在另一範例實施例中，預設電壓值Vpre與參考電壓值Vref皆可以被提高或降低。
值得一提的是，在圖4的另一範例實施例中，若第一資料選取脈衝訊號是指資料選取脈衝訊號DQSB並且第二資料選取脈衝訊號是指資料選取脈衝訊號DQS，參考電壓訊號VREFRXA的電壓值會被設為參考電壓值Vref’。例如，參考電壓值Vref’可(約略地)被設定為供應電壓VDDQ之電壓值的0.7倍(即Vref’=0.7×VDDQ)。在資料選取脈衝訊號DQSB進入前導狀態之前，由於資料選取脈衝訊號DQSB的電壓值(即預設電壓值Vpre)低於參考電壓訊號VREFRXA的電壓值(即參考電壓值Vref’)，控制訊號CT持續被下拉。在資料選取脈衝訊號DQSB進入前導狀態之後，由於資料選取脈衝訊號DQSB的電壓值被上拉至高於參考電壓值Vref’(例如，資料選取脈衝訊號DQSB的電壓值被上拉至接近供應電壓VDDQ的電壓值)，控制訊號CT會在資料選取脈衝訊號DQSB處於前導狀態之期間內被產生(例如，上拉)。
換言之，若第一資料選取脈衝訊號是指資料選取脈衝訊號DQS，第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係符合預設條件是指第一資料選取脈衝訊號的第一電壓值低於參考電壓訊號的參考電壓值；而第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係不符合預設條件是指第一資料選取脈衝訊號的第一電壓值不低於(或高於)參考電壓訊號的參考電壓值。此外，若第一資料選取脈衝訊號是指資料選取脈衝訊號DQSB，則第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係符合預設條件是指第一資料選取脈衝訊號的第一電壓值高於參考電壓訊號的參考電壓值；而第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值之相對關係不符合預設條件是指第一資料選取脈衝訊號的第一電壓值不高於(或低於)參考電壓訊號的參考電壓值。
圖5是根據本發明的另一範例實施例所繪示的記憶體儲存裝置的示意圖。
請參照圖5，記憶體儲存裝置50例如是固態硬碟(Solid State Drive, SSD)等同時包含可複寫式非揮發性記憶體模組506與非揮發性記憶體508的記憶體儲存裝置。記憶體儲存裝置50可以與一主機系統一起使用，而主機系統可將資料寫入至記憶體儲存裝置50或從記憶體儲存裝置50中讀取資料。例如，所提及的主機系統為可實質地與記憶體儲存裝置50配合以儲存資料的任意系統，例如，桌上型電腦、筆記型電腦、數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等。
記憶體儲存裝置50包括連接介面單元502、記憶體控制電路單元504、可複寫式非揮發性記憶體模組506及揮發性記憶體508。連接介面單元502用於將記憶體儲存裝置50連接至主機系統。在本範例實施例中，連接介面單元502是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元502亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準或其他適合的標準。連接介面單元502可與記憶體控制電路單元504封裝在一個晶片中，或者連接介面單元502也可以是佈設於一包含記憶體控制電路單元504之晶片外。
記憶體控制電路單元504用以根據主機系統的指令在可複寫式非揮發性記憶體模組506中進行資料的寫入、讀取與抹除等運作。可複寫式非揮發性記憶體模組506是耦接至記憶體控制電路單元504並且用以儲存主機系統所寫入之資料。可複寫式非揮發性記憶體模組506可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、複數階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本範例實施例中，記憶體控制電路單元504也具有與圖1至圖4之範例實施例所提及的記憶體控制電路單元11相同或相似的功能及/或電子電路結構，並且揮發性記憶體508相同或相似於圖1之範例實施例所提及的揮發性記憶體12。因此，關於記憶體控制電路單元504與揮發性記憶體508之說明請參照圖1至圖4之範例實施例即可，在此便不贅述。
值得一提的是，圖3所繪示的電子電路結構僅為部分範例實施例中時脈產生器31與取樣電路32的示意圖，而非用以限定本發明。在部分未提及的應用中，更多的電子元件可以被加入至時脈產生器31與取樣電路32的任一者中，以提供額外的功能。此外，在部分未提及的應用中，時脈產生器31與取樣電路32的任一者之電路布局及/或元件耦接關係也可以被適當地改變，以符合實務上的需求。
圖6是根據本發明的一範例實施例所繪示的時脈產生方法的流程圖。此時脈產生方法可適用於圖1或圖5之範例實施例所提及的記憶體儲存裝置。以下將以圖1、圖2搭配圖6來進行說明。
請參照圖1、圖2及圖6，在步驟S601中，時脈產生電路21從揮發性記憶體12接收第一資料選取脈衝訊號(例如，資料選取脈衝訊號DQS)與第二資料選取脈衝訊號(例如，資料選取脈衝訊號DQSB)。在步驟S602中，判斷第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係是否符合預設條件。例如，在一範例實施例中，第一資料選取脈衝訊號是指資料選取脈衝訊號DQS，則在步驟S602中，可判斷資料選取脈衝訊號DQS之電壓值是否低於此參考電壓值；若是，可判定第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件；若否，可判定第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係不符合預設條件。或者，在另一範例實施例中，第一資料選取脈衝訊號是指資料選取脈衝訊號DQSB，則在步驟S602中，可判斷資料選取脈衝訊號DQSB之電壓值是否高於此參考電壓值；若是，可判定第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件；若否，可判定第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係不符合預設條件。
若步驟S602之判斷結果為「是」，在步驟S603中，時脈產生電路21響應於第一資料選取脈衝訊號與第二資料選取脈衝訊號而產生時脈訊號CLK。在步驟S604中，取樣電路22基於時脈訊號CLK之上升緣與下降緣來取樣來自於揮發性記憶體12的資料訊號Data。此外，若步驟S602之判斷結果為「否」，步驟S602可重複被執行，直到判定第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係符合預設條件為止。
然而，圖6中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖6中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖6的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明可基於來自於揮發性記憶體之資料選取脈衝訊號之電壓值與參考電壓訊號之參考電壓值的相對關係是否符合預設條件，來判斷資料選取脈衝訊號是否已進入前導狀態。若資料選取脈衝訊號已進入前導狀態，即可利用成對之資料選取脈衝訊號產生時脈訊號。然後，所產生的時脈訊號即可用來對來自於揮發性記憶體之資料訊號進行取樣。藉此，可增加取樣來自於揮發性記憶體之資料訊號的精確性。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、50‧‧‧記憶體儲存裝置
11‧‧‧記憶體控制電路單元
111‧‧‧處理器核心
112‧‧‧記憶體控制器
113‧‧‧記憶體介面
12‧‧‧揮發性記憶體
21‧‧‧時脈產生電路
22‧‧‧取樣電路
311‧‧‧接收致能電路
312‧‧‧晶片內終結電阻
313‧‧‧比較器
314‧‧‧狀態機電路
315‧‧‧重置電路
321‧‧‧差動放大器
322‧‧‧延遲線電路
502‧‧‧連接介面單元
504‧‧‧記憶體控制電路單元
506‧‧‧可複寫式非揮發性記憶體模組
508‧‧‧揮發性記憶體
S601‧‧‧步驟(從揮發性記憶體接收第一資料選取脈衝訊號與第二資料選取脈衝訊號)
S602‧‧‧步驟(判斷第一資料選取脈衝訊號的第一電壓值與參考電壓訊號的參考電壓值的相對關係是否符合預設條件)
S603‧‧‧步驟(響應於第一資料選取脈衝訊號與第二資料選取脈衝訊號而產生時脈訊號)
S604‧‧‧步驟(基於所述時脈訊號之上升緣與下降緣來取樣來自於揮發性記憶體的資料訊號)
圖1是根據本發明的一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖2是根據本發明的一範例實施例所繪示的記憶體介面的示意圖。 圖3是根據本發明一範例實施例所繪示的時脈產生電路的示意圖。 圖4是根據本發明的一範例實施例所繪示的訊號時序圖。 圖5是根據本發明的另一範例實施例所繪示的記憶體儲存裝置的示意圖。 圖6是根據本發明的一範例實施例所繪示的時脈產生方法的流程圖。
21‧‧‧時脈產生電路
311‧‧‧接收致能電路
312‧‧‧晶片內終結電阻
313‧‧‧比較器
314‧‧‧狀態機電路
315‧‧‧重置電路
321‧‧‧差動放大器
322‧‧‧延遲線電路

Claims (30)

  1. 一種記憶體介面，用於將一記憶體控制器連接至一揮發性記憶體，該記憶體介面包括： 一取樣電路，用以耦接至該記憶體控制器；以及 一時脈產生電路，耦接至該取樣電路、該記憶體控制器及該揮發性記憶體， 其中該時脈產生電路用以從該揮發性記憶體接收一第一資料選取脈衝訊號與一第二資料選取脈衝訊號，其中該第一資料選取脈衝訊號與該第二資料選取脈衝訊號為相互對應的差動訊號， 其中若該第一資料選取脈衝訊號的一第一電壓值與一參考電壓訊號的一參考電壓值的一相對關係符合一預設條件，該時脈產生電路更用以響應於該第一資料選取脈衝訊號與該第二資料選取脈衝訊號而產生一時脈訊號， 其中該取樣電路用以基於該時脈訊號之一上升緣與一下降緣來取樣來自於該揮發性記憶體的一資料訊號。
  2. 如申請專利範圍第1項所述的記憶體介面，其中該時脈產生電路包括： 一控制電路，用以接收該第一資料選取脈衝訊號與該參考電壓訊號並且若該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件，產生一控制訊號；以及 一時脈輸出電路，耦接該控制電路並且用以接收該第一資料選取脈衝訊號、該第二資料選取脈衝訊號及該控制訊號， 其中該時脈輸出電路更用以響應於該第一資料選取脈衝訊號、該第二資料選取脈衝訊號及該控制訊號而輸出該時脈訊號。
  3. 如申請專利範圍第2項所述的記憶體介面，其中該控制電路包括： 一比較器，用以比較該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值並輸出一比較訊號；以及 一狀態機電路，耦接至該比較器並且用以根據該比較訊號輸出該控制訊號。
  4. 如申請專利範圍第3項所述的記憶體介面，其中該控制電路更包括： 一接收致能電路，耦接至該比較器， 其中該接收致能電路用以從該記憶體控制器接收一讀取控制訊號並響應於該讀取控制訊號而輸出一接收致能訊號， 其中該比較器響應於該接收致能訊號而比較該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值。
  5. 如申請專利範圍第4項所述的記憶體介面，其中該接收致能電路更用以響應於該讀取控制訊號而將該第一資料選取脈衝訊號的該第一電壓值調整至一預設電壓值， 其中該預設電壓值與該參考電壓訊號的該參考電壓值的一相對關係不符合該預設條件。
  6. 如申請專利範圍第2項所述的記憶體介面，其中該時脈輸出電路包括： 一差動放大器，用以響應於該控制訊號而對該第一資料選取脈衝訊號與該第二資料選取脈衝訊號執行一差動放大操作。
  7. 如申請專利範圍第6項所述的記憶體介面，其中該時脈輸出電路更包括： 一延遲線電路，耦接至該差動放大器並且用以延遲該差動放大器的一輸出訊號並輸出該時脈訊號， 其中該時脈訊號與該資料訊號相差1/4個時脈周期。
  8. 如申請專利範圍第3項所述的記憶體介面，其中該控制電路更包括： 一重置電路，耦接至該狀態機電路與該時脈輸出電路並且用以計數對應於該時脈訊號的一計數值， 其中若該計數值符合一計數條件，該重置電路更用以產生一重置訊號， 其中該狀態機電路更用以響應於該重置訊號而停止輸出該控制訊號。
  9. 如申請專利範圍第2項所述的記憶體介面，其中該控制訊號是在於該第一資料選取脈衝訊號處於一前導狀態之期間內被產生， 其中在該第一資料選取脈衝訊號處於該前導狀態之期間內，該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件。
  10. 一種記憶體控制電路單元，用於控制一揮發性記憶體，該記憶體控制電路單元包括： 一處理器核心； 一記憶體控制器，耦接至該處理器核心；以及 一記憶體介面，耦接至該記憶體控制器與該揮發性記憶體， 其中該記憶體介面用以從該揮發性記憶體接收一第一資料選取脈衝訊號與一第二資料選取脈衝訊號，其中該第一資料選取脈衝訊號與該第二資料選取脈衝訊號為相互對應的差動訊號， 其中若該第一資料選取脈衝訊號的一第一電壓值與一參考電壓訊號的一參考電壓值的一相對關係符合一預設條件，該記憶體介面更用以響應於該第一資料選取脈衝訊號與該第二資料選取脈衝訊號而產生一時脈訊號， 其中該記憶體介面更用以基於該時脈訊號之一上升緣與一下降緣來取樣來自於該揮發性記憶體的一資料訊號。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中該記憶體介面包括： 一取樣電路，用以接收該資料訊號與該時脈訊號並基於該時脈訊號之該上升緣與該時脈訊號之該下降緣來取樣該資料訊號；以及 一時脈產生電路，耦接至該取樣電路並且用以接收該第一資料選取脈衝訊號與該第二資料選取脈衝訊號， 其中若該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件，該時脈產生電路響應於該第一資料選取脈衝訊號與該第二資料選取脈衝訊號而產生該時脈訊號。
  12. 如申請專利範圍第11項所述的記憶體控制電路單元，其中該時脈產生電路包括： 一控制電路，用以接收該第一資料選取脈衝訊號與該參考電壓訊號並且若該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件，產生一控制訊號；以及 一時脈輸出電路，耦接該控制電路並且用以接收該第一資料選取脈衝訊號、該第二資料選取脈衝訊號及該控制訊號， 其中該時脈輸出電路更用以響應於該第一資料選取脈衝訊號、該第二資料選取脈衝訊號及該控制訊號而輸出該時脈訊號。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該控制電路包括： 一比較器，用以比較該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值並輸出一比較訊號；以及 一狀態機電路，耦接至該比較器並且用以根據該比較訊號輸出該控制訊號。
  14. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該控制電路更包括： 一接收致能電路，耦接至該比較器， 其中該接收致能電路用以從該記憶體控制器接收一讀取控制訊號並響應於該讀取控制訊號而輸出一接收致能訊號， 其中該比較器響應於該接收致能訊號而比較該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值。
  15. 如申請專利範圍第14項所述的記憶體控制電路單元，其中該接收致能電路更用以響應於該讀取控制訊號而將該第一資料選取脈衝訊號的該第一電壓值調整至一預設電壓值， 其中該預設電壓值與該參考電壓訊號的該參考電壓值的一相對關係不符合該預設條件。
  16. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該時脈輸出電路包括： 一差動放大器，用以響應於該控制訊號而對該第一資料選取脈衝訊號與該第二資料選取脈衝訊號執行一差動放大操作。
  17. 如申請專利範圍第16項所述的記憶體控制電路單元，其中該時脈輸出電路更包括： 一延遲線電路，耦接至該差動放大器並且用以延遲該差動放大器的一輸出訊號並輸出該時脈訊號， 其中該時脈訊號與該資料訊號相差1/4個時脈周期。
  18. 如申請專利範圍第13項所述的記憶體控制電路單元，其中該控制電路更包括： 一重置電路，耦接至該狀態機電路與該時脈輸出電路並且用以計數對應於該時脈訊號的一計數值， 其中若該計數值符合一計數條件，該重置電路更用以產生一重置訊號， 其中該狀態機電路更用以響應於該重置訊號而停止輸出該控制訊號。
  19. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該控制訊號是在於該第一資料選取脈衝訊號處於一前導狀態之期間內被產生， 其中在該第一資料選取脈衝訊號處於該前導狀態之期間內，該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件。
  20. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組； 一揮發性記憶體；以及 一記憶體控制電路單元，耦接至該連接介面單元、該可複寫式非揮發性記憶體模組及該揮發性記憶體， 其中該揮發性記憶體用以發送一第一資料選取脈衝訊號與一第二資料選取脈衝訊號，其中該記憶體控制電路單元用以接收該第一資料選取脈衝訊號與該第二資料選取脈衝訊號，其中該第一資料選取脈衝訊號與該第二資料選取脈衝訊號為相互對應的差動訊號， 其中若該第一資料選取脈衝訊號的一第一電壓值與一參考電壓訊號的一參考電壓值的一相對關係符合一預設條件，該記憶體控制電路單元更用以響應於該第一資料選取脈衝訊號與該第二資料選取脈衝訊號而產生一時脈訊號， 其中該記憶體控制電路單元更用以基於該時脈訊號之一上升緣與一下降緣來取樣來自於該揮發性記憶體的一資料訊號。
  21. 如申請專利範圍第20項所述的記憶體儲存裝置，其中該記憶體控制電路單元包括一記憶體介面， 其中該記憶體介面包括： 一取樣電路，用以接收該資料訊號與該時脈訊號並基於該時脈訊號之該上升緣與該時脈訊號之該下降緣來取樣該資料訊號；以及 一時脈產生電路，耦接至該取樣電路並且用以接收該第一資料選取脈衝訊號與該第二資料選取脈衝訊號， 其中若該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件，該時脈產生電路響應於該第一資料選取脈衝訊號與該第二資料選取脈衝訊號而產生該時脈訊號。
  22. 如申請專利範圍第21項所述的記憶體儲存裝置，其中該時脈產生電路包括： 一控制電路，用以接收該第一資料選取脈衝訊號與該參考電壓訊號並且若該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件，產生一控制訊號；以及 一時脈輸出電路，耦接該控制電路並且用以接收該第一資料選取脈衝訊號、該第二資料選取脈衝訊號及該控制訊號， 其中該時脈輸出電路更用以響應於該第一資料選取脈衝訊號、該第二資料選取脈衝訊號及該控制訊號而輸出該時脈訊號。
  23. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該控制電路包括： 一比較器，用以比較該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值並輸出一比較訊號；以及 一狀態機電路，耦接至該比較器並且用以根據該比較訊號輸出該控制訊號。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中該控制電路更包括： 一接收致能電路，耦接至該比較器， 其中該接收致能電路用以從該記憶體控制器接收一讀取控制訊號並響應於該讀取控制訊號而輸出一接收致能訊號， 其中該比較器響應於該接收致能訊號而比較該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值。
  25. 如申請專利範圍第24項所述的記憶體儲存裝置，其中該接收致能電路更用以響應於該讀取控制訊號而將該第一資料選取脈衝訊號的該第一電壓值調整至一預設電壓值， 其中該預設電壓值與該參考電壓訊號的該參考電壓值的一相對關係不符合該預設條件。
  26. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該時脈輸出電路包括： 一差動放大器，用以響應於該控制訊號而對該第一資料選取脈衝訊號與該第二資料選取脈衝訊號執行一差動放大操作。
  27. 如申請專利範圍第26項所述的記憶體儲存裝置，其中該時脈輸出電路更包括： 一延遲線電路，耦接至該差動放大器並且用以延遲該差動放大器的一輸出訊號並輸出該時脈訊號， 其中該時脈訊號與該資料訊號相差1/4個時脈周期。
  28. 如申請專利範圍第23項所述的記憶體儲存裝置，其中該控制電路更包括： 一重置電路，耦接至該狀態機電路與該時脈輸出電路並且用以計數對應於該時脈訊號的一計數值， 其中若該計數值符合一計數條件，該重置電路更用以產生一重置訊號， 其中該狀態機電路更用以響應於該重置訊號而停止輸出該控制訊號。
  29. 如申請專利範圍第22項所述的記憶體儲存裝置，其中該控制訊號是在於該第一資料選取脈衝訊號處於一前導狀態之期間內被產生， 其中在該第一資料選取脈衝訊號處於該前導狀態之期間內，該第一資料選取脈衝訊號的該第一電壓值與該參考電壓訊號的該參考電壓值的該相對關係符合該預設條件。
  30. 一種時脈產生方法，用於將一記憶體控制器連接至一揮發性記憶體的一記憶體介面，該時脈產生方法包括： 從該揮發性記憶體接收一第一資料選取脈衝訊號與一第二資料選取脈衝訊號，其中該第一資料選取脈衝訊號與該第二資料選取脈衝訊號為相互對應的差動訊號； 若該第一資料選取脈衝訊號的一第一電壓值與一參考電壓訊號的一參考電壓值的一相對關係符合一預設條件，響應於該第一資料選取脈衝訊號與該第二資料選取脈衝訊號而產生一時脈訊號；以及 基於該時脈訊號之一上升緣與一下降緣來取樣來自於該揮發性記憶體的一資料訊號。
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