TWI597807B - 無基板之晶片封裝構造 - Google Patents

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Description

無基板之晶片封裝構造
本發明係有關於半導體晶片封裝領域，特別係有關於一種無基板之晶片封裝構造，可適用於扇出型晶圓級晶片尺寸封裝架構(Fan-Out Wafer-Level Chip Scale Package,FOWLCSP)以及適用於扇出型面板級晶片尺寸封裝架構(Fan-Out Panel-Level Chip Scale Package,FOPLCSP)。
在傳統晶片封裝構造中，利用基板承載晶片，並利用基板之線路結構與鍍通孔結構電性導通晶片之積體電路。然而在先進的無基板之晶片封裝構造中，基板被省略，並利用以往形成晶片表面之重配置線路層提供晶片對外電連接之扇出線路。重配置線路層不僅要形成在晶片上，更要線路拉長並扇出延伸到其它封裝材料上，受到不同材料間熱膨脹係數的不匹配引起的熱應力作用下，扇出線路容易斷裂。習知扇出型晶圓級晶片尺寸封裝構造中，重配置線路層的線路斷裂問題正是一個急需要解決的課題。
為了解決上述之問題，本發明之主要目的係在於提供一種無基板之晶片封裝構造，用以避免在封膠體上的扇出線路 發生斷裂問題。
本發明的目的及解決其技術問題是採用以下技術方案來實現的。本發明揭示一種無基板之晶片封裝構造，包含一晶片、一封膠體、一重配置線路層以及至少一線路加勁層。該晶片係具有一主動面以及複數個在該主動面周邊之側面。該封膠體係包覆該晶片之該些側面，該封膠體係具有一表面，其係形成在該主動面之周邊並與該主動面為共平面。該重配置線路層係形成於該晶片之該主動面及該封膠體之該表面上，該重配置線路層係包含至少一經過該主動面與該封膠體之間的一界面之線路。該線路加勁層係形成於該至少一線路之一區段上，其中該區段係位於在該主動面與該封膠體之間的該界面上。
本發明的目的及解決其技術問題還可採用以下技術措施進一步實現。
在前述晶片封裝構造中，該封膠體之該表面係可為環形圍繞該晶片之該主動面。
在前述晶片封裝構造中，該線路加勁層之厚度係可不小於該線路之百分之五十。
在前述晶片封裝構造中，該線路加勁層係可為一電鍍線路之局部再疊加，該線路加勁層之一底面係可導電地貼附於該線路，該線路加勁層之兩端為斷路結構。
在前述晶片封裝構造中，該線路加勁層之導電率係可不小於該重配置線路層之導電率。
在前述晶片封裝構造中，可另包含複數個第一接合端子與至少一第二接合端子，該些第一接合端子係可位於該晶片之該主動面上並電連接至該重配置線路層，該第二接合端子係可位於該封膠體之該表面上並電連接至該重配置線路層之該線路。
在前述晶片封裝構造中，該線路加勁層之長度係可小於該第二接合端子至最鄰近之該些第一接合端子之間隙，以使該線路加勁層不直接連接該第二接合端子與前述最鄰近之該些第一接合端子。
在前述晶片封裝構造中，該些第一接合端子與該第二接合端子係可包含複數個銲球。
在前述晶片封裝構造中，該封膠體之模封厚度係可一致相同於該晶片之晶片厚度，以顯露於該晶片之一背面，以達到晶片厚度等級的超薄封裝。
在前述晶片封裝構造中，另包含一保護層，係覆蓋該主動面與該封膠體之該表面，並且該保護層係具有足以密封該重配置線路層與該線路加勁層之厚度，用以避免線路外露。
在前述晶片封裝構造中，該線路係可直接貼觸至該主動面，亦直接貼觸至該封膠體之該表面，故可節省內介電層之層數。
藉由上述的技術手段，本發明可以增加無基板之晶片封裝構造中重配置線路之線路強度，以防止在應力敏感區域線路斷裂之問題。
S‧‧‧間隙
100‧‧‧晶片封裝構造
110‧‧‧晶片
111‧‧‧主動面
112‧‧‧側面
113‧‧‧背面
114‧‧‧銲墊
120‧‧‧封膠體
121‧‧‧表面
122‧‧‧界面
130‧‧‧重配置線路層
131‧‧‧線路
140‧‧‧線路加勁層
141‧‧‧底面
150‧‧‧第一接合端子
160‧‧‧第二接合端子
170‧‧‧保護層
第1圖：依據本發明之一具體實施例，一種無基板之晶片封裝構造之截面示意圖。
第2圖：依據本發明之一具體實施例，該無基板之晶片封裝構造之局部放大圖。
以下將配合所附圖示詳細說明本發明之實施例，然應注意的是，該些圖示均為簡化之示意圖，僅以示意方法來說明本發明之基本架構或實施方法，故僅顯示與本案有關之元件與組合關係，圖中所顯示之元件並非以實際實施之數目、形狀、尺寸做等比例繪製，某些尺寸比例與其他相關尺寸比例或已誇張或是簡化處理，以提供更清楚的描述。實際實施之數目、形狀及尺寸比例為一種選置性之設計，詳細之元件佈局可能更為複雜。
依據本發明之一具體實施例，一種無基板之晶片封裝構造100舉例說明於第1圖之截面示意圖以及第2圖之局部放大圖。一種無基板之晶片封裝構造100係包含一晶片110、一封膠體120、一重配置線路層130以及至少一線路加勁層140。
請參閱第1及2圖，該晶片110係具有一主動面111以及複數個在該主動面111周邊之側面112。該主動面111上係設置有複數個銲墊114。該晶片110之主體材質係可為矽(Si)，而具有較小的熱膨脹係數。積體電路係可製作於該主動面111上(圖中未 繪出)，而該些銲墊114係為積體電路之對外連接電極。
該封膠體120係包覆該晶片110之該些側面112，該封膠體120係具有一表面121，其係形成在該主動面111之周邊並與該主動面111為共平面。該封膠體120之該表面121係可為環形圍繞該晶片110之該主動面111。該封膠體120具體可為一模封環氧化合物(Epoxy Molding Compound,EMC)，而具有大於該晶片110之較大的熱膨脹係數。在加熱處理過程中，該主動面111與該封膠體120之間可能產生熱應力。在本實施例中，該封膠體120之模封厚度係可一致相同於該晶片110之晶片厚度，以顯露於該晶片110之一背面113，以達到最薄化的封裝。
該重配置線路層130係形成於該晶片110之該主動面111及該封膠體120之該表面121上，該重配置線路層130係包含至少一線路131，其係經過該主動面111與該封膠體120之間的該界面122。因此，該線路131同時形成在該主動面111上與在該封膠體120上並連續地穿過該晶片110與該封膠體120的不同材料交界面。該線路131係較佳地可直接貼觸至該主動面111，亦直接貼觸至該封膠體120之該表面121，故可節省內介電層之層數。
該線路加勁層140係形成於該至少一線路131之一區段上，其中該區段係位於在該主動面111與該封膠體120之間的該界面122上。較佳地，該線路加勁層140之厚度係可不小於該線路131之百分之五十。該線路加勁層140之主體材質係可與該線路131之主體材質相同，例如銅。該線路加勁層140之形成係可由二 次電鍍於特定局部區域形成，即是利用額外局部電鍍(additional partial plating)方式形成。較佳地，該線路加勁層140之導電率係可不小於該重配置線路層130之導電率。
更具體地，該線路加勁層140係可為一電鍍線路之局部再疊加，該線路加勁層140之一底面141係可導電地貼附於該線路131，該線路加勁層140之兩端為斷路結構。
此外，該晶片封裝構造100係可另包含複數個第一接合端子150與至少一第二接合端子160，該些第一接合端子150係可位於該晶片110之該主動面111上並電連接至該重配置線路層130，該第二接合端子160係可位於該封膠體120之該表面121上並電連接至該重配置線路層130之該線路131。該些第一接合端子150與該第二接合端子160係可包含複數個銲球。
在一具體結構中，該線路加勁層140之長度係可小於該第二接合端子160至最鄰近之該些第一接合端子150之間隙S，以使該線路加勁層140不直接連接該第二接合端子160與前述最鄰近之該些第一接合端子150，藉以有利於使用額外局部電鍍方法形成該線路加勁層140。
在本實施例中，該晶片封裝構造100係可另包含一保護層170，係覆蓋該主動面111顯露於該重配置線路層130之一中央區域，亦覆蓋該封膠體120之該表面112顯露於該重配置線路層130之一周邊區域。並且，該保護層170係具有足以密封該重配置線路層130與該線路加勁層140之厚度，以防止線路外露。該保護 層170之材質係可為聚亞醯胺(Polyimide,PI)。
因此，本發明藉由該線路加勁層140及其組合關係，該晶片110與該封膠體120兩者即使存在有熱膨脹係數的不匹配(CTE mismatch)，由此引起的應力也不會造成該線路131之斷裂。如第2圖所示，在熱應力作用下，即使該線路131產生局部的裂痕，該線路加勁層140亦具有導電性質，故不會造成該線路131的電性短路。
以上所揭露的僅為本發明實施例，不以此來限定本發明之權利範圍，因此依本發明權利要求所作的等同變化，仍屬本發明所涵蓋的範圍。
S‧‧‧間隙
100‧‧‧晶片封裝構造
110‧‧‧晶片
111‧‧‧主動面
112‧‧‧側面
113‧‧‧背面
114‧‧‧銲墊
120‧‧‧封膠體
121‧‧‧表面
122‧‧‧界面
130‧‧‧重配置線路層
131‧‧‧線路
140‧‧‧線路加勁層
150‧‧‧第一接合端子
160‧‧‧第二接合端子
170‧‧‧保護層

Claims (9)

  1. 一種無基板之晶片封裝構造，包含：一晶片，係具有一主動面以及複數個在該主動面周邊之側面；一封膠體，係包覆該晶片之該些側面，該封膠體係具有一表面，其係形成在該主動面之周邊並與該主動面為共平面；一重配置線路層，係形成於該晶片之該主動面及該封膠體之該表面上，該重配置線路層係包含至少一經過該主動面與該封膠體之間的一界面之線路；至少一線路加勁層，係形成於該至少一線路之一區段上，其中該區段係位於在該主動面與該封膠體之間的該界面上；以及複數個第一接合端子與至少一第二接合端子，該些第一接合端子係位於該晶片之該主動面上並電連接至該重配置線路層，該第二接合端子係位於該封膠體之該表面上並電連接至該重配置線路層之該線路，其中該線路加勁層之長度係小於該第二接合端子至最鄰近之該些第一接合端子之間隙，以使該線路加勁層不直接連接該第二接合端子與前述最鄰近之該些第一接合端子。
  2. 如申請專利範圍第1項所述之無基板之晶片封裝構造，其中該封膠體之該表面係為環形圍繞該晶片之該主動面。
  3. 如申請專利範圍第1項所述之無基板之晶片封裝構造，其中 該線路加勁層之厚度係不小於該線路之百分之五十。
  4. 如申請專利範圍第1項所述之無基板之晶片封裝構造，其中該線路加勁層係為一電鍍線路之局部再疊加，該線路加勁層之一底面係導電地貼附於該線路，該線路加勁層之兩端為斷路結構。
  5. 如申請專利範圍第4項所述之無基板之晶片封裝構造，其中該線路加勁層之導電率係不小於該重配置線路層之導電率。
  6. 如申請專利範圍第1項所述之無基板之晶片封裝構造，其中該些第一接合端子與該第二接合端子係包含複數個銲球。
  7. 如申請專利範圍第1項所述之無基板之晶片封裝構造，其中該封膠體之模封厚度係一致相同於該晶片之晶片厚度，以顯露於該晶片之一背面。
  8. 如申請專利範圍第1項所述之無基板之晶片封裝構造，另包含一保護層，係覆蓋該主動面與該封膠體之該表面，並且密封該重配置線路層與該線路加勁層。
  9. 如申請專利範圍第1至8項任一項所述之無基板之晶片封裝構造，其中該線路係直接貼觸至該主動面，亦直接貼觸至該封膠體之該表面。
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