TWI596780B - 陣列基板 - Google Patents

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TWI596780B
TWI596780B TW103137083A TW103137083A TWI596780B TW I596780 B TWI596780 B TW I596780B TW 103137083 A TW103137083 A TW 103137083A TW 103137083 A TW103137083 A TW 103137083A TW I596780 B TWI596780 B TW I596780B
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Description

陣列基板
本發明係關於一種陣列基板，尤指一種具有不對稱的薄膜電晶體設計而具有縮減之畫素尺寸之陣列基板。
顯示面板的陣列基板(亦稱為薄膜電晶體基板)包括複數條閘極線與資料線，其中閘極線與資料線彼此交叉而定義出畫素陣列，且畫素陣列包括複數個呈陣列排列的次畫素。隨著市場需求的變化，高解析度是目前顯示面板的重要發展趨勢。例如，目前市場上已出現採用FHD解析度(1920*1080)顯示面板的智慧型手機。然而，受限於製程能力的極限，次畫素的尺寸無法進一步的縮減，成為了高解析度顯示面板發展上的一大瓶頸。
本發明之目的之一在於提供一種具有高解析度之陣列基板。
本發明之一實施例提供一種陣列基板，包括一基底、複數條閘極線、複數條第一資料線、複數條第二資料線、複數個第一薄膜電晶體以及複數個第二薄膜電晶體。閘極線設置於基底上並實質上分別沿一第一方向延伸。第一資料線與第二資料線設置於基底上並實質上分別沿一第二方向延伸。第一資料線與第二資料線係沿第一方向上依序交替排列，各第一資料線具有複數條第一資料線段，分別設置於兩相鄰之閘極線之間，且各第二資料線具有複數條第二資料線段，分別設置於兩相鄰之閘極線之間。第一薄膜電晶體設置於基底上。各第一薄膜電晶體包括一第一閘極、一第一源極與一第 一汲極，其中第一閘極連接於對應之閘極線，第一源極連接於對應之兩相鄰之第一資料線段之間並與對應之第一閘極至少部分重疊。第二薄膜電晶體設置於基底上。各第二薄膜電晶體包括一第二閘極、一第二源極與一第二汲極，其中第二閘極連接於對應之閘極線，且第二源極連接於對應之兩相鄰之第二資料線段之間並與對應之第二閘極至少部分重疊。在第一方向上依序排列之第一資料線段、第二資料線段以及下一個第一資料線段依序定義出一第一間距以及一第二間距，其中第二間距大於第一間距。分別對應上述依序排列之第一資料線段、第二資料線段以及下一個第一資料線段而在第一方向上依序排列之第一源極、第二源極及下一個第一源極係依序定義出一第三間距及一第四間距，其中第三間距大於第一間距，且第四間距小於第二間距。
1‧‧‧陣列基板
10‧‧‧基底
GL‧‧‧閘極線
DL1‧‧‧第一資料線
DL2‧‧‧第二資料線
T1‧‧‧第一薄膜電晶體
T2‧‧‧第二薄膜電晶體
L1‧‧‧第一方向
L2‧‧‧第二方向
DL1_1‧‧‧第一資料線段
DL2_2‧‧‧第二資料線段
G1‧‧‧第一閘極
SE1‧‧‧第一半導體通道層
S1‧‧‧第一源極
D1‧‧‧第一汲極
GI‧‧‧閘極絕緣層
G2‧‧‧第二閘極
SE2‧‧‧第二半導體通道層
S2‧‧‧第二源極
D2‧‧‧第二汲極
W1‧‧‧第一間距
W2‧‧‧第二間距
W3‧‧‧第三間距
W4‧‧‧第四間距
E1‧‧‧第一邊緣
E2‧‧‧第二邊緣
L3‧‧‧第三方向
Cx‧‧‧凹陷部
Px‧‧‧突出部
PE1‧‧‧第一畫素電極
PE2‧‧‧第二畫素電極
12‧‧‧介電層
12H‧‧‧開口
1’‧‧‧陣列基板
W1’‧‧‧第一間距
W2’‧‧‧第二間距
W3’‧‧‧第三間距
W4’‧‧‧第四間距
2‧‧‧陣列基板
E3‧‧‧第三邊緣
E4‧‧‧第四邊緣
3‧‧‧陣列基板
Cx1‧‧‧第一凹陷部
Px1‧‧‧第一突出部
Px2‧‧‧第二突出部
Cx2‧‧‧第二凹陷部
第1圖繪示了本發明之第一實施例之陣列基板的上視圖。
第2圖繪示了第1圖之陣列基板沿剖線A-A’與剖線B-B’的剖視圖。
第3圖繪示了本發明之一對照實施例之陣列基板的上視圖。
第4圖繪示了本發明之第二實施例之陣列基板的上視圖。
第5圖繪示了第4圖之陣列基板沿剖線C-C’與剖線D-D’的剖視圖。
第6圖繪示了本發明之第三實施例之陣列基板的上視圖。
第7圖繪示了第6圖之陣列基板沿剖線E-E’與剖線F-F’的剖視圖。
為使熟悉本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖與第2圖。第1圖繪示了本發明之第一實施例之陣 列基板的上視圖，第2圖繪示了第1圖之陣列基板沿剖線A-A’與剖線B-B’的剖視圖。如第1圖與第2圖所示，本實施例之陣列基板1包括基底10、複數條閘極線GL、複數條第一資料線DL1與複數條第二資料線DL2、複數個第一薄膜電晶體T1以及複數個第二薄膜電晶體T2。基底10可具有透光特性，但不以此為限。基底10可包括硬質基底或可撓式基底例如玻璃基底、塑膠基底、石英基底、藍寶石基底或其它適合之基底。閘極線GL係設置於基底10上並實質上分別沿一第一方向L1延伸；第一資料線DL1與第二資料線DL2係設置於基底10上並實質上分別沿一第二方向L2延伸。在本實施例中，第一方向L1與第二方向L2可以實質上互相垂直，例如第一方向L1例如為第1圖之向右延伸的方向，而第二方向L2為第1圖之向下延伸的方向，但不以此為限。閘極線GL實質上係沿第二方向L2平行排列，且相鄰的閘極線GL可以具有實質上相等的間距，但不以此為限。第一資料線DL1與第二資料線DL2實質上係沿第一方向L1上依序交替平行排列，也就是說，在第一方向L1上，資料線的排列由左至右依序以第一資料線DL1與第二資料線DL2的順序重覆排列。此外，各第一資料線DL1具有複數條第一資料線段DL1_1，分別設置於兩相鄰之閘極線GL之間；各第二資料線DL2具有複數條第二資料線段DL2_2，分別設置於兩相鄰之閘極線GL之間。
第一薄膜電晶體T1係設置於基底10上，且各第一薄膜電晶體T1包括一第一閘極G1、一第一半導體通道層SE1、一第一源極S1以及一第一汲極D1，其中第一閘極G1連接於對應之閘極線GL；第一半導體通道層SE1設置於第一閘極G1上並利用一閘極絕緣層GI(第1圖未示)與第一閘極G1絕緣；第一源極S1與第一汲極D1設置於閘極絕緣層GI上並位於第一半導體通道層SE1之兩相對側，且一部分之第一源極S1與一部分之第一汲極D1可分別覆蓋第一半導體通道層SE1之上表面並與第一半導體通道層SE1接觸並電性連接；第一源極S1連接於對應之兩相鄰之第一資料線段DL1_1之間並 與對應之第一閘極G1至少部分重疊。第二薄膜電晶體T2係設置於基底10上，且各第二薄膜電晶體T2包括一第二閘極G2、一第二半導體通道層SE2、一第二源極S2以及一第二汲極D2，其中第二閘極G2連接於對應之閘極線GL；第二半導體通道層SE2設置於第二閘極G2上並利用閘極絕緣層GI與第二閘極G2絕緣；第二源極S2與第二汲極D2設置於閘極絕緣層GI上並位於第二半導體通道層SE2之兩相對側，且一部分之第二源極S2與一部分之第二汲極D2可分別覆蓋第二半導體通道層SE2之上表面並與第二半導體通道層SE2接觸並電性連接；第二源極S2連接於對應之兩相鄰之第二資料線段DL2_2之間並與對應之第二閘極G2至少部分重疊。也就是說，在第一方向L1上，薄膜電晶體由左至右依序以第一薄膜電晶體T1與第二薄膜電晶體T2的順序重覆排列，而在第二方向L2上，位於同一行的薄膜電晶體均為第一薄膜電晶體T1或均為第二薄膜電晶體T2，例如奇數行的薄膜電晶體均為第一薄膜電晶體T1，且偶數行的薄膜電晶體均為第二薄膜電晶體T2，但不以此為限。
在本實施例中，第一薄膜電晶體T1與第二薄膜電晶體T2係以底 閘型(bottom gate type)薄膜電晶體為例，但不以此為限。第一薄膜電晶體T1與第二薄膜電晶體T2也可以是頂閘型(top gate type)薄膜電晶體或其它類型的薄膜電晶體。閘極線GL、第一閘極G1與第二閘極G2可由同一層圖案化導電層例如第一金屬層(first metal layer,Metal 1,M1)所構成，但不以此為限。閘極絕緣層GI之材料可為無機絕緣材料及/或有機絕緣材料。第一半導體通道層SE1與第二半導體通道層SE2可由同一層圖案化半導體層所構成，但不以此為限，且其材料可為各式半導體材料例如矽材料(包括非晶矽、多晶矽、單晶矽、微晶矽或奈米晶矽)、氧化物半導體材料可包括例如氧化銦鎵鋅(indium gallium zinc oxide,IGZO)、氧化銦鎵(indium gallium oxide,IGO)或其它適合之材料。第一資料線DL1、第二資料線DL2、第一源極S1、第一汲極D1、第 二源極S2以及第二汲極D2可由同一層圖案化導電層例如第二金屬層(second metal layer,Metal 2,M2)所構成，但不以此為限。
在本實施例中，在第一方向L1上依序排列之第一資料線段DL1_1、第二資料線段DL2_2以及下一個第一資料線段DL1_1依序定義出一第一間距W1以及一第二間距W2，且第二間距W2大於第一間距W1。舉例而言，位於左側的一條第一資料線段DL1_1與位於其右方的第二資料線段DL2_2之間具有第一間距W1，而上述第二資料線段DL2_2與位於其右方的另一條第一資料線段DL1_1之間具有第二間距W2，以此類推。考量到第一資料線段DL1_1與第二資料線段DL2_2本身的線寬，因此第一間距W1與第二間距W2係指第一資料線段DL1_1與第二資料線段DL2_2在對等的相對位置上的距離。舉例而言，第一間距W1係指第一資料線段DL1_1的中心線與第二資料線段DL2_2的中心線的間距，而第二間距W2係指第二資料線段DL2_2的中心線與第一資料線段DL1_1的中心線的間距，但不以此為限。
另外，分別對應上述依序排列之第一資料線段DL1_1、第二資料線段DL2_2以及下一個第一資料線段DL1_1而在第一方向L1上依序排列之第一源極S1、第二源極S2及下一個第一源極S1係依序定義出一第三間距W3及一第四間距W4。也就是說，連接於上述位於左側的第一資料線段DL1_1的第一源極S1與連接於位於上述第一資料線段DL1_1之右方的第二資料線段DL2_2的第二源極S2之間具有第三間距W3，且連接於上述第二資料線段DL2_2的第二源極S2與連接於位於上述第二資料線段DL2_2之右方的第一資料線段DL1_1之間具有第四間距W4，以此類推。第三間距W3大於第一間距W1，第四間距W4小於第二間距W2，且第四間距W4大於第三間距W3。此外，第三間距W3在第二方向L2上係分別與一部分之第一間距W1與在第三方向L3上相鄰的次畫素的一部分之第二間距W2部分重疊，且第四 間距W4在第二方向L2上係分別與一部分之第二間距W2與在第三方向L3上相鄰的次畫素的一部分之第一間距W1部分重疊。在本實施例中，第一間距W1與第二間距W2的和實質上可以等於第三間距W3與第四間距W4的和，但不以此為限。考量到第一源極S1與第二源極S2本身的線寬，因此第三間距W3與第四間距W4係指第一源極S1與第二源極S2在對等的相對位置上的距離。舉例而言，第三間距W3係指第一源極S1的中心線與第二源極S2的中心線的間距，而第四間距W4係指第二源極S2的中心線與第一源極S1的中心線的間距，但不以此為限。在本實施例中，第一源極S1與第二源極S2具有不同之圖案。舉例而言，各第一源極S1可具有一C形圖案，其具有一第一邊緣E1面對相對應之第一汲極D1(例如位於其右側的第一汲極D1)，以及一第二邊緣E2背對相對應之第一汲極D，其中第一邊緣E1係沿相反於第一方向L1之一第三方向L3凹陷而形成一凹陷部Cx，且第二邊緣E2係沿第三方向L3突出而形成一突出部Px。在其它變化實施例中，第一源極S1可具有其它朝向第三方向L3偏移之圖案設計。各第二源極S2則可具有一L形圖案、一I形圖案或其它適合之圖案，其中第二源極S2之兩側邊與對應的第二資料線段DL2_2的兩側邊在第二方向L2上實質上可共線，但不以此為限。另外，第一汲極D1與第二汲極D2則可具有相同的圖案或不同的圖案。詳細而言，在本實施例中，第一源極S1之中心線與和其電性連接的對應第一資料線段DL1_1的中心線在第二方向L2上係不重疊，而第二源極S2之中心線與和其電性連接的對應第二資料線段DL2_2的中心線第二方向L2上係重疊使得第四間距W4小於第二間距W2。
本實施例之陣列基板1可另包括複數個第一畫素電極PE1與複數 個第二畫素電極PE2，其中第一畫素電極PE1分別與第一汲極D1電性連接，而第二畫素電極PE2分別與第二汲極D2電性連接。第一畫素電極PE1與第二畫素電極PE2的材料可包括透明導電材料例如氧化銦錫(ITO)、氧化銦鋅 (IZO)或其它適合之透明導電材料，或不透明導電材料例如金屬，但不以此為限。此外，第一薄膜電晶體T1與第二薄膜電晶體T2上覆蓋有至少一介電層12，其材料可為無機介電材料及/或有機介電材料，且介電層12具有複數個開口(接觸洞)12H，分別部分暴露出第一汲極D1與第二汲極D2。第一畫素電極PE1分別經由開口12H與第一汲極D1電性連接，且第二畫素電極PE2分別經由開口12H與第二汲極D2電性連接。
請參考第3圖。第3圖繪示了本發明之一對照實施例之陣列基板 的上視圖。如第3圖所示，在對照實施例之陣列基板1’中，在第一方向L1上依序排列之第一資料線段DL1_1、第二資料線段DL2_2以及下一個第一資料線段DL1_1依序定義出一第一間距W1’以及一第二間距W2’，且第二間距W2’等於第一間距W1’，也就是說，任兩相鄰的第一資料線段DL1_1與第二資料線段DL2_2具有相等的間距。另外，第一薄膜電晶體T1與第二薄膜電晶體T2具有相同的圖案，精確而言，第一源極S1與第二源極S2具有相同的圖案，且第一汲極D1與第二汲極D2具有相同的圖案。也就是說，分別對應上述依序排列之第一資料線段DL1_1、第二資料線段DL2_2以及下一個第一資料線段DL1_1而在第一方向L1上依序排列之第一源極S1、第二源極S2及下一個第一源極S1係依序定義出一第三間距W3’及一第四間距W4’，其中第一間距W1’、第二間距W2’、第三間距W3’與第四間距W4’均相等。此外，第一間距W1’與第三間距W3’在第二方向L2上完全重疊，且第二間距W2’與第四間距W4’在第二方向L2上完全重疊。
由上述可知，對照實施例的陣列基板1’具有對稱的薄膜電晶體設 計，亦即陣列基板1’中的第一薄膜電晶體T1與第二薄膜電晶體T2均具有相同的設計和/或尺寸，且第一薄膜電晶體T1與相對應的第一資料線段DL1_1以及第二薄膜電晶體T2與相對應的第二資料線段DL2_2具有相同且一致的 相對位置，因此對照實施例的第一薄膜電晶體T1與第二薄膜電晶體T2的在第一方向L1上的最小寬度會受限於製程能力的極限與設計規則(design rule)，也就是說，第三間距W3’與第四間距W4’的最小值會受限於製程能力與設計規則而無法進一步縮減，且由於第一間距W1’與第三間距W3’在第二方向L2上完全重疊，且第二間距W2’與第四間距W4’在第二方向L2上完全重疊，因此第一間距W1’與第二間距W2’也無法進一步縮減。請再參考第1圖與第2圖，本實施例之陣列基板1利用不對稱的薄膜電晶體設計，將第一源極S1朝向第三方向L3偏移，因此在相同的製程能力與設計規則下，僅管本實施例之第三間距W3會等於對照實施例的第三間距W3’，但由於第一源極S1的偏移設計會使得第三間距W3會與在第三方向L3上相鄰的次畫素的一部分的第二間距W2部分重疊，藉此本實施例之第一間距W1(次畫素在第一方向L1的寬度)可以小於對照實施例的第一間距W1’，因此本實施例之陣列基板1可具有較高的解析度。
請參考表1。表1列舉了第一實施例與對照實施例之陣列基板的次畫素寬度(在第一方向L1上的寬度)與解析度。
由表1可知，相較於對照實施例使用對稱薄膜電晶體設計的作法，在相同的製程能力與設計規則下，第一實施例使用不對稱薄膜電晶體設計的作法可以縮減次畫素寬度(亦即本實施例之第一間距W1小於對照實施例的第一間距W1’)，進而提升解析度。
本發明之陣列基板係以顯示面板之陣列基板為範例，例如液晶顯 示面板之陣列基板，但不以此為限。舉例而言，液晶顯示面板可以是垂直電場型液晶顯示面板或水平電場型液晶顯示面板。若液晶顯示面板是垂直電場型液晶顯示面板例如垂直配向(VA)型液晶顯示面板，則其可包括本發明之陣列基板、一對向基板以及一液晶層設置於陣列基板與對向基板之間，且對向基板上設置有一共通電極，其可與陣列基板上的畫素電極形成垂直電場以驅動液晶層。若液晶顯示面板是水平電場型液晶顯示面板例如平面切換型(IPS)液晶顯示面板或邊緣電場切換型(FFS)液晶顯示面板，則其可包括本發明之陣列基板上可設置有共通電極，其可與陣列基板上的畫素電極形成水平電場以驅動液晶層。本發明之陣列基板可應用於任何主動矩陣型顯示面板，其可為任何適合的非自發光顯示面板或自發光顯示面板。非自發光顯示面板可包括例如電泳顯示面板、電濕潤顯示面板或其它合適的顯示面板；自發光顯示面板可包括例如有機電激發光顯示面板、無機電激發光顯示面板、電漿顯示面板、場發射顯示面板或其它合適的顯示面板。
本發明之陣列基板並不以上述實施例為限。下文將依序介紹本發 明之其它較佳實施例之陣列基板，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參考第4圖與第5圖。第4圖繪示了本發明之第二實施例之陣 列基板的上視圖，第5圖繪示了第4圖之陣列基板沿剖線C-C’與剖線D-D’的剖視圖。如第4圖與第5圖所示，本實施例之陣列基板2亦具有不對稱薄膜電晶體設計。不同於第一實施例，在本實施例之陣列基板2中，各第二源極S2具有一第三邊緣E3面對相對應之第二汲極D2(例如位於右側的第二汲極D2)，以及一第四邊緣E4背對相對應之第二汲極D2，其中第三邊緣E3係 沿第一方向L1突出而形成突出部Px，且第四邊緣E4係沿第一方向L1凹陷而形成凹陷部Cx。在本實施例中，第三間距W3大於第一間距W1，第四間距W4小於第二間距W2，且第一間距W1與第二間距W2的和實質上可以等於第三間距W3與第四間距W4的和，但不以此為限。詳細而言，在本實施例中，第一源極S1之中心線與和其電性連接的對應第一資料線段DL1_1的中心線在第二方向L2上係重疊，而第二源極S2之中心線與和其電性連接的對應第二資料線段DL2_2的中心線第二方向L2上係不重疊使得第四間距W4小於第二間距W2。
在本實施例中，第二源極S2朝向第一方向L1偏移，因此在相同的製程能力與設計規則下，第三間距W3會與在第一方向L1上相鄰的次畫素的一部分的第二間距W2部分重疊，藉此第一間距W1(次畫素在第一方向L1的寬度)可以進一步的縮減，因此可以有效提升本實施例之陣列基板2的解析度。
請參考表2。表2列舉了第二實施例與對照實施例之陣列基板的次畫素寬度(在第一方向L1上的寬度)與解析度。
由表2可知，相較於對照實施例使用對稱薄膜電晶體設計的作法，在相同的製程能力與設計規則下，第二實施例使用不對稱薄膜電晶體設計的作法可以縮減次畫素寬度(亦即本實施例之第一間距W1小於對照實施例的第一間距W1’)，進而提升解析度。
請參考第6圖與第7圖。第6圖繪示了本發明之第三實施例之陣 列基板的上視圖，第7圖繪示了第6圖之陣列基板沿剖線E-E’與剖線F-F’的剖視圖。如第6圖與第7圖所示，本實施例之陣列基板3亦具有不對稱薄膜電晶體設計。不同於第一與第二實施例，在本實施例之陣列基板3中，各第一源極S1具有一第一邊緣E1面對相對應之第一汲極D1，以及一第二邊緣E2背對相對應之第一汲極D1，其中第一邊緣E1係沿相反於第一方向L1之第三方向L3凹陷而形成一第一凹陷部Cx1，第二邊緣E2係沿第三方向L3突出而形成一第一突出部Px1；各第二源極S2具有一第三邊緣E3面對相對應之第二汲極D2，以及一第四邊緣E4背對相對應之第二汲極D2，其中第三邊緣E3係沿第一方向L1突出而形成一第二突出部Px2，且第四邊緣E4係沿第一方向L1凹陷而形成一第二凹陷部Cx2。在本實施例中，第三間距W3大於第一間距W1，第四間距W4小於第二間距W2，且第一間距W1與第二間距W2的和實質上可以等於第三間距W3與第四間距W4的和，但不以此為限。詳細而言，在本實施例中，第一源極S1之中心線與和其電性連接的對應第一資料線段DL1_1的中心線在第二方向L2上係不重疊，而第二源極S2之中心線與和其電性連接的對應第二資料線段DL2_2的中心線第二方向L2上亦不重疊使得第四間距W4小於第二間距W2。
在本實施例中，第一源極S1朝向第三方向L3偏移且第二源極S2 朝向第一方向L1偏移，因此在相同的製程能力與設計規則下，第三間距W3會與第一間距W1完全重疊以及分別與在第一方向L1相鄰的次畫素的一部分的第二間距W2與在第三方向L3相鄰的次畫素的一部分的第二間距W2部分重疊，藉此第一間距W1(次畫素在第一方向L1的寬度)可以進一步的縮減，因此可以有效提升本實施例之陣列基板3的解析度。
請參考表3。表3列舉了第三實施例與對照實施例之陣列基板的次畫素寬度(在第一方向L1上的寬度)與解析度。
由表3可知，相較於對照實施例使用對稱薄膜電晶體設計的作法，在相同的製程能力與設計規則下，第三實施例使用不對稱薄膜電晶體設計的作法可以縮減次畫素寬度(亦即本實施例之第一間距W1小於對照實施例的第一間距W1’)，進而提升解析度。
綜上所述，本發明之陣列基板利用不對稱的薄膜電晶體設計，利用第一源極及/或第二源極的偏移設置，可以有效縮減次畫素寬度進而提升陣列基板的解析度。
此外，次畫素補償/渲染技術(sub-pixel rendering；SPR)可與本發明之各實施例搭配應用，藉此，解析度便不會降低。詳細而言，SPR技術係使用了實體上(物理上)畫素寬度較寬的面板(實體上解析度較低)，亦即具有一般的或較差製程能力的工廠所製作的面板，而SPR技術藉由演算法使得這些面板最終所顯示出的畫面使得人眼無法辨識其解析度的差異。然而，當SPR技術本發明之各實施例搭配應用下，較小的次畫素(例如第一畫素電極PE1所對應的次畫素)面臨工廠製程能力的極限時，可利用本發明的設計，維持開口出光區域，藉由第一源極S1及/或第二源極S2的偏移設置，增加其擺放第一薄膜電晶體T1/第二薄膜電晶體T2的區域寬度，藉由此發明案架構，在相同的 工廠製程能力下，於面板中製作更多數量的次畫素(亦即提高實體上的解析度)，以設計出更高解析度的產品。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1‧‧‧陣列基板
GL‧‧‧閘極線
DL2‧‧‧第二資料線
T2‧‧‧第二薄膜電晶體
L2‧‧‧第二方向
DL2_2‧‧‧第二資料線段
SE1‧‧‧第一半導體通道層
D1‧‧‧第一汲極
G2‧‧‧第二閘極
S2‧‧‧第二源極
W1‧‧‧第一間距
W3‧‧‧第三間距
E1‧‧‧第一邊緣
L3‧‧‧第三方向
Px‧‧‧突出部
PE2‧‧‧第二畫素電極
10‧‧‧基底
DL1‧‧‧第一資料線
T1‧‧‧第一薄膜電晶體
L1‧‧‧第一方向
DL1_1‧‧‧第一資料線段
G1‧‧‧第一閘極
S1‧‧‧第一源極
12H‧‧‧開口
SE2‧‧‧第二半導體通道層
D2‧‧‧第二汲極
W2‧‧‧第二間距
W4‧‧‧第四間距
E2‧‧‧第二邊緣
Cx‧‧‧凹陷部
PE1‧‧‧第一畫素電極

Claims (7)

  1. 一種陣列基板，包括：一基底；複數條閘極線，設置於該基底上並實質上分別沿一第一方向延伸；複數條第一資料線與複數條第二資料線，設置於該基底上並實質上分別沿一第二方向延伸，其中該等第一資料線與該等第二資料線係沿該第一方向上依序交替排列，各該第一資料線具有複數條第一資料線段，分別設置於兩相鄰之該等閘極線之間，且各該第二資料線具有複數條第二資料線段，分別設置於兩相鄰之該等閘極線之間；複數個第一薄膜電晶體，設置於該基底上，其中各該第一薄膜電晶體包括：一第一閘極，連接於對應之該閘極線；一第一源極，連接於對應之兩相鄰之該等第一資料線段之間並與對應之該第一閘極至少部分重疊；以及一第一汲極；以及複數個第二薄膜電晶體，設置於該基底上，其中各該第二薄膜電晶體包括：一第二閘極，連接於對應之該閘極線；一第二源極，連接於對應之兩相鄰之該等第二資料線段之間並與對應之該第二閘極至少部分重疊；以及一第二汲極；其中在該第一方向上依序排列之該第一資料線段、該第二資料線段以及下一個該第一資料線段依序定義出一第一間距以及一第二間距，該第二間距大於該第一間距，分別對應上述依序排列之該第一資料線段、該第二資料線段以及下一個該第一資料線段而在該第一方向上依序排列之該第一源極、該第二源極及下一個該第一源極係依序定義出一第三間距及一第四間距，該第三間距大於該第一間距，且該第四間距小 於該第二間距。
  2. 如請求項1所述之陣列基板，其中該等第一源極與該等第二源極具有不同之圖案。
  3. 如請求項1所述之陣列基板，其中各該第一源極具有一第一邊緣面對相對應之該第一汲極，以及一第二邊緣背對相對應之該第一汲極，該第一邊緣係沿相反於該第一方向之一第三方向凹陷而形成一凹陷部，且該第二邊緣係沿該第三方向突出而形成一突出部。
  4. 如請求項1所述之陣列基板，其中各該第二源極具有一第三邊緣面對相對應之該第二汲極，以及一第四邊緣背對相對應之該第二汲極，該第三邊緣係沿該第一方向突出而形成一突出部，且該第四邊緣係沿該第一方向凹陷而形成一凹陷部。
  5. 如請求項1所述之陣列基板，其中各該第一源極具有一第一邊緣面對相對應之該第一汲極，以及一第二邊緣背對相對應之該第一汲極，該第一邊緣係沿相反於該第一方向之一第三方向凹陷而形成一第一凹陷部，該第二邊緣係沿該第三方向突出而形成一第一突出部，各該第二源極具有一第三邊緣面對相對應之該第二汲極，以及一第四邊緣背對相對應之該第二汲極，該第三邊緣係沿該第一方向突出而形成一第二突出部，且該第四邊緣係沿該第一方向凹陷而形成一第二凹陷部。
  6. 如請求項1所述之陣列基板，另包括：複數個第一畫素電極，分別與該等第一汲極電性連接；以及複數個第二畫素電極，分別與該等第二汲極電性連接。
  7. 如請求項1所述之陣列基板，其中該第一間距與該第二間距之和實質上等於該第三間距與該第四間距之和。
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