TWI595492B - 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置 - Google Patents

資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置 Download PDF

Info

Publication number
TWI595492B
TWI595492B TW105106293A TW105106293A TWI595492B TW I595492 B TWI595492 B TW I595492B TW 105106293 A TW105106293 A TW 105106293A TW 105106293 A TW105106293 A TW 105106293A TW I595492 B TWI595492 B TW I595492B
Authority
TW
Taiwan
Prior art keywords
data
unit
memory
speed
delay
Prior art date
Application number
TW105106293A
Other languages
English (en)
Other versions
TW201732821A (zh
Inventor
陳　國榮
Original Assignee
群聯電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 群聯電子股份有限公司 filed Critical 群聯電子股份有限公司
Priority to TW105106293A priority Critical patent/TWI595492B/zh
Priority to US15/140,494 priority patent/US9875027B2/en
Application granted granted Critical
Publication of TWI595492B publication Critical patent/TWI595492B/zh
Publication of TW201732821A publication Critical patent/TW201732821A/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0605—Improving or facilitating administration, e.g. storage management by facilitating the interaction with a user or administrator
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0616—Improving the reliability of storage systems in relation to life time, e.g. increasing Mean Time Between Failures [MTBF]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Description

資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置
本發明是有關於一種資料傳輸方法，且特別是有關於一種用於具有可複寫式非揮發性記憶體模組之記憶體儲存裝置的資料傳輸方法及使用此方法的記憶體控制電路單元與記憶體儲存裝置。
數位相機、手機與MP3在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體(rewritable non-volatile memory)具有資料非揮發性、省電、體積小、無機械結構、讀寫速度快等特性，最適於可攜式電子產品，例如筆記型電腦。固態硬碟就是一種以快閃記憶體作為儲存媒體的記憶體儲存裝置。因此，近年快閃記憶體產業成為電子產業中相當熱門的一環。
然而，由於現今具有可複寫式非揮發性記憶體的儲存裝置的體積越來越小，故使得可複寫式非揮發性記憶體儲存裝置容易因堆積的熱而造成資料流失與老化。此外，當此類具有可複寫式非揮發性記憶體的記憶體儲存裝置處於高速運作時，例如，執行大量資料的寫入時，需要消耗大量的能源且產生大量的熱量，因此容易造成記憶體儲存裝置溫度過高，而使其存取效能降低亦或是造成其損毀。基此，如何有效地控制記憶體儲存裝置之資料傳輸的速度與效能，以避免記憶體儲存裝置運作時所造成的系統過熱現象，是此領域技術人員所致力的目標。
本發明提供一種資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置，其能夠有效地控制對記憶體儲存裝置進行資料傳輸與存取時的速度與效能，進而避免因不斷地存取大量資料而造成之記憶體儲存系統過熱的情況。
本發明的一範例實施例提出一種資料傳輸方法，用於具有一可複寫式非揮發性記憶體模組的記憶體儲存裝置。本資料傳輸方法包括：偵測所述記憶體儲存裝置的溫度，並判斷所述記憶體儲存裝置的溫度是否大於溫度門檻值。倘若所述記憶體儲存裝置的溫度大於溫度門檻值時，根據一單位溫度所對應的延遲速度計數值於第一延遲時間之內將第一資料寫入至可複寫式非揮發性記憶體模組。
在本發明的一範例實施例中，上述資料傳輸方法，更包括：設定記憶體儲存裝置的最高可容許溫度值與全速執行速度；以及根據全速執行速度、最高可容許溫度值與溫度門檻值計算所述延遲速度計數值。
在本發明的一範例實施例中，上述根據全速執行速度、最高可容許溫度值與溫度門檻值計算所述延遲速度計數值的步驟包括：根據最高可容許溫度值與溫度門檻值之間的第一溫度差值，將全速執行速度劃分為多個延遲速度等分，其中每一延遲速度等分的值等於延遲速度計數值。
在本發明的一範例實施例中，上述可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且所述實體抹除單元包括至少一閒置實體抹除單元，所述根據單位溫度所對應的延遲速度計數值於第一延遲時間之內將第一資料寫入至可複寫式非揮發性記憶體模組的步驟包括：根據所述記憶體儲存裝置傳送或存取資料的第一單位大小，分別將多個部分的第一資料組成多筆第一資料組，其中一筆第一資料組的大小等於所述第一單位大小；以及根據所述延遲速度計數值，依序地在對應每一筆第一資料組的第二延遲時間內將每一筆第一資料組寫入至從至少一閒置實體抹除單元中提取之第一閒置實體抹除單元。
在本發明的一範例實施例中，上述根據延遲速度計數值，依序地在對應每一筆第一資料組的第二延遲時間內將每一筆第一資料組寫入至從至少一閒置實體抹除單元中提取之第一閒置實體抹除單元的步驟包括：根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；以及根據目標存取速度與每一筆第一資料組的大小，計算對應每一筆第一資料組的第二延遲時間，其中第一單位大小等於一個實體程式化單元的大小。
在本發明的一範例實施例中，上述在所述第一延遲時間之內將第一資料寫入至可複寫式非揮發性記憶體模組之前的步驟更包括：根據延遲速度計數值於第三延遲時間之內從主機系統接收所述第一資料。
在本發明的一範例實施例中，上述根據所述延遲速度計數值於第三延遲時間之內從主機系統接收所述第一資料的步驟包括：根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；根據所述目標存取速度與每一個第一資料的大小，計算對應每一個部分的第一資料的第四延遲時間；以及依序地在對應每一個部分的第一資料的第四延遲時間內接收每一個部分的第一資料，其中一個部分的第一資料的大小為小於一個實體程式化單元的一第二單位大小。
在本發明的一範例實施例中，上述資料傳輸方法，更包括：從實體抹除單元中選取第一實體抹除單元，其中第一實體抹除單元不包含第一閒置實體抹除單元且儲存有複數筆資料；根據記憶體儲存裝置傳送或存取資料的第一單位大小，將所述資料中之至少一有效資料組成多筆第二資料組，其中一筆第二資料組的大小等於第二單位大小；根據所述延遲速度計數值，依序地在對應每一筆第二資料組的第二延遲時間內，將每一筆第二資料組從所述緩存單元中寫入至從至少一閒置實體抹除單元中提取之第二閒置實體抹除單元，其中第二閒置實體抹除單元不同於第一閒置實體抹除單元；以及抹除第一實體抹除單元。
在本發明的一範例實施例中，上述根據延遲速度計數值，依序地在對應每一筆第二資料組的第二延遲時間內，將每一筆第二資料組寫入至從至少一閒置實體抹除單元中提取之第二閒置實體抹除單元的步驟包括：根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；以及根據此目標存取速度與每一筆第二資料組的大小，計算對應每一筆第二資料組的第二延遲時間，其中第一單位大小等於一個實體程式化單元的大小。
本發明的一範例實施例提出一種記憶體控制電路單元，用於控制具有可複寫式非揮發性記憶體模組的記憶體儲存裝置。本記憶體控制電路單元包括主機介面、記憶體介面以及記憶體管理電路。主機介面耦接至一主機系統，記憶體介面耦接至可複寫式非揮發性記憶體模組，記憶體管理電路耦接至主機介面與記憶體介面。記憶體管理電路用以偵測所述記憶體儲存裝置的溫度。記憶體管理電路更用以判斷記憶體儲存裝置的溫度是否大於溫度門檻值，倘若所述溫度大於溫度門檻值時，記憶體管理電路更用以根據一單位溫度所對應的延遲速度計數值於第一延遲時間之內，下達第一寫入指令序列以指示將第一資料寫入至可複寫式非揮發性記憶體模組。
在本發明的一範例實施例中，上述記憶體管理電路更用以設定記憶體儲存裝置的最高可容許溫度值與全速執行速度，以及根據所述全速執行速度、最高可容許溫度值與溫度門檻值計算所述延遲速度計數值。
在本發明的一範例實施例中，上述在根據全速執行速度、最高可容許溫度值與溫度門檻值計算所述延遲速度計數值的操作中，記憶體管理電路更用以根據最高可容許溫度值與溫度門檻值之間的第一溫度差值，將全速執行速度劃分為多個延遲速度等分，其中每一延遲速度等分的值等於延遲速度計數值。
在本發明的一範例實施例中，上述可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且此些實體抹除單元包括至少一閒置實體抹除單元，在根據單位溫度所對應的延遲速度計數值於第一延遲時間之內，下達所述第一寫入指令序列以指示將第一資料寫入至可複寫式非揮發性記憶體模組的操作中，記憶體管理電路會根據記憶體儲存裝置傳送或存取資料的第一單位大小，分別將多個部分的第一資料組成多筆第一資料組，其中一筆第一資料組的大小等於第一單位大小。此外，記憶體管理電路會根據延遲速度計數值，依序地在對應每一筆第一資料組的第二延遲時間內，下達所述第一寫入指令序列以指示將每一筆第一資料組寫入至從至少一閒置實體抹除單元中提取之第一閒置實體抹除單元。
在本發明的一範例實施例中，上述在根據延遲速度計數值，依序地在對應每一筆第一資料組的第二延遲時間內，下達所述第一寫入指令序列以指示將每一筆第一資料組寫入至從至少一閒置實體抹除單元中提取之第一閒置實體抹除單元的操作中，記憶體管理電路會根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；以及根據目標存取速度與每一筆第一資料組的大小，計算對應每一筆第一資料組的第二延遲時間，其中第一單位大小等於一個實體程式化單元的大小。
在本發明的一範例實施例中，上述在第一延遲時間之內，下達所述第一寫入指令序列以指示將第一資料寫入至可複寫式非揮發性記憶體模組之前，記憶體管理電路更用以根據延遲速度計數值於第三延遲時間之內從主機系統接收所述第一資料。
在本發明的一範例實施例中，上述在根據所述延遲速度計數值於第三延遲時間之內從主機系統接收所述第一資料的操作中，記憶體管理電路更用以根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及所述延遲速度計數值，獲得目標存取速度；根據所述目標存取速度與每一個第一資料的大小，計算對應每一個部分的第一資料的第四延遲時間；以及依序地在對應每一個部分的第一資料的第四延遲時間內接收每一個部分的第一資料，其中一個部分的第一資料的大小為小於一個實體程式化單元的一第二單位大小。
在本發明的一範例實施例中，上述記憶體管理電路更用以從實體抹除單元中選取第一實體抹除單元，其中第一實體抹除單元不包含第一閒置實體抹除單元且儲存有複數筆資料。記憶體管理電路會根據記憶體儲存裝置傳送或存取資料的第一單位大小，將此些資料中之至少一有效資料組成多筆第二資料組，其中一筆第二資料組的大小等於第一單位大小。此外，記憶體管理電路會根據延遲速度計數值，依序地在對應每一筆第二資料組的第二延遲時間內，下達第二寫入指令序列以指示將每一筆第二資料組寫入至至少一閒置實體抹除單元中提取之第二閒置實體抹除單元，其中第二閒置實體抹除單元不同於第一閒置實體抹除單元。之後，記憶體管理電路會抹除第一實體抹除單元。
在本發明的一範例實施例中，上述在根據延遲速度計數值，依序地在對應每一筆第二資料組的第二延遲時間內，下達所述第二寫入指令序列以指示將每一筆第二資料組寫入至從至少一閒置實體抹除單元中提取之第二閒置實體抹除單元的操作中，記憶體管理電路會根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；以及根據此目標存取速度與每一筆第二資料組的大小，計算對應每一筆第二資料組的第二延遲時間，其中第一單位大小等於一個實體程式化單元的大小。
本發明的一範例實施例提出一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及上述的記憶體控制電路單元。連接介面單元耦接至主機系統，記憶體控制電路單元耦接至連接介面單元與可複寫式非揮發性記憶體模組。記憶體控制電路單元用以偵測記憶體儲存裝置的溫度，且判斷此溫度是否大於溫度門檻值。倘若此溫度大於溫度門檻值時，記憶體控制電路單元會根據一單位溫度所對應的延遲速度計數值於第一延遲時間之內，下達第一寫入指令序列以指示將一第一資料寫入至可複寫式非揮發性記憶體模組。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以設定記憶體儲存裝置的最高可容許溫度值與全速執行速度，以及根據全速執行速度、最高可容許溫度值與溫度門檻值計算延遲速度計數值。
在本發明的一範例實施例中，上述在根據全速執行速度、最高可容許溫度值與溫度門檻值計算延遲速度計數值的操作中，記憶體控制電路單元會根據最高可容許溫度值與溫度門檻值之間的第一溫度差值，將全速執行速度劃分為多個延遲速度等分，其中每一延遲速度等分的值等於所述延遲速度計數值。
在本發明的一範例實施例中，上述可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且此些實體抹除單元包括至少一閒置實體抹除單元。在根據所述單位溫度所對應的所述延遲速度計數值於第一延遲時間之內，下達所述第一寫入指令序列以指示將第一資料寫入至可複寫式非揮發性記憶體模組的操作中，記憶體控制電路單元更用以根據記憶體儲存裝置傳送或存取資料的第一單位大小，分別將多個部分的第一資料組成多筆第一資料組，其中一筆第一資料組的大小等於第一單位大小。記憶體控制電路單元更用以根據延遲速度計數值，依序地在對應每一筆第一資料組的第二延遲時間內，下達所述第一寫入指令序列以指示將每一筆第一資料組寫入至從至少一閒置實體抹除單元中提取之第一閒置實體抹除單元。
在本發明的一範例實施例中，上述在根據延遲速度計數值，依序地在對應每一筆第一資料組的第二延遲時間內，下達所述第一寫入指令序列以指示將每一筆第一資料組寫入至從至少一閒置實體抹除單元中提取之第一閒置實體抹除單元的操作中，記憶體控制電路單元會根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；以及根據此目標存取速度與每一筆第一資料組的大小，計算對應每一筆第一資料組的第二延遲時間，其中第一單位大小等於一個實體程式化單元的大小。
在本發明的一範例實施例中，上述在第一延遲時間之內，下達所述第一寫入指令序列以指示將第一資料寫入至可複寫式非揮發性記憶體模組之前的操作中，記憶體控制電路單元會根據延遲速度計數值於第三延遲時間之內從主機系統接收所述第一資料。
在本發明的一範例實施例中，上述在根據所述延遲速度計數值於所述第三延遲時間之內從主機系統接收所述第一資料的操作中，記憶體控制電路單元更用以根據記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及所述延遲速度計數值，獲得目標存取速度；根據所述目標存取速度與每一個第一資料的大小，計算對應每一個部分的第一資料的第四延遲時間；以及依序地在對應每一個部分的第一資料的第四延遲時間內接收每一個第一資料，其中一個部分的第一資料的大小為小於一個實體程式化單元的第二單位大小。
在本發明的一範例實施例中，上述記憶體控制電路單元更用以從實體抹除單元中選取第一實體抹除單元，其中第一實體抹除單元不包含第一閒置實體抹除單元且儲存有複數筆資料，記憶體控制電路單元更用以根據記憶體儲存裝置傳送或存取資料的第一單位大小，將此些資料中之至少一有效資料組成多筆第二資料組，其中一筆第二資料組的大小等於第一單位大小。此外，記憶體控制電路單元會根據延遲速度計數值，依序地在對應每一筆第二資料組的第二延遲時間內，下達第二寫入指令序列以指示將每一筆第二資料組寫入至從至少一閒置實體抹除單元中提取之第二閒置實體抹除單元，其中第二閒置實體抹除單元不同於第一閒置實體抹除單元。之後，記憶體控制電路單元更用以抹除第一實體抹除單元。
在本發明的一範例實施例中，上述在根據延遲速度計數值，依序地在對應每一筆第二資料組的第二延遲時間內，下達所述第二寫入指令序列以指示將每一筆第二資料組從緩存單元中寫入至從至少一閒置實體抹除單元中提取之第二閒置實體抹除單元的操作中，記憶體控制電路單元更用以根據所述記憶體儲存裝置的溫度與溫度門檻值之間的第二溫度差值以及延遲速度計數值，獲得目標存取速度；以及記憶體控制電路單元更用以根據目標存取速度與每一筆第二資料組的大小，計算對應每一筆第二資料組的第二延遲時間，其中第一單位大小等於一個實體程式化單元的大小。
基於上述，本發明範例實施例是藉由限制時間內主機系統傳送至記憶體儲存裝置的資料量與在記憶體儲存裝置中記憶體控制電路單元(或記憶體管理電路)寫入至可複寫式非揮發性記憶體模組的資料量以控制對記憶體儲存裝置進行資料傳輸與存取時的速度及效能。如此一來，可在記憶體儲存裝置之溫度過高時，有效地控制資料傳輸與存取的速度，進而使記憶體儲存裝置之產熱與散熱達到穩定狀態。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料寫入至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114是可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線的方式耦接至記憶體儲存裝置10。耦接或無線傳輸至記憶體儲存裝置10，其中記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。其中，無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的各種類型記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各種類型的式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的SD卡32、CF卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded MMC, eMMC)341及/或嵌入式多晶片封裝儲存裝置(embedded Multi Chip Package, eMCP)342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、安全數位(Secure Digital, SD)介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、多晶片封裝(Multi-Chip Package)介面標準、多媒體儲存卡(Multi Media Card, MMC)介面標準、崁入式多媒體儲存卡(Embedded Multimedia Card, eMMC)介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)介面標準、小型快閃(Compact Flash, CF)介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令，並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404，並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406具有實體抹除單元410(0)~ 410(N)。例如，實體抹除單元410(0)~410(N)可屬於同一個記憶體晶粒(die)或者屬於不同的記憶體晶粒。每一實體抹除單元分別具有複數個實體程式化單元，其中屬於同一個實體抹除單元之實體程式化單元可被獨立地寫入且被同時地抹除。然而，必須瞭解的是，本發明不限於此，每一實體抹除單元是可由64個實體程式化單元、256個實體程式化單元或其他任意個實體程式化單元所組成。
更詳細來說，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。每一實體程式化單元通常包括資料位元區與冗餘位元區。資料位元區包含多個實體存取位址用以儲存使用者的資料，而冗餘位元區用以儲存系統的資料(例如，控制資訊與錯誤更正碼)。在本範例實施例中，每一個實體程式化單元的資料位元區中會包含8個實體存取位址，且一個實體存取位址的大小為512位元組(byte)。然而，在其他範例實施例中，資料位元區中也可包含數目更多或更少的實體存取位址，本發明並不限制實體存取位址的大小以及個數。例如，在一範例實施例中，實體抹除單元為實體區塊，並且實體程式化單元為實體頁面或實體扇區，但本發明不以此為限。
在本範例實施例中，可複寫式非揮發性記憶體模組406為多階記憶胞(Multi Level Cell，MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個資料位元的快閃記憶體模組)。然而，本發明不限於此，可複寫式非揮發性記憶體模組406亦可是單階記憶胞(Single Level Cell，SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個資料位元的快閃記憶體模組)、複數階記憶胞(Trinary Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個資料位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
在本發明另一範例實施例中，記憶體儲存裝置10更包括雙倍資料傳輸率動態隨機存取記憶體(Double Data Rate DRAM, DDR DRAM)408，用以暫存記憶體控制電路單元404所執行之以韌體型式實作的多個邏輯閘或控制指令，例如，當記憶體控制電路單元404被致能時，記憶體控制電路單元404會執行一驅動碼，以將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至DDR DRAM 408中，據此，記憶體控制電路單元404可根據此些控制指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。在此，驅動碼例如是被燒錄於記憶體控制電路單元404的唯讀記憶體中。然而，本發明並不加以限制DDR DRAM 408所配置的位置，例如，在另一範例實施例中，DDR DRAM 408可實作於記憶體控制電路單元404中。
圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504與記憶體介面506。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在本發明另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)，在DDR DRAM 408配置於記憶體控制電路單元404內的例子中，記憶體管理電路502的隨機存取記憶體例如可以是上述的DDR DRAM 408。特別是，此唯讀記憶體具有驅動碼，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此驅動碼段來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或其群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502並且用以耦接至連接介面單元402，以接收與識別主機系統11所傳送的指令與資料。也就是說，主機系統11所傳送的指令與資料會透過主機介面504來傳送至記憶體管理電路502。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、UHS-I介面標準 、UHS-II介面標準、SD標準 、MS標準、MMC標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收程序等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體508、電源管理電路510與錯誤檢查與校正電路512。
緩衝記憶體508是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。
圖6是根據一範例實施例所繪示之緩衝記憶體的示意圖。
請參照圖6，緩衝記憶體508具有512個緩存單元(即，緩存單元610(0)~610(511))，且每一個緩存單元的大小為4KB。具體而言，四個緩存單元的大小為對應可複寫式非揮發性記憶體的一個實體程式化單元的大小(亦稱為第一單位大小)。然而，必須暸解的是，本範例實施例不限定配置在緩衝記憶體508中的緩存單元的個數、緩存單元的大小以及主機系統11所傳送之資料的大小。例如，在其他範例實施例中，緩衝記憶體508中緩存單元的個數可以多於或少於512個緩存單元的大小。此外，主機系統11例如是以4KB為單位(亦稱為第二單位大小)來傳送或存取資料，而記憶體控制電路單元404(或記憶體管理電路502)例如是以16KB為單位來傳送或存取資料(即，第一單位大小)。或者，在另一範例實施例中，主機系統11每次所傳送或存取之資料的大小亦可以大於或小於4KB，而記憶體控制電路單元404(或記憶體管理電路502) 每次所傳送或存取之資料的大小亦可以大於或小於16KB。
請再參照圖5，電源管理電路510是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
錯誤檢查與校正電路512是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正程序以確保資料的正確性。具體來說，當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路512會為對應此寫入指令的資料產生對應的錯誤檢查與校正碼(Error Checking and Correcting Code, ECC Code)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤檢查與校正碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤檢查與校正碼，並且錯誤檢查與校正電路512會依據此錯誤檢查與校正碼對所讀取的資料執行錯誤檢查與校正程序。
圖7A與圖7B是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。
必須瞭解的是，在此描述可複寫式非揮發性記憶體模組406之實體抹除單元的運作時，以“提取”、“分組”、“劃分”、“關聯”等詞來操作實體抹除單元是邏輯上的概念。也就是說，可複寫式非揮發性記憶體模組之實體抹除單元的實際位置並未更動，而是邏輯上對可複寫式非揮發性記憶體模組的實體抹除單元進行操作。
請參照圖7A，記憶體控制電路單元404(或記憶體管理電路502)會將實體抹除單元410(0)~410(N)邏輯地分組為資料區702、閒置區704、系統區706與取代區708。
邏輯上屬於資料區702與閒置區704的實體抹除單元是用以儲存來自於主機系統11的資料。具體來說，資料區702的實體抹除單元是被視為已儲存資料的實體抹除單元，而閒置區704的實體抹除單元是用以替換資料區702的實體抹除單元。也就是說，當從主機系統11接收到寫入指令與欲寫入之資料時，記憶體管理電路502會從閒置區704中提取實體抹除單元，並且將資料寫入至所提取的實體抹除單元中，以替換資料區702的實體抹除單元。
邏輯上屬於系統區706的實體抹除單元是用以記錄系統資料。例如，系統資料包括關於可複寫式非揮發性記憶體模組的製造商與型號、可複寫式非揮發性記憶體模組的實體抹除單元數、每一實體抹除單元的實體程式化單元數等。
邏輯上屬於取代區708中的實體抹除單元是用於壞實體抹除單元取代程序，以取代損壞的實體抹除單元。具體來說，倘若取代區708中仍存有正常之實體抹除單元並且資料區702的實體抹除單元損壞時，記憶體管理電路502會從取代區708中提取正常的實體抹除單元來更換損壞的實體抹除單元。
特別是，資料區702、閒置區704、系統區706與取代區708之實體抹除單元的數量會依據不同的記憶體規格而有所不同。此外，必須瞭解的是，在記憶體儲存裝置10的運作中，實體抹除單元關聯至資料區702、閒置區704、系統區706與取代區708的分組關係會動態地變動。例如，當閒置區704中的實體抹除單元損壞而被取代區708的實體抹除單元取代時，則原本取代區708的實體抹除單元會被關聯至閒置區704。
請參照圖7B，如上所述，資料區702與閒置區704的實體抹除單元是以輪替方式來儲存主機系統11所寫入之資料。在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會配置邏輯單元710(0)~710(D)給主機系統11，以映射至資料區702中部份的實體抹除單元414(0)~410(F-1)，以利於在以上述輪替方式來儲存資料之實體抹除單元中進行資料存取。特別是，主機系統11會透過邏輯單元710(0)~710(D)來存取資料區702中的資料。此外，記憶體控制電路單元404(或記憶體管理電路502)會建立邏輯-實體映射表(logical -physical mapping table)，以記錄邏輯單元與實體抹除單元之間的映射關係。此邏輯-實體映射表還可以例如是記錄邏輯單元與實體程式化單元、邏輯程式化單元與實體程式化單元及/或邏輯程式化單元與實體抹除單元之間的映射關係等各種邏輯與實體的對應關係，本發明不加以限制。
在本範例實施例中，在主機系統11執行寫入操作時，記憶體控制電路單元404(或記憶體管理電路502)會從閒置區704中提取實體抹除單元，並且將對應此寫入操作的寫入資料直接寫入至所提取的實體抹除單元中，透過將此寫入操作所欲寫入之邏輯單元映射至所提取的實體抹除單元，以將從閒置區704中所提取的實體抹除單元替換為資料區702的實體抹除單元。然而，本發明並不限於此，例如，在本發明另一範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)是將來自於主機系統11欲寫入至可複寫式非揮發性記憶體模組406的資料先暫存於所提取的暫存實體抹除單元，並於進行資料合併時，才將暫存實體抹除單元中的資料搬移至所寫入之邏輯單元所映射的實體抹除單元。在本發明又一範例實施例中，由於緩存單元610(0)~610(511)會用以暫存來自於主機系統11欲寫入至可複寫式非揮發性記憶體模組406的資料與指令，或來自於可複寫式非揮發性記憶體模組406的資料。因此，在主機系統11執行寫入操作時，記憶體控制電路單元404(或記憶體管理電路502)亦可以先將對應此寫入操作的寫入資料暫存至緩衝記憶體508之緩存單元610(0)~610(511)中未被佔用的緩存單元中。
也就是說，閒置區704的實體抹除單元以及緩存單元610(0)~610(511)皆可用於記憶體儲存裝置10中記憶體控制電路單元404(或記憶體管理電路502)執行前景工作或背景工作時資料的暫存區域。在此，來自主機系統11欲寫入至可複寫式非揮發性記憶體模組406的資料屬於執行前景工作所產生的資料流，而執行映射表儲存、垃圾收集(garbage collection)或錯誤校正(error correction)時寫入可複寫式非揮發性記憶體模組406的資料屬於執行背景工作所產生的資料流。本發明即是藉由限制時間內主機系統11寫入暫存實體抹除單元或緩存單元的資料量(例如，執行前景工作所產生的資料流)與限制時間內從暫存實體抹除單元或緩存單元寫入至可複寫式非揮發性記憶體模組406的資料量(例如，執行前景工作所產生的資料流與執行背景工作所產生的資料流)以控制對記憶體儲存裝置10進行資料傳輸與存取的速度及效能。
請再參照圖4與圖5，為了避免記憶體儲存裝置10運作時所造成的系統過熱現象，記憶體控制電路單元404(或記憶體管理電路502)會偵測記憶體儲存裝置10的溫度，以在記憶體儲存裝置10的溫度大於溫度門檻值時，執行控制資料傳輸速度與控制資料存取速度的操作。在此，所述記憶體儲存裝置10的溫度可以是記憶體控制電路單元404(或記憶體管理電路502)本身的溫度，DDR DRAM 408的溫度，可複寫式非揮發性記憶體模組406或者記憶體儲存裝置10整體的溫度。在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會設定記憶體儲存裝置10的最高可容許溫度值與全速執行速度。一般而言，記憶體控制電路單元404(或記憶體管理電路502)可承受的最高溫度為120℃，當記憶體控制電路單元404(或記憶體管理電路502)的溫度超過此可承受的最高溫度時，記憶體控制電路單元404(或記憶體管理電路502)可能會因過熱而停止運作或燒毀，因而造成資料的遺失。在此例子中，是以偵測記憶體控制電路單元404(或記憶體管理電路502)本身的溫度為例進行說明，因此，記憶體控制電路單元404(或記憶體管理電路502)會將記憶體儲存裝置10的最高可容許溫度值設為120℃。然而，本發明並不欲加以限制所述最高可容許溫度值，例如，所述最高可容許溫度值可以是根據記憶體儲存裝置10出廠時的技術規格來設定，亦可以是根據記憶體儲存裝置10的執行效能而被設定。
此外，在一般情況下(即，記憶體控制電路單元404(或記憶體管理電路502)的溫度未達溫度門檻值時)，記憶體控制電路單元404(或記憶體管理電路502)是以此全速執行速度進行資料的寫入與讀取，例如，記憶體控制電路單元404(或記憶體管理電路502)是將記憶體儲存裝置10的全速執行速度設為每秒1400百萬位元(MB/sec)。然而，本發明並不限於此，例如，記憶體控制電路單元404(或記憶體管理電路502)可根據記憶體儲存裝置10整體的實際運作情況，而將記憶體儲存裝置10的全速執行速度設為大於1400 MB/sec或小於1400 MB/sec。
溫度門檻值用以作為記憶體控制電路單元404(或記憶體管理電路502)判斷記憶體儲存裝置10的溫度是否過熱的依據，在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)與DDR DRAM 408有各自可承受的最高溫度，例如，記憶體控制電路單元404(或記憶體管理電路502)可承受的最高溫度為120℃，而DDR DRAM 408可承受的最高溫度為90℃，由於DDR DRAM 408可承受的最高溫度較記憶體控制電路單元404(或記憶體管理電路502)低，因此，在比較記憶體控制電路單元404(或記憶體管理電路502)之溫度與溫度門檻值的操作中，溫度門檻值是設為80℃，以避免在記憶體控制電路單元404(或記憶體管理電路502)的溫度大於溫度門檻值時，DDR DRAM 408的溫度已超過其可承受的最高溫度(即，90℃)。例如，當記憶體控制電路單元404(或記憶體管理電路502)的溫度達到100℃時，DDR DRAM 408的溫度可能已超過80℃(即，接近其可承受的最高溫度)，因此，將溫度門檻值設為80℃，可在記憶體控制電路單元404(或記憶體管理電路502)之溫度與DDR DRAM 408之溫度尚未達到各自可承受的最高溫度前，進行資料傳輸速度控制、存取速度控制與降溫的操作，以避免記憶體儲存裝置10運作時所造成的系統過熱現象。值得注意的是，本發明是根據實際偵測之記憶體控制電路單元404(或記憶體管理電路502)的溫度與DDR DRAM 408的溫度來設定所述溫度門檻值，且本發明並不限制溫度門檻值的大小，例如，在其他範例實施例中，溫度門檻值可被設定為大於80℃或小於80℃。
在本發明範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會判斷記憶體儲存裝置10的溫度(例如，記憶體控制電路單元404(或記憶體管理電路502)本身的溫度)是否大於溫度門檻值，倘若記憶體控制電路單元404(或記憶體管理電路502)的溫度非大於溫度門檻值時，記憶體控制電路單元404(或記憶體管理電路502)是以上述全速執行速度進行資料的寫入與讀取。反之，倘若記憶體控制電路單元404(或記憶體管理電路502)的溫度大於溫度門檻值時，記憶體控制電路單元404(或記憶體管理電路502)會根據全速執行速度計算最高可容許溫度值與溫度門檻值之間每一單位溫度所對應的延遲速度計數值，以進一步根據所計算的延遲速度計數值執行資料傳輸速度控制、存取速度控制與降溫的操作。具體而言，延遲速度計數值用以作為記憶體控制電路單元404(或記憶體管理電路502)降低資料傳輸速度與存取速度的依據，例如，記憶體控制電路單元404(或記憶體管理電路502)是根據最高可容許溫度值與溫度門檻值之間的差值(亦稱為第一溫度差值)，將全速執行速度劃分為多個延遲速度等分，在最高可容許溫度值為120℃，溫度門檻值為80℃且全速執行速度為1400 MB/sec的例子中，每一個延遲速度等分的大小即為35MB/sec(即，1400/(120℃-80℃))，而記憶體控制電路單元404(或記憶體管理電路502)會將延遲速度計數值設為35MB/sec。如此一來，在記憶體控制電路單元404(或記憶體管理電路502)的溫度超過溫度門檻值(即，80℃)且記憶體控制電路單元404(或記憶體管理電路502)的溫度每上升1℃時，記憶體控制電路單元404(或記憶體管理電路502)會以延遲速度計數值為依據將記憶體控制電路單元404(或記憶體管理電路502)之目前執行速度降低35MB/sec。值得注意的是，本發明並不加以限制計算延遲速度計數值方法或延遲速度計數值大小，例如，在本法明另一範例實施例中，延遲速度計數值可根據需求而被設為大於35MB/sec或小於35MB/sec。
更詳細地說，在處理執行前景工作所產生之資料流的例子中，當主機系統11執行寫入操作以寫入資料(亦稱為第一資料)時，記憶體控制電路單元404(或記憶體管理電路502)會根據上述延遲速度計數值於一段延遲時間(亦稱為第三延遲時間)之內從主機系統11接收第一資料，以及根據上述延遲速度計數值於另一段延遲時間(亦稱為第一延遲時間)之內，發送寫入指令序列(亦稱為第一寫入指令序列)以指示將第一資料寫入至可複寫式非揮發性記憶體模組406。由於在主機系統11執行寫入操作時，記憶體控制電路單元404(或記憶體管理電路502)會將對應此寫入操作的寫入資料暫存至閒置區704的實體抹除單元或緩衝記憶體508之緩存單元610(0)~610(511)中未被佔用的緩存單元中。因此，當寫入資料順利地暫存至閒置區704的實體抹除單元或緩衝記憶體508後，記憶體控制電路單元404(或記憶體管理電路502)會發送一個確認訊息給主機系統11，以通知主機系統11此寫入操作已完成。換言之，上述第三延遲時間即為從主機系統11開始傳送對應寫入操作之所有寫入資料至記憶體儲存裝置10到記憶體控制電路單元404(或記憶體管理電路502)發送至少一個確認訊息給主機系統11的總時間；而第一延遲時間即為記憶體控制電路單元404(或記憶體管理電路502)將對應寫入操作之所有寫入資料從閒置區704的實體抹除單元或緩存單元中寫入可複寫式非揮發性記憶體模組406中的總時間。
舉例而言，記憶體控制電路單元404(或記憶體管理電路502)會根據所偵測到之記憶體控制電路單元404(或記憶體管理電路502)的溫度與溫度門檻值之間的差值(亦稱為第二溫度差值)以及延遲速度計數值來獲得目標存取速度。在此假設所偵測到之記憶體控制電路單元404(或記憶體管理電路502)的溫度為90℃，而溫度門檻值與延遲速度計數值分別為80℃與35MB/sec，由於在記憶體控制電路單元404(或記憶體管理電路502)的溫度超過溫度門檻值(即，80℃)且記憶體控制電路單元404(或記憶體管理電路502)的溫度每上升1℃時，記憶體控制電路單元404(或記憶體管理電路502)會將其目前執行速度降低35MB/sec，因此，記憶體控制電路單元404(或記憶體管理電路502)會判斷其需將目前執行速度共降低350MB/sec(即，(90℃-80℃)* 35MB/sec)。在記憶體控制電路單元404(或記憶體管理電路502)之目前執行速度為全速執行速度(即，1400 MB/sec)的狀態下，記憶體控制電路單元404(或記憶體管理電路502)會進一步獲得目標存取速度為1050 MB/sec(即，1400 MB/sec-350MB/sec)。
接著，記憶體控制電路單元404(或記憶體管理電路502) 會根據目標存取速度(即，1050 MB/sec)與每一個部分的第一資料的大小，計算對應每一個部分的第一資料的延遲時間(亦稱為第四延遲時間)。例如，第四延遲時間即為主機系統11開始傳送對應寫入操作之寫入指令與一個大小為4KB的寫入資料至記憶體儲存裝置10到記憶體控制電路單元404(或記憶體管理電路502)發送一個確認訊息給主機系統11的時間。換言之，記憶體控制電路單元404(或記憶體管理電路502)會計算主機系統11傳送一個大小為4KB的部分的第一資料至記憶體儲存裝置10，且記憶體控制電路單元404(或記憶體管理電路502)將一個部分的第一資料暫存至緩衝記憶體508之緩存單元後，直到主機系統11接收到記憶體控制電路單元404(或記憶體管理電路502)所發送的一個確認訊息所需要的時間，以使得記憶體控制電路單元404(或記憶體管理電路502)能以此目標存取速度進行屬於執行前景工作所產生的資料流的寫入操作。在此，記憶體控制電路單元404(或記憶體管理電路502)所計算的對應每一個部分的第一資料的第四延遲時間為3.9 (微秒)(即，(4*1024)/ 1050)，也就是說，記憶體控制電路單元404(或記憶體管理電路502)每接收一個部分的第一資料後，其會在此3.9 內暫存此一個部分的第一資料至所提取的暫存實體抹除單元或緩存單元之中未被佔用的一個緩存單元，並發送一個確認訊息至主機系統11。倘若主機系統11所傳送的欲寫入至可複寫式非揮發性記憶體模組406的部分的第一資料不只一個，則記憶體控制電路單元404(或記憶體管理電路502)會依序地在上述第四延遲時間內將每一個部分的第一資料暫存至緩存單元中，亦即，每隔3.9 將一個部分的第一資料暫存至暫存實體抹除單元或緩存單元中，以使得記憶體控制電路單元404(或記憶體管理電路502)在第三延遲時間之內以1050 MB/sec進行屬於執行前景工作所產生的資料流的寫入操作，以達到降溫的效果。
圖8是根據一範例實施例所繪示之對記憶體儲存裝置進行資料存取速度控制的溫度與速度之關係的範例示意圖。
請參照圖8，在上述記憶體控制電路單元404(或記憶體管理電路502)以1050 MB/sec進行屬於執行前景工作所產生的資料流的寫入操作的例子中，藉由每隔第四延遲時間依序地將一個部分的第一資料暫存至暫存實體抹除單元或緩存單元中的操作，可使得記憶體控制電路單元404(或記憶體管理電路502)處理前景工作所產生的資料流的速度由全速執行速度(即，1400 MB/sec)降為目標執行速度(即，1050 MB/sec)，由此記憶體控制電路單元404(或記憶體管理電路502)的目前溫度(即，90℃)不會再持續上升。此時，倘若主機系統11不再持續地寫入資料，則記憶體控制電路單元404(或記憶體管理電路502)會將處理前景工作所產生的資料流的速度設定回全速執行速度。之後，倘若主機系統11開始對記憶體儲存裝置10寫入資料，則記憶體控制電路單元404(或記憶體管理電路502)會根據所偵測的其本身的溫度與溫度門檻值來決定以全速執行速度處理前景工作所產生的資料流，或者執行資料傳輸與存取速度控制的操作。
在記憶體控制電路單元404(或記憶體管理電路502)依序地將從主機系統11所接收的大小為4KB的多個部分的第一資料寫入多個緩存單元後，記憶體控制電路單元404(或記憶體管理電路502)會將多個部分的第一資料傳送至快閃轉譯層(flash translation layer, FTL)。具體而言，快閃轉譯層在主機系統11的檔案系統與可複寫式非揮發性記憶體模組406之間提供一個寫入與抹除的操作介面。例如，快閃轉譯層是藉由在主機系統11的作業系統與記憶體儲存裝置10之間的控制器所形成，在可複寫式非揮發性記憶體模組406的寫入操作中，快閃轉譯層可將由主機系統11之檔案系統產生的邏輯單元映射於可複寫式非揮發性記憶體模組406的實體抹除單元上。在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)是以16KB為單位來傳送或存取資料，而此大小即為可複寫式非揮發性記憶體的一個實體程式化單元的大小(即，第一單位大小)，據此，記憶體控制電路單元404(或記憶體管理電路502)是將每四個部分的第一資料組成一個大小為16KB的資料組，並且將此大小為16KB的資料組傳送至可複寫式非揮發性記憶體模組406以將其程式化並寫入可複寫式非揮發性記憶體模組406中。
在本發明範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)除了透過降低處理來自主機系統11寫入至緩存單元之第一資料的匯流排頻寬以達到降溫與降速之外，記憶體控制電路單元404(或記憶體管理電路502)會更進一步地控制暫存實體抹除單元或緩存單元中之多個部分的第一資料寫入至可複寫式非揮發性記憶體模組406中的寫入速度。具體而言，記憶體控制電路單元404(或記憶體管理電路502)會根據記憶體儲存裝置10傳送或存取資料的第一單位大小(即，一個實體程式化單元的大小)，分別將來自主機系統11的多個部分的第一資料組成多筆第一資料組，例如，每四個部分的第一資料會被組成一筆第一資料組，換言之，一筆第一資料組的大小等於16KB。類似地，在本範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會根據其最高可容許溫度值“120℃”，溫度門檻值“80℃”，所偵測之記憶體控制電路單元404(或記憶體管理電路502)的溫度“90℃”以及全速執行速度“1400 MB/sec”，獲得延遲速度計數值“35MB/sec”以及目標存取速度“1050 MB/sec”。
接著，記憶體控制電路單元404(或記憶體管理電路502) 會根據目標存取速度(即，1050 MB/sec)與每一筆第一資料組的大小(即，一個實體程式化單元的大小)，計算對應每一筆第一資料組的延遲時間(亦稱為第二延遲時間)。換言之，記憶體控制電路單元404(或記憶體管理電路502)會計算記憶體控制電路單元404(或記憶體管理電路502)將一筆第一資料組程式化至可複寫式非揮發性記憶體模組406所需要的時間，以使得記憶體控制電路單元404(或記憶體管理電路502)能以上述目標存取速度進行屬於執行前景工作所產生的資料流的寫入操作。在此，記憶體控制電路單元404(或記憶體管理電路502)所計算的對應每一筆第一資料組的第二延遲時間為15.6 (微秒)(即，(16*1024)/1050)，也就是說，記憶體控制電路單元404(或記憶體管理電路502)會依序地在上述對應每一筆第一資料組的第二延遲時間內，發送第一寫入指令序列以指示將每一筆第一資料組寫入可複寫式非揮發性記憶體模組406中。例如，記憶體控制電路單元404(或記憶體管理電路502)會從可複寫式非揮發性記憶體模組406的閒置區704提取一個實體抹除單元(亦稱為第一閒置實體抹除單元)並在15.6 內將一筆第一資料組寫入此第一閒置實體抹除單元，亦即，每隔15.6 將一筆第一資料組程式化至可複寫式非揮發性記憶體模組406中。如此一來，不僅降低記憶體儲存裝置10之上層處理來自主機系統11寫入至緩存單元之第一資料的匯流排頻寬，亦降低記憶體儲存裝置10之底層處理從暫存實體抹除單元或緩存單元寫入至可複寫式非揮發性記憶體模組406之第一資料組的匯流排頻寬，透過對上述上層與底層的資料傳輸與存取速度的控制，可有效地達到整體的降溫效果。
值得一提的是，在記憶體控制電路單元404(或記憶體管理電路502)執行前景工作時，亦可同時地執行背景工作，例如，在記憶體控制電路單元404(或記憶體管理電路502)處理來自主機系統11欲寫入至可複寫式非揮發性記憶體模組406的資料的同時，記憶體控制電路單元404(或記憶體管理電路502)亦可能正在執行垃圾收集程序等背景工作，以釋放出多餘的記憶體空間。換言之，在記憶體控制電路單元404(或記憶體管理電路502)的溫度已超過溫度門檻值時，若僅對執行前景工作所產生的資料流進行資料傳輸與存取速度的控制，背景工作所產生的資料流仍可能會在底層以全速執行速度不斷地寫入可複寫式非揮發性記憶體模組406，進而影響記憶體儲存裝置10的溫度且無法有效地對記憶體儲存裝置10進行降溫。
有鑑於此，在本發明另一範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會考慮執行背景工作所產生的資料流從緩存單元寫入至可複寫式非揮發性記憶體模組406時的執行速度。具體而言，記憶體控制電路單元404(或記憶體管理電路502)執行垃圾收集程序時，會從資料區702的實體抹除單元中選取一個或多個實體抹除單元(亦稱為第一實體抹除單元)，以從此一個或多個第一實體抹除單元所儲存的資料中複製有效資料，並根據第一單位大小(即，一個實體程式化單元的大小，例如，16KB)，將此些有效資料組成多筆資料組(亦稱為第二資料組)，例如，一筆第二資料組的大小等於16KB。接著，記憶體控制電路單元404(或記憶體管理電路502)會複製並暫存每一筆第二資料組至所提取之閒置區704中的暫存實體抹除單元或緩存單元之中未被佔用的緩存單元內。
在此，記憶體控制電路單元404(或記憶體管理電路502)獲得延遲速度計數值與目標存取速度的步驟是相同於前述範例實施例中的運算操作，在此不再重述。例如，記憶體控制電路單元404(或記憶體管理電路502)根據其最高可容許溫度值“120℃”，溫度門檻值“80℃”，所偵測之記憶體控制電路單元404(或記憶體管理電路502)的溫度“90℃”以及全速執行速度“1400 MB/sec”，即可獲得延遲速度計數值“35MB/sec”以及目標存取速度“1050 MB/sec”。
之後，記憶體控制電路單元404(或記憶體管理電路502) 會根據目標存取速度(即，1050 MB/sec)與每一筆第二資料組的大小(即，一個實體程式化單元的大小)，計算對應每一筆第二資料組的第二延遲時間。亦即，記憶體控制電路單元404(或記憶體管理電路502)會計算記憶體控制電路單元404(或記憶體管理電路502)將一筆第二資料組程式化至可複寫式非揮發性記憶體模組406所需要的時間，以使得記憶體控制電路單元404(或記憶體管理電路502)也能以上述目標存取速度進行屬於執行背景工作所產生的資料流的寫入操作。類似地，記憶體控制電路單元404(或記憶體管理電路502)所計算的對應每一筆第二資料組的第二延遲時間為15.6 (微秒)(即，(16*1024)/1050)，也就是說，記憶體控制電路單元404(或記憶體管理電路502)會依序地在上述對應每一筆第二資料組的第二延遲時間內，發送寫入指令序列(亦稱為第二寫入指令序列)以指示將每一筆第二資料組寫入可複寫式非揮發性記憶體模組406中。例如，記憶體控制電路單元404(或記憶體管理電路502)會在15.6 內將儲存於暫存實體抹除單元或緩存單元中的一筆第二資料組寫入至一個回收實體抹除單元，亦即，每隔15.6 將一筆第二資料組程式化至可複寫式非揮發性記憶體模組406中。在此，回收實體抹除單元例如是從閒置區704 中所提取的一個實體抹除單元(亦稱為第二閒置實體抹除單元)。在將所複製的有效資料寫入至第二閒置實體抹除單元之後，記憶體控制電路單元404(或記憶體管理電路502)會抹除第一實體抹除單元。如此一來，藉由本發明範例實施例之資料傳輸及存取速度控制的方法，不僅降低在記憶體儲存裝置10之上層與底層處理來自主機系統11欲寫入至可複寫式非揮發性記憶體模組406之前景資料的匯流排頻寬，亦降低在記憶體儲存裝置10之底層處理從緩存單元寫入至可複寫式非揮發性記憶體模組406之背景資料的匯流排頻寬，透過對上述前景資料與背景資料之傳輸速度與存取速度的控制，可確保記憶體儲存裝置10之產熱與散熱確實達到穩定狀態。
特別是，本發明並不加以限制記憶體控制電路單元404(或記憶體管理電路502)執行垃圾收集程序的時間點，例如，記憶體控制電路單元404(或記憶體管理電路502)會判斷實體抹除單元中的可用實體抹除單元是否小於一預定可用數目，並且在實體抹除單元中的可用實體抹除單元小於此預定可用數目時，才執行垃圾收集程序的運作。或者，在另一範例實施例中，記憶體控制電路單元404(或記憶體管理電路502)會每隔一固定的時間執行進行垃圾收集程序的運作。由於記憶體控制電路單元404(或記憶體管理電路502)可以是在寫入來自主機系統11的第一資料至所提取的第一閒置實體抹除單元時，同步執行此垃圾收集程序。因此，上述第一實體抹除單元不包括目前被作為用以寫入來自主機系統11之資料的第一閒置實體抹除單元。此外，第一實體抹除單元亦不包括目前被作為回收實體抹除單元的第二閒置實體抹除單元，且所述第一閒置實體抹除單元亦不同於所述第二閒置實體抹除單元。
值的一提的是，上述範例實施例皆是以全速執行速度計算最高可容許溫度值與溫度門檻值之間每一單位溫度所對應的延遲速度計數值，以進一步根據所計算的延遲速度計數值執行資料傳輸速度控制、存取速度控制與降溫的操作。然而，本發明並不限於此。在本發明另一範例實施例中，亦可根據不同的需求，直接設定延遲速度計數值的大小，以更快的達到降溫效果或者減緩升溫的速度，例如，欲更快的達到降溫效果時可將延遲速度計數值設定為50MB/sec。換言之，在所偵測到之記憶體控制電路單元404(或記憶體管理電路502)的溫度為90℃，而溫度門檻值為80℃的例子中，記憶體控制電路單元404(或記憶體管理電路502)的溫度每上升1℃時，記憶體控制電路單元404(或記憶體管理電路502)會將其目前執行速度降低50MB/sec，因此，記憶體控制電路單元404(或記憶體管理電路502)會判斷其需將目前執行速度共降低500MB/sec(即，(90℃-80℃)* 50MB/sec)。在記憶體控制電路單元404(或記憶體管理電路502)之目前執行速度為全速執行速度(即，1400 MB/sec)的狀態下，記憶體控制電路單元404(或記憶體管理電路502)會獲得目標存取速度為900MB/sec(即，1400 MB/sec-500MB/sec)。也就是說，目標存取速度的大小取決於根據所欲達到之降溫效果所設定的延遲速度計數值，由此可更彈性地根據需求來達成不同的降溫效果。類似地，在取得目標存取速度之後，即可根據目標存取速度以及上層資料與底層資料傳輸的單位大小，進而分別獲得傳輸上層與底層之資料的延遲時間以有效地達到整體的降溫。
圖9是根據本發明的一範例實施例所繪示的資料傳輸方法的流程圖。
請參照圖9，在步驟S901中，記憶體控制電路單元404(或記憶體管理電路502)會偵測記憶體儲存裝置10的溫度。
在步驟S903中，記憶體控制電路單元404(或記憶體管理電路502)會判斷記憶體儲存裝置10的溫度是否大於溫度門檻值。
在步驟S905中，倘若記憶體儲存裝置的溫度大於溫度門檻值時，記憶體控制電路單元404(或記憶體管理電路502)會根據一單位溫度所對應的延遲速度計數值於第一延遲時間之內將第一資料寫入至可複寫式非揮發性記憶體模組。
然而，圖9中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖9中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖9的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，本發明範例實施例的資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置會在記憶體儲存裝置之溫度達到溫度門檻值時，藉由在記憶體儲存裝置之上層與底層控制處理來自主機系統欲寫入至可複寫式非揮發性記憶體模組之資料流的傳輸速度與存取速度，由此降低處理前景資料的匯流排頻寬，進而避免記憶體儲存裝置運作時快速且大量寫入資料所造成的系統過熱現象。此外，本範例實施例的資料傳輸方法可更在記憶體儲存裝置之底層控制執行垃圾收集程序等背景工作所產生之資料流的存取速度，如此一來，在兼顧前景資料與背景資料之傳輸速度與存取速度的情況下，可確保記憶體儲存裝置之產熱與散熱確實達到穩定狀態，進而提升資料傳輸速率以及資料存取效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30‧‧‧記憶體儲存裝置
11、31‧‧‧主機系統
12‧‧‧I/O裝置
110‧‧‧系統匯流排
111‧‧‧處理器
112‧‧‧隨機存取記憶體(RAM)
113‧‧‧唯讀記憶體(ROM)
114‧‧‧資料傳輸介面
20‧‧‧主機板
201‧‧‧隨身碟
202‧‧‧記憶卡
203‧‧‧固態硬碟
204‧‧‧無線記憶體儲存裝置
205‧‧‧全球定位系統(GPS)模組
206‧‧‧網路介面卡
207‧‧‧無線傳輸裝置
208‧‧‧鍵盤
209‧‧‧螢幕
210‧‧‧喇叭
32‧‧‧SD卡
33‧‧‧CF卡
34‧‧‧嵌入式儲存裝置
341‧‧‧嵌入式多媒體卡(eMMC)
342‧‧‧嵌入式多晶片封裝儲存裝置(eMCP)
402‧‧‧連接介面單元
404‧‧‧記憶體控制電路單元
406‧‧‧可複寫式非揮發性記憶體模組
408‧‧‧DDR DRAM
410(0)~410(N)‧‧‧實體抹除單元
502‧‧‧記憶體管理電路
504‧‧‧主機介面
506‧‧‧記憶體介面
508‧‧‧緩衝記憶體
510‧‧‧電源管理電路
512‧‧‧錯誤檢查與校正電路
610(0)~610(511)‧‧‧緩存單元
702‧‧‧資料區
704‧‧‧閒置區
706‧‧‧系統區
708‧‧‧取代區
710(0)~710(D)‧‧‧邏輯單元
S901‧‧‧步驟(偵測記憶體儲存裝置的溫度)
S903‧‧‧步驟(判斷記憶體儲存裝置的溫度是否大於溫度門檻值)
S905‧‧‧步驟(根據一單位溫度所對應的延遲速度計數值於第一延遲時間之內將第一資料寫入至可複寫式非揮發性記憶體模組)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據一範例實施例所繪示之記憶體控制電路單元的概要方塊圖。 圖6是根據一範例實施例所繪示之緩衝記憶體的示意圖。 圖7A與圖7B是根據一範例實施例所繪示之管理實體抹除單元的範例示意圖。 圖8是根據一範例實施例所繪示之對記憶體儲存裝置進行資料存取速度控制的溫度與速度之關係的範例示意圖。 圖9是根據本發明的一範例實施例所繪示的資料傳輸方法的流程圖。
S901‧‧‧步驟(偵測記憶體儲存裝置的溫度)
S903‧‧‧步驟(判斷記憶體儲存裝置的溫度是否大於溫度門檻值)
S905‧‧‧步驟(根據一單位溫度所對應的延遲速度計數值於第一延遲時間之內將第一資料寫入至可複寫式非揮發性記憶體模組)

Claims (24)

  1. 一種資料傳輸方法，用於具有一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，包括：偵測該記憶體儲存裝置的一溫度；判斷該記憶體儲存裝置的該溫度是否大於一溫度門檻值；倘若該溫度大於該溫度門檻值時，根據一單位溫度所對應的一延遲速度計數值於一第三延遲時間之內從一主機系統接收一第一資料。
  2. 如申請專利範圍第1項所述的資料傳輸方法，更包括：設定該記憶體儲存裝置的一最高可容許溫度值與一全速執行速度；以及根據該全速執行速度、該最高可容許溫度值與該溫度門檻值計算該延遲速度計數值。
  3. 如申請專利範圍第2項所述的資料傳輸方法，其中根據該全速執行速度、該最高可容許溫度值與該溫度門檻值計算該延遲速度計數值的步驟包括：根據該最高可容許溫度值與該溫度門檻值之間的一第一溫度差值，將該全速執行速度劃分為多個延遲速度等分，其中每一延遲速度等分的值等於該延遲速度計數值。
  4. 如申請專利範圍第1項所述的資料傳輸方法，更包括：根據該延遲速度計數值於一第一延遲時間之內將一第一資料寫入至該可複寫式非揮發性記憶體模組， 其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且該些實體抹除單元包括至少一閒置實體抹除單元，且根據該延遲速度計數值於該第一延遲時間之內將該第一資料寫入至該可複寫式非揮發性記憶體模組的步驟包括：根據該記憶體儲存裝置傳送或存取資料的一第一單位大小，分別將多個部分的第一資料組成多筆第一資料組，其中一筆第一資料組的大小等於該第一單位大小；以及根據該延遲速度計數值，依序地在對應每一筆第一資料組的一第二延遲時間內將每一筆第一資料組寫入至從該至少一閒置實體抹除單元中提取之一第一閒置實體抹除單元。
  5. 如申請專利範圍第4項所述的資料傳輸方法，其中根據該延遲速度計數值，依序地在對應每一筆第一資料組的該第二延遲時間內將每一筆第一資料組寫入至從該至少一閒置實體抹除單元中提取之該第一閒置實體抹除單元的步驟包括：根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；以及根據該目標存取速度與每一筆第一資料組的大小，計算對應每一筆第一資料組的該第二延遲時間，其中該第一單位大小等於一個實體程式化單元的大小。
  6. 如申請專利範圍第1項所述的資料傳輸方法，其中根據該延遲速度計數值於該第三延遲時間之內從該主機系統接收該第一資料的步驟包括：根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；根據該目標存取速度與每一個第一資料的大小，計算對應每一個部分的第一資料的一第四延遲時間；以及依序地在對應每一個部分的第一資料的該第四延遲時間內接收每一個部分的第一資料，其中一個部分的第一資料的大小為小於一個實體程式化單元的一第二單位大小。
  7. 如申請專利範圍第4項所述的資料傳輸方法，更包括：從該些實體抹除單元中選取一第一實體抹除單元，其中該第一實體抹除單元不包含該第一閒置實體抹除單元且儲存有複數筆資料；根據該記憶體儲存裝置傳送或存取資料的該第一單位大小，將該些資料中之至少一有效資料組成多筆第二資料組，其中一筆第二資料組的大小等於該第一單位大小；根據該延遲速度計數值，依序地在對應每一筆第二資料組的該第二延遲時間內，將每一筆第二資料組寫入至從該至少一閒置實體抹除單元中提取之一第二閒置實體抹除單元，其中該第二閒置實體抹除單元不同於該第一閒置實體抹除單元；以及抹除該第一實體抹除單元。
  8. 如申請專利範圍第7項所述的資料傳輸方法，其中根據該延遲速度計數值，依序地在對應每一筆第二資料組的該第二延遲時間內，將每一筆第二資料組寫入至從該至少一閒置實體抹除單元中提取之該第二閒置實體抹除單元的步驟包括：根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；以及根據該目標存取速度與每一筆第二資料組的大小，計算對應每一筆第二資料組的該第二延遲時間，其中該第一單位大小等於一個實體程式化單元的大小。
  9. 一種記憶體控制電路單元，用於控制具有一可複寫式非揮發性記憶體模組的一記憶體儲存裝置，該記憶體控制電路單元包括：一主機介面，用以耦接至一主機系統；一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組；以及一記憶體管理電路，耦接至該主機介面與該記憶體介面，並且用以偵測該記憶體儲存裝置的一溫度，其中該記憶體管理電路更用以判斷該記憶體儲存裝置的該溫度是否大於一溫度門檻值，其中倘若該溫度大於該溫度門檻值時，該記憶體管理電路更用以根據一單位溫度所對應的一延遲速度計數值於一第三延遲時間之內從該主機系統接收該第一資料。
  10. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以設定該記憶體儲存裝置的一最高可容許溫度值與一全速執行速度，其中該記憶體管理電路更用以根據該全速執行速度、該最高可容許溫度值與該溫度門檻值計算該延遲速度計數值。
  11. 如申請專利範圍第10項所述的記憶體控制電路單元，其中在根據該全速執行速度、該最高可容許溫度值與該溫度門檻值計算該延遲速度計數值的操作中，該記憶體管理電路更用以根據該最高可容許溫度值與該溫度門檻值之間的一第一溫度差值，將該全速執行速度劃分為多個延遲速度等分，其中每一延遲速度等分的值等於該延遲速度計數值。
  12. 如申請專利範圍第9項所述的記憶體控制電路單元，其中該記憶體管理電路更用以根據該延遲速度計數值於一第一延遲時間之內，下達一第一寫入指令序列以指示將一第一資料寫入至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且該些實體抹除單元包括至少一閒置實體抹除單元，其中在根據該延遲速度計數值於該第一延遲時間之內，下達該第一寫入指令序列以指示將該第一資料寫入至該可複寫式非揮發性記憶體模組的操作中，該記憶體管理電路更用以根據該記憶體儲存裝置傳送或存取資料的一第一單位大小，分別將多個部分的第一資料組成多筆第一資料組，其中一筆第一資料組的大小等於該第一 單位大小，其中該記憶體管理電路更用以根據該延遲速度計數值，依序地在對應每一筆第一資料組的一第二延遲時間內，下達該第一寫入指令序列以指示將每一筆第一資料組寫入至從該至少一閒置實體抹除單元中提取之一第一閒置實體抹除單元。
  13. 如申請專利範圍第12項所述的記憶體控制電路單元，其中在根據該延遲速度計數值，依序地在對應每一筆第一資料組的該第二延遲時間內，下達該第一寫入指令序列以指示將每一筆第一資料組寫入至從該至少一閒置實體抹除單元中提取之該第一閒置實體抹除單元的操作中，該記憶體管理電路更用以根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；以及根據該目標存取速度與每一筆第一資料組的大小，計算對應每一筆第一資料組的該第二延遲時間，其中該第一單位大小等於一個實體程式化單元的大小。
  14. 如申請專利範圍第9項所述的記憶體控制電路單元，其中在根據該延遲速度計數值於該第三延遲時間之內從該主機系統接收該第一資料的操作中，該記憶體管理電路更用以根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度； 該記憶體管理電路更用以根據該目標存取速度與每一個第一資料的大小，計算對應每一個部分的第一資料的一第四延遲時間；以及該記憶體管理電路更用以依序地在對應每一個部分的第一資料的該第四延遲時間內接收每一個部分的第一資料，其中一個部分的第一資料的大小為小於一個實體程式化單元的一第二單位大小。
  15. 如申請專利範圍第12項所述的記憶體控制電路單元，其中該記憶體管理電路更用以從該些實體抹除單元中選取一第一實體抹除單元，其中該第一實體抹除單元不包含該第一閒置實體抹除單元且儲存有複數筆資料，其中該記憶體管理電路更用以根據該記憶體儲存裝置傳送或存取資料的該第一單位大小，將該些資料中之至少一有效資料組成多筆第二資料組，其中一筆第二資料組的大小等於該第一單位大小，其中該記憶體管理電路更用以根據該延遲速度計數值，依序地在對應每一筆第二資料組的該第二延遲時間內，下達一第二寫入指令序列以指示將每一筆第二資料組寫入至從該至少一閒置實體抹除單元中提取之一第二閒置實體抹除單元，其中該第二閒置實體抹除單元不同於該第一閒置實體抹除單元，其中該記憶體管理電路更用以抹除該第一實體抹除單元。
  16. 如申請專利範圍第15項所述的記憶體控制電路單元，其中在根據該延遲速度計數值，依序地在對應每一筆第二資料組的該第二延遲時間內，下達該第二寫入指令序列以指示將每一筆第二資料組寫入至從該至少一閒置實體抹除單元中提取之該第二閒置實體抹除單元的操作中，該記憶體管理電路更用以根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；以及該記憶體管理電路更用以根據該目標存取速度與每一筆第二資料組的大小，計算對應每一筆第二資料組的該第二延遲時間，其中該第一單位大小等於一個實體程式化單元的大小。
  17. 一種記憶體儲存裝置，包括：一連接介面單元，用以耦接至一主機系統；一可複寫式非揮發性記憶體模組；以及一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組，其中該記憶體控制電路單元用以偵測該記憶體儲存裝置的一溫度，其中該記憶體控制電路單元更用以判斷該記憶體儲存裝置的該溫度是否大於一溫度門檻值，其中倘若該溫度大於該溫度門檻值時，該記憶體控制電路單元更用以根據一單位溫度所對應的一延遲速度計數值於一第三延遲時間之內從該主機系統接收該第一資料。
  18. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以設定該記憶體儲存裝置的一最高可容許溫度值與一全速執行速度，其中該記憶體控制電路單元更用以根據該全速執行速度、該最高可容許溫度值與該溫度門檻值計算該延遲速度計數值。
  19. 如申請專利範圍第18項所述的記憶體儲存裝置，其中根據該全速執行速度、該最高可容許溫度值與該溫度門檻值計算該延遲速度計數值的操作中，該記憶體控制電路單元更用以根據該最高可容許溫度值與該溫度門檻值之間的一第一溫度差值，將該全速執行速度劃分為多個延遲速度等分，其中每一延遲速度等分的值等於該延遲速度計數值。
  20. 如申請專利範圍第17項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以根據該延遲速度計數值於該第一延遲時間之內，下達一第一寫入指令序列以指示將一第一資料寫入至該可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個實體抹除單元，並且該些實體抹除單元包括至少一閒置實體抹除單元，其中在根據該延遲速度計數值於該第一延遲時間之內，下達該第一寫入指令序列以指示將該第一資料寫入至該可複寫式非揮發性記憶體模組的操作中，該記憶體控制電路單元更用以根據該記憶體儲存裝置傳送或存取資料的一第一單位大小，分別將多個部分的第 一資料組成多筆第一資料組，其中一筆第一資料組的大小等於該第一單位大小，其中該記憶體控制電路單元更用以根據該延遲速度計數值，依序地在對應每一筆第一資料組的一第二延遲時間內，下達該第一寫入指令序列以指示將每一筆第一資料組寫入至從該至少一閒置實體抹除單元中提取之一第一閒置實體抹除單元。
  21. 如申請專利範圍第20項所述的記憶體儲存裝置，其中在根據該延遲速度計數值，依序地在對應每一筆第一資料組的該第二延遲時間內，下達該第一寫入指令序列以指示將每一筆第一資料組寫入至從該至少一閒置實體抹除單元中提取之該第一閒置實體抹除單元的操作中，該記憶體控制電路單元更用以根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；以及該記憶體控制電路單元更用以根據該目標存取速度與每一筆第一資料組的大小，計算對應每一筆第一資料組的該第二延遲時間，其中該第一單位大小等於一個實體程式化單元的大小。
  22. 如申請專利範圍第17項所述的記憶體儲存裝置，其中在根據該延遲速度計數值於該第三延遲時間之內從該主機系統接收該第一資料的操作中，該記憶體控制電路單元更用以根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數 值，獲得一目標存取速度；該記憶體控制電路單元更用以根據該目標存取速度與每一個第一資料的大小，計算對應每一個部分的第一資料的一第四延遲時間；以及該記憶體控制電路單元更用以依序地在對應每一個部分的第一資料的該第四延遲時間內接收每一個部分的第一資料，其中一個部分的第一資料的大小為小於一個實體程式化單元的一第二單位大小。
  23. 如申請專利範圍第20項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以從該些實體抹除單元中選取一第一實體抹除單元，其中該第一實體抹除單元不包含該第一閒置實體抹除單元且儲存有複數筆資料，其中該記憶體控制電路單元更用以根據該記憶體儲存裝置傳送或存取資料的該第一單位大小，將該些資料中之至少一有效資料組成多筆第二資料組，其中一筆第二資料組的大小等於該第一單位大小，其中該記憶體控制電路單元更用以根據該延遲速度計數值，依序地在對應每一筆第二資料組的該第二延遲時間內，下達一第二寫入指令序列以指示將每一筆第二資料組寫入至從該至少一閒置實體抹除單元中提取之一第二閒置實體抹除單元，其中該第二閒置實體抹除單元不同於該第一閒置實體抹除單元，其中該記憶體控制電路單元更用以抹除該第一實體抹除單 元。
  24. 如申請專利範圍第23項所述的記憶體儲存裝置，其中在根據該延遲速度計數值，依序地在對應每一筆第二資料組的該第二延遲時間內，下達該第二寫入指令序列以指示將每一筆第二資料組寫入至從該至少一閒置實體抹除單元中提取之該第二閒置實體抹除單元的操作中，該記憶體控制電路單元更用以根據該記憶體儲存裝置的該溫度與該溫度門檻值之間的一第二溫度差值以及該延遲速度計數值，獲得一目標存取速度；以及該記憶體控制電路單元更用以根據該目標存取速度與每一筆第二資料組的大小，計算對應每一筆第二資料組的該第二延遲時間，其中該第一單位大小等於一個實體程式化單元的大小。
TW105106293A 2016-03-02 2016-03-02 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置 TWI595492B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW105106293A TWI595492B (zh) 2016-03-02 2016-03-02 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置
US15/140,494 US9875027B2 (en) 2016-03-02 2016-04-28 Data transmitting method, memory control circuit unit and memory storage device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW105106293A TWI595492B (zh) 2016-03-02 2016-03-02 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置

Publications (2)

Publication Number Publication Date
TWI595492B true TWI595492B (zh) 2017-08-11
TW201732821A TW201732821A (zh) 2017-09-16

Family

ID=59724239

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105106293A TWI595492B (zh) 2016-03-02 2016-03-02 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置

Country Status (2)

Country Link
US (1) US9875027B2 (zh)
TW (1) TWI595492B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI727361B (zh) * 2018-07-05 2021-05-11 美商神話股份有限公司 用於實現智慧處理運算結構的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388369B2 (en) * 2015-04-28 2019-08-20 Hitachi, Ltd. Nonvolatile memory control method, control device, and semiconductor storage device
TWI637268B (zh) * 2017-03-22 2018-10-01 慧榮科技股份有限公司 主機裝置與資料傳輸速率控制方法
CN113157208A (zh) * 2017-07-24 2021-07-23 三星电子株式会社 存储设备及对包括其的电子设备的温度控制
JP6785205B2 (ja) 2017-09-21 2020-11-18 キオクシア株式会社 メモリシステムおよび制御方法
JP2019079464A (ja) 2017-10-27 2019-05-23 東芝メモリ株式会社 メモリシステムおよび制御方法
JP6982468B2 (ja) 2017-10-27 2021-12-17 キオクシア株式会社 メモリシステムおよび制御方法
KR20190053646A (ko) * 2017-11-10 2019-05-20 에스케이하이닉스 주식회사 메모리 콘트롤러, 이를 포함하는 반도체 메모리 시스템 및 그 구동 방법
TWI646548B (zh) * 2017-11-16 2019-01-01 慧榮科技股份有限公司 用來於一記憶裝置中進行刷新管理之方法以及記憶裝置及其控制器
KR20190127173A (ko) * 2018-05-03 2019-11-13 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
CN109407972B (zh) * 2018-09-17 2021-08-06 至誉科技（武汉）有限公司 利用温差均衡方法进行数据纠错的存储装置
CN111831024B (zh) * 2019-04-19 2022-03-01 群联电子股份有限公司 温度控制电路、存储器存储装置及温度控制方法
US11017823B1 (en) * 2020-03-20 2021-05-25 Dell Products L.P. System and method for dynamic adjustment of SSD critical temperature threshold based on memory size
CN112188167B (zh) * 2020-09-30 2023-04-18 成都智视慧语科技有限公司 基于5g边云计算的视频浓缩萃取精炼升华的方法和***
CN113139277A (zh) * 2021-03-30 2021-07-20 深圳佰维存储科技股份有限公司 封装结构散热优化方法、装置、可读存储介质及电子设备
KR20230059366A (ko) * 2021-10-26 2023-05-03 에스케이하이닉스 주식회사 메모리 시스템의 컨트롤러 및 그것의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200506606A (en) * 2003-04-24 2005-02-16 Intel Corp Method and apparatus to establish, report and adjust system memory usage
US7079414B2 (en) * 2003-04-25 2006-07-18 Kabushiki Kaisha Toshiba Magnetic random access memory device
US7274586B2 (en) * 2004-03-05 2007-09-25 Samsung Electronics Co., Ltd. Method for programming phase-change memory array to set state and circuit of a phase-change memory device
TW201306032A (zh) * 2011-03-02 2013-02-01 Apple Inc 溫度感測器與記憶體裝置之使用
US9171597B2 (en) * 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102239356B1 (ko) * 2015-02-17 2021-04-13 삼성전자주식회사 클록 제어 유닛 또는 전원 제어 유닛을 포함하는 저장 장치와 메모리 시스템, 그리고 그것의 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200506606A (en) * 2003-04-24 2005-02-16 Intel Corp Method and apparatus to establish, report and adjust system memory usage
US7079414B2 (en) * 2003-04-25 2006-07-18 Kabushiki Kaisha Toshiba Magnetic random access memory device
US7274586B2 (en) * 2004-03-05 2007-09-25 Samsung Electronics Co., Ltd. Method for programming phase-change memory array to set state and circuit of a phase-change memory device
TW201306032A (zh) * 2011-03-02 2013-02-01 Apple Inc 溫度感測器與記憶體裝置之使用
US9171597B2 (en) * 2013-08-30 2015-10-27 Micron Technology, Inc. Apparatuses and methods for providing strobe signals to memories

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI727361B (zh) * 2018-07-05 2021-05-11 美商神話股份有限公司 用於實現智慧處理運算結構的方法

Also Published As

Publication number Publication date
US20170255389A1 (en) 2017-09-07
US9875027B2 (en) 2018-01-23
TW201732821A (zh) 2017-09-16

Similar Documents

Publication Publication Date Title
TWI595492B (zh) 資料傳輸方法、記憶體控制電路單元與記憶體儲存裝置
TWI579693B (zh) 映射表載入方法、記憶體控制電路單元與記憶體儲存裝置
TWI681295B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI622923B (zh) 整理指令處理方法、記憶體控制電路單元與記憶體儲存裝置
TWI557561B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI587304B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
CN107179877B (zh) 数据传输方法、存储器控制电路单元与存储器存储装置
TWI602061B (zh) 資料寫入方法、記憶體儲存裝置與記憶體控制電路單元
TWI454913B (zh) 資料寫入方法、記憶體控制器與記憶體儲存裝置
TWI571882B (zh) 平均磨損方法、記憶體控制電路單元及記憶體儲存裝置
TWI582776B (zh) 資料寫入方法、記憶體控制電路單元與記憶體儲存裝置
TWI656531B (zh) 平均磨損方法、記憶體控制電路單元與記憶體儲存裝置
TWI658361B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI607309B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TW201945927A (zh) 資料寫入方法、記憶體控制電路單元以及記憶體儲存裝置
TWI591640B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI644210B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI642059B (zh) 記憶體管理方法、記憶體控制電路單元與記憶體儲存裝置
TWI629590B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
CN109273033B (zh) 存储器管理方法、存储器控制电路单元与存储器存储装置
TWI688956B (zh) 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
TWI653632B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TWI615770B (zh) 資料存取方法、記憶體控制電路單元與記憶體儲存裝置
TWI596477B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置
TWI554884B (zh) 記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置