TWI593220B - 具有含同相雙閘極的電晶體之電荷幫浦電路及其操作方法 - Google Patents

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Description

具有含同相雙閘極的電晶體之電荷幫浦電路及其操作方法 發明領域
本發明係有關一種用於升高微電子電路中之電壓的電荷幫浦電路，而更特別是一種具有本體效應最小化與改善效率之電荷幫浦電路。
發明背景
一電荷幫浦電路一般用於一整合半導體電路中，其用於提高從該整合半導體電路之一外部電路供應之一電源供應電壓的一電壓準位，而因此取得一所需之高電壓。
例如，諸如快取記憶體陣列之非依電性記憶體陣列需要高的正向或負向電壓來規畫或抹除該陣列之記憶體胞元。典型情況是，該等電壓比該供應電壓Vdd還高。電荷幫浦因此用來將晶載電壓升高至該供應電壓Vdd之上以達到規畫或抹除所需之電壓。
一電荷幫浦電路典型包含每一幫浦電荷儲存於一電容器中之級聯階段，而因此日益增加該等階段間之中 間節點的電壓準位。雖然可具有許多不同的電路架構，但現存的成批電荷幫浦皆根據電容器將電荷從一階段推至下一階段之相同原則。習知電荷幫浦電路之範例可例如，於美國專利案第7,098,725中找到。
然而，階段數量增加時，每一階段中之電晶體本體效應以及該等電容器之寄生電容會使該等習知的電荷幫浦電路降級。換言之，該等習知的電荷幫浦電路之實際輸出電壓會由於感應的本體效應而低於該理想值。
美國專利申請案US 2011/0241767 A1揭示一利用多個閘極電晶體來達到一高準位輸出電壓之電荷幫浦電路。然而，發明所屬之技術領域中所作的持續努力可進一步增加一電荷幫浦電路之電荷轉移效率。其亦持續努力來改善該類電路之速度、降低該類電路之功率散逸以及降低該類電路之區域耗損。
發明概要
本發明係針對進一步改善已知的電荷幫浦電路，並根據其第一觀點來提議包含下列項目之一電荷幫浦電路：一用於輸入一待升高電壓之輸入節點；一用於輸出一升高電壓之輸出節點；多個串接於該輸入節點與該輸出節點間之幫浦階段，每一幫浦階段包含至少一電荷轉移電晶體，其中該至少一電荷轉移電晶體為一雙閘極的電晶體，其包含一用於根據施用於該第一閘極之一第一控制信號來將該電晶體導通或關閉的第一閘極，以及一用於根據 施用於該第二閘極之一第二控制信號(φ 1ctl、φ 2ctl)來修改該電晶體之臨界電壓的第二閘極，其中該等第一與第二控制信號具有相同相位，其特徵在於該序列幫浦階段中從一幫浦階段至下一幫浦階段，施用於一幫浦階段之至少一個轉移電晶體的第二閘極之第二控制信號電壓準位會提局。
該電路之其他較佳、但非限制觀點如下：每一幫浦階段包含一階段輸入節點與一階段輸出節點，而施用於一幫浦階段之至少一個電荷轉移電晶體的第二閘極之第二控制信號電壓準位為下列其中之一：該序列幫浦階段中之該幫浦階段或者之後幫浦階段的其中之一的階段輸入節點之電壓準位；以及該序列幫浦階段中之該幫浦階段或者之後幫浦階段的每一個之階段輸出節點的電壓準位。其包含至少一個用於提供施用於每一幫浦階段之至少一個電荷轉移電晶體的第二閘極之第二控制信號電壓準位的電壓準位位移器電路，該電壓準位位移器電路包含多個串聯的布林邏輯閘極，每一布林邏輯閘極與該幫浦階段其中之一相關聯並且遞送施用於每一幫浦階段之至少一個電荷轉移電晶體的第二閘極之第二控制信號；一幫浦階段之至少一個電荷轉移電晶體的第二閘極連接至該序列幫浦階段中之該幫浦階段或者之後幫浦階段的其中之一的一中間節點。
C1‧‧‧第一幫浦電容器
C2‧‧‧第二幫浦電容器
T1、T2‧‧‧NMOS電晶體
T3、T4‧‧‧PMOS電晶體
Tp‧‧‧P通道電晶體
Tn‧‧‧N通道電晶體
Φ1‧‧‧時鐘信號
Φ2‧‧‧時鐘禁止信號
1a‧‧‧第一中間節點
1b‧‧‧第二中間節點
Vin‧‧‧電源供應電壓
Vout‧‧‧輸出電壓
VDD‧‧‧時鐘信號振幅
Vdd‧‧‧供應電壓、正向輸入電壓
Vpp‧‧‧高電壓
VT‧‧‧臨界電壓
IN‧‧‧輸入節點
out‧‧‧輸出節點
P1-P3‧‧‧幫浦階段
φ 1ctl‧‧‧第一背閘極控制信號
φ 2ctl‧‧‧第二背閘極控制信號
a、b、c‧‧‧瞬時
2a、2b‧‧‧中間節點
n‧‧‧反相器數量、階段數量
GND‧‧‧低電源供應
根據讀取下列較佳實施例之實施方式、並藉由範例且參照該等附圖來給定，本發明之其他觀點、目的與優 點將變得更加明顯，其中：圖1顯示一習知成批電荷幫浦電路；圖2顯示一FDSOI(完全空乏矽晶絕緣體)電荷幫浦電路可能的實施例；圖3、圖4與圖5為比較圖1與圖2之電路效能的模擬結果；圖6a與圖6b顯示一提高輸出準位之FDSOI反相器；圖7a與圖7b顯示一提高輸出準位之鰭式FET反相器；圖8顯示一鰭式FET反相器系列；圖9a與圖9b個別顯示具有可用來提高輸出電壓之鰭式FET的一NAND閘極與一NOR閘極；圖10顯示一根據本發明利用圖8之鰭式FET反相器系列的一電荷幫浦電路之可能實施例；圖11顯示圖10之電荷幫浦電路的效能之模擬結果；圖12顯示根據本發明之一電荷幫浦電路的另一可能實施例；圖13顯示圖12之電荷幫浦電路的效能之模擬結果；圖14顯示與圖10的其中之一對稱之電荷幫浦電路的效能之模擬結果。
較佳實施例之詳細說明
圖1顯示一三階段習知成批電荷幫浦電路。參照該第一階段，每一階段包含一第一幫浦電容器C1、一第二幫浦電容器C2以及一對交叉耦合反相器，其包含由一 NMOS電晶體T1與一PMOS電晶體T3所組成之一第一反相器以及由一NMOS電晶體T2與一PMOS電晶體T4所組成之一第二反相器。
該第一幫浦電容器C1之一第一端子接收一時鐘信號Φ1，典型為一方型信號，而另一端子連接至一第一中間節點1a。同樣地，該第二幫浦電容器之一第一端子接收與該時鐘信號Φ1互補之一時鐘禁止信號Φ2，而另一端子連接至一第二中間節點1b。
該NMOS電晶體T1之一閘極、該NMOS電晶體T2之一汲極、該PMOS電晶體T3之一閘極以及該PMOS電晶體T4之一源極連接至該第二中間節點1b。同樣地，該PMOS電晶體T4之一閘極、該PMOS電晶體T3之一源極、該NMOS電晶體T1之一汲極以及該NMOS電晶體T2之一閘極連接至該第一中間節點1a。該等NMOS電晶體T1、T2可***作來將一電源供應電壓Vin從一輸入節點轉移至該第一中間節點1a與該第二中間節點1b。該等PMOS電晶體T3、T4可***作來將該第一中間節點1a與該第二中間節點1b上載入的電壓轉移至***該幫浦電路之該等第一與第二階段間之一輸出節點out1。
其他階段的操作與該第一階段相同方式。因此，從一電源供應電壓Vin，該幫浦電路可產生一輸出電壓Vout=Vin+nVDD，其中n對應於該階段數量而VDD對應於該時鐘信號之振幅。實際上，由於該類成批電路中該等幫浦電容器在其下方具有接面寄生性，故一階段之電荷轉移效 率僅約為90%。該等電容器更可相當大典型具有約5微微法拉的數值。
本發明提議藉由將該等CMOS成批電晶體以具有兩個獨立閘極之電晶體來替代、以及藉由透過兩同相信號來控制該等兩閘極以改善習知的幫浦電路。若施用於該第二閘極之電壓改變的情況下，而一第一閘極用來作為一“正常”控制閘極來將一電晶體導通與關閉，則可調整該電晶體效能而因此改變其臨界電壓。考量一N通道電晶體，由於該等兩同步閘極，該第二閘極上之一低準位狀態造成該臨界電壓增加時該電晶體之關閉狀態可加以改善，使得該電晶體可以較少漏電被適當關閉。同樣地，該第二閘極上之一高準位狀態造成該臨界電壓減少時(其甚至變為負數，該電晶體因此於允許完全且更快的電荷轉移之空乏模式中運作)，該電晶體之導通狀態亦可被改善，使得該電晶體可達到更好且更快的電荷轉移。應注意高準位/低準位概念針對N通道電晶體是很好但針對P通道電晶體則相反。
每一雙閘極電晶體可為一SeOI基體(絕緣半導體)之掩埋絕緣層下方具有一背控制閘極之一雙閘極電晶體。該背控制閘極較佳係作為該第二控制閘極而用於臨界電壓的修改。
每一雙閘極電晶體亦可為一鰭型獨立雙閘極電晶體。
因此，可體認本發明可以下列技術來執行：PDSOI(部分空乏絕緣體上矽)、FDSOI(完全空乏絕緣體上 矽)、以及具有鰭式FET與其他類型的獨立雙閘極電晶體。FDSOI證實有益於增加允許每一功能具有比成批電晶體還小的區域之優點。
該雙閘極技術可進一步證實有益於降低該等幫浦電容器之寄生電容(例如SeOI技術之寄生電容比成批技術中所見的井接面寄生電容還小10-100倍)。具有較少寄生性之較佳電晶體與電容器的連結可導致電容器約小10倍，而該電荷轉移效率可因此大幅改善。該幫浦電路之區域由電容器主宰時，此功能可於8到10倍小的區域中執行。
應體認本發明並不侷限於一特定幫浦電荷電路的架構，而是相反地可延伸至任何已知的架構，其中習知成批電晶體以具有兩個獨立閘極之電晶體來替代，而該等兩閘極透過兩同相信號來控制。因此應體認本發明係有關一種電荷幫浦電路，其包含有：一用於輸入一待升高電壓之輸入節點；一用於輸出一升高電壓之輸出節點；多個串接於該輸入節點與該輸出節點間之幫浦階段，每一幫浦階段包含至少一電荷轉移電晶體，其中該至少一電荷轉移電晶體為一多閘極電晶體，其包含一用於根據施用於該第一閘極之一第一控制信號來將該電晶體導通或關閉的第一閘極，以及一用於根據施用於該第二閘極之一第二控制信號來修改該電晶體之臨界電壓的第二閘極，其中該等第一與第二控制信號具有相同相位。
圖2顯示一使用與圖1相同架構之一FDSOI電荷幫浦電路的可能實施例。該待升高電壓Vin於對應於該第一 幫浦階段P1之輸入的輸入節點IN輸入。該升高電壓Vout於對應於該最後幫浦階段P3之輸出的輸出節點out輸出。圖2之電路具有三個幫浦階段P1-P3，但應體認該階段數量可根據需求而修改。
圖2之電路與圖1的不同，其中每一幫浦階段P1-P3之電晶體T1-T4為一SeOI基體之掩埋絕緣層下方的基極基體中具有一前控制閘極與一背控制閘極之雙閘極電晶體。施用於電晶體T1、T3之背閘極的電壓可以具有與施用於其前閘極之該控制信號(時鐘禁止信號Φ2)相同相位的一第一背閘極控制信號φ 1ctl來控制。相反地，施用於電晶體T2、T4之背閘極的電壓可以具有與施用於其前閘極之該控制信號(時鐘信號Φ1)相同相位的一第二背閘極控制信號φ 2ctl來控制。
圖2之電路操作如下。
於瞬時“a”，時鐘信號Φ1上升，因而提高該第一中間節點1a並關閉P通道電晶體T4。時鐘禁止信號Φ2下降，使得該第二中間節點1b下降而P通道電晶體T3導通。結果是，儲存於該第一電容器C1之電荷(電壓)受注入並從C1轉移至該第一幫浦階段P1之輸出out1。N通道電晶體T1關閉，而N通道電晶體T2導通使得該第二中間節點1b收集從Vin至C2之電荷並因而返回Vin。
於瞬時“b”，時鐘信號Φ1下降，使得該第一中間節點1a下降而P通道電晶體T4導通並將儲存於該第二電容器C2之電荷轉移、注入並從C2轉移至該第一幫浦階段P1之 輸出out1，該輸出因此提高至Vin+VDD。時鐘禁止信號Φ2上升，因而提高該第二中間節點1b而關閉P通道電晶體T3。N通道電晶體T2關閉，而N通道電晶體T1導通，使得該第一中間節點1a收集從Vin至C1之電荷並因而返回Vin。
於瞬時“c”，時鐘信號Φ1上升，因而將該第一中間節點1a提高至Vin+VDD並關閉P通道電晶體T4。時鐘禁止信號Φ2下降，使得該第二中間節點1b下降而P通道電晶體T3導通。結果是，儲存於該第一電容器C1之電荷(電壓)受注入並從C1轉移至該第一幫浦階段P1之輸出out1。N通道電晶體T1關閉，而N通道電晶體T2導通使得該第二中間節點1b收集從Vin至C2之電荷並因而返回Vin。
該程序可累積而該out1之電壓達到一最大值Vin+VDD。下列幫浦階段P2-P3以與該第一幫浦階段P1相同的方式來操作，而每一階段將一VDD加至該信號。採用Vin=Vdd=1伏特，每一階段加入1伏特而該升高輸出電壓Vout達到4伏特。為避免該最後階段產生鏈波，故需要一大負載。但一般而言，諸如使用快取記憶體陣列，該正常使用證實已足夠。
應體認該等第一與第二中間節點之電壓可於該輸入節點之電壓準位(該第一幫浦階段的情況中為Vin)與該輸出節點之電壓準位(該第一幫浦階段的情況中為Vin+VDD)之間改變。
圖3、圖4與圖5為比較圖2之該FDSOI電荷幫浦電路(“FDSOI”)以及其成批對應元件(“BULK”)的效能(Vout為 一時間函數)之模擬結果。
圖3顯示一針對理論上Vin=Vdd=1伏特時應提供一升高輸出電壓5伏特之一4幫浦階段電路的該類比較。使用該成批電路時該輸出升高電壓僅達到約4.6 VDD，而使用圖2之該FDSOI電路時其可達到約4.95 VDD。該FDSOI電路亦可證實為相當快速，而同時由於電容大小之差異體積小8-9倍。
圖4顯示一針對理論上Vin=Vdd=1伏特時應提供一升高輸出電壓11伏特之一10幫浦階段電路的另一比較。對於比20微秒還長的時間，使用該成批電路時該輸出升高電壓僅達到約5.5至6 VDD，而使用圖2之該FDSOI電路時其可達到約8至9 VDD。該FDSOI電路仍可證實為相當快速，而同時體積小8-9倍。此外，必須注意該FDSOI幫浦可提供高輸出電壓，而該成批幫浦則無法辦到。
圖5顯示成批幫浦需要一較高電源供應Vin來提供一約10伏特之高的升高電壓Vout。Vin=Vdd=2伏特，而所有其他參數未改變時，該成批電路達到約14-15伏特(而理論上其應達到22伏特)。同時，仍使用一電源供應1伏特時，圖2之該FDSOI電路可達到8至9伏特(理論上11伏特)。
因此應體認使用雙閘極電晶體之一電路具有下列優點。每一電晶體可使用該第二控制閘極來取得一較佳的關閉狀態，其可降低漏電與此後的功率耗損。由於該第二控制閘極，該等電晶體之導通狀態亦可得以改善，其可允許較快且更有效率的電荷轉移。該等幫浦電容器其底下 並無接面寄生性(僅有非常小的寄生性通過一SeOI基體之掩埋絕緣層)，其可以每一電容器具有較小絕對值而允許較佳的幫浦定量。此外，其允許較低的輸入電壓Vin與較高的幫浦VDD值。因此可有單一的低電源供應。應注意使用獨立的閘極鰭式FET該等特性甚至更好，每一電晶體之兩個閘極可由相同控制信號來控制，而因此具有相同相位與相同振幅。
如圖4所示，根據一約8-9伏特之漸進線，一10階段FDSOI電荷幫浦之電荷轉移效率會出現飽和，而理論上其應達到11伏特。而該階段數量增加時此與理論上之差距會增加。
如圖2所示，施用於該等電晶體之源極與汲極的電壓會從一階段至另一階段越來越高。於階段數量n，該幫浦階段之高與低電源供應為nVDD與(n+1)VDD。但同時，該背控制閘極仍參照為接地或VDD。因此可了解以該背閘極對該臨界電壓之修改的效率會從一階段至另一階段而降低。
因此本發明提議從該序列幫浦階段中之一幫浦階段至另一幫浦階段，提高施用於一幫浦階段之電晶體的第二控制閘極(例如背閘極)之電壓準位。
於一示範實施例中，一幫浦階段之電晶體的背閘極可從屬該幫浦階段電壓。更精確而言，施用於該等背閘極之電壓準位可為該相關聯幫浦階段之低或高電源供應。該類方法中，無論該幫浦階段為何，以該背閘極對該臨界 電壓之修改的效率可維持固定。
總之，本發明並不侷限於該實施例，並且相反地可提供關於施用於該等背閘極之電壓準位的選擇之彈性。特別是，施用於一幫浦階段之背閘極的電壓準位可從屬於該序列幫浦階段中之後的幫浦階段，諸如例如該相鄰下一個幫浦階段的其中之一的電壓準位。此證實使用具有一前控制閘極與一背控制閘極之SeOI雙閘極電晶體是有益的，而其中該前閘極氧化物比該背閘極氧化物薄(該掩埋絕緣層)使得施用於該背閘極之電壓較佳應高於施用於該前閘極之電壓。
一種用以從一幫浦階段至另一幫浦階段提高施用於該第二控制閘極之電壓準位的第一方法將於下文中揭示。該電荷幫浦電路包含至少一電壓準位位移器電路，其用於提供施用於每一幫浦階段之該至少一電荷轉移電晶體的第二閘極之第二控制信號。該電壓準位位移器電路包含多個串聯的布林邏輯閘極，每一布林邏輯閘極與該幫浦階段其中之一相關聯並且遞送施用於該相關聯幫浦階段之該至少一個電荷轉移電晶體的第二閘極之第二控制信號。
每一布林邏輯閘極可特別安排於連接至該相關聯幫浦階段之輸出節點(或連接至之後幫浦階段的其中之一的輸出節點)的一高壓電源供應器，以及連接至該相關聯幫浦階段之輸入節點(或個別連接至該序列中的之後幫浦階段的輸入節點)的一低壓電源供應器之間。如下所述，每一布林邏輯閘極可為具有串接於該類高與低電源供應器間 之電晶體的一反相器。
圖6a至圖6b以及圖7a至圖7b顯示能夠提高輸出準位之反相器。該等反相器包含串接於一高電源供應2vdd與一低電源供應vdd間之一P通道電晶體Tp與一N通道電晶體Tn。該等電晶體Tp、Tn較佳為雙閘極電晶體。
圖6a至圖6b顯示一FDSOI反相器，其電晶體為具有除了該習知前控制閘極外，該掩埋絕緣層下方還具有一背閘極之雙閘極電晶體。圖6中，一正向輸入電壓Vdd施用於該反相器之輸入節點，而一高電壓Vpp亦施用於該等電晶體之背閘極。(由於施用於P通道電晶體Tp背閘極之該高電壓Vpp其展現一非常高的臨界電壓絕對值時，以及一高準位Vdd施用於其第一閘極時)P通道電晶體Tp位於該關閉狀態。N通道電晶體Tn會轉至空乏區(可以施用於其背閘極之該高電壓Vpp來將其臨界電壓VT降低至一負值)，而因此將電荷從其源極轉移至該反相器之輸出，亦即，Vdd(或本體效應)或任何所選的低電壓供應。圖6b中，該輸入電壓與該背閘極電壓設定為0伏特。該P通道電晶體Tp會轉至空乏區(|VT|<0)並將其源極轉移至輸出，亦即，2Vdd(無本體效應)或任何所選的高電壓供應。該N通道電晶體Tn位於該關閉狀態(非常高的VT以及其第一閘極上低準位)。應體認該反相器邏輯閘極可在高與低準位兩者之間改變而無任何漏電或電流路徑。
圖7a至圖7b顯示具有鰭式FET雙閘極電晶體之一反相器。其除了該鰭式FET版本只有該第二閘極上需要 Vdd外，其餘以與圖6a至圖6b的反相器相同方式來運作，而該FDSOI版本需將一高電壓施用於Vpp。
圖8顯示根據圖7a至圖7b之一鰭式FET反相器級聯式系列。應體認特別是FDSOI與鰭式FET不使用該基體來作為一電極時，一反相器之電壓上升效應因而可從一階段累積至另一階段。因此由於反相器數量n，該系列輸出為低準位電壓n.vdd或高準位電壓(n+1).vdd。
應體認在此參照一反相器系列說明之原則可延伸至任何布林邏輯閘極系列，諸如NOR或NAND閘極。此方面中，圖9a與圖9b個別顯示具有可用來根據該電源供應(低與高準位)以提高輸出電壓之鰭式FET的一NAND閘極與一NOR閘極。
圖10顯示一根據本發明使用圖8之鰭式FET反相器系列的電荷幫浦電路。在此設置兩個電壓準位位移器電路，其中一電路在其輸入接收第一背閘極控制信號φ 1ctl，而另一電路接收該第二背閘極控制信號φ 2ctl。一電壓準位位移器電路中之每一反相器與一對應幫浦階段相關聯，並遞送施用於該幫浦階段之電荷轉移電晶體的背閘極之控制信號。每一反相器於一高電壓供應與一低電壓供應之間具有串聯的電晶體。應體認該等時鐘信號Φ1與Φ2可從一幫浦階段至另一幫浦階段交替以確認該等電荷轉移電晶體之兩個閘極為同相(但不需具有相同振幅，針對如圖2所示之背閘極較佳具有較高振幅)。
每一反相器之高電壓供應可連接至該相關聯幫 浦階段之輸出節點，而該低電壓供應可連接至該相關聯幫浦階段之輸入節點。該類方式中，該電壓準位位移器電路可根據該相對應幫浦階段之對應電源供應(高與低準位)來提高施用於該等背控制閘極的準位。總之，本發明並不侷限於該特定實施例，而其可提供關於反相器之高與低電源供應的電壓準位選擇之彈性，該等反相器例如，可連接至與該序列幫浦階段中之相關聯幫浦階段不同的幫浦階段之輸入節點或輸出節點，而特別是連接至該序列幫浦階段中的之後幫浦階段其中之一，諸如例如該相鄰下一個幫浦階段的輸入節點與輸出節點。
該電壓準位位移器電路(例如反相器系列)使用的能量為該幫浦產生的一小部分能量。該等反相器上之電晶體可以相當低的電壓充電(圖10之範例中僅有2個背閘極)且不需相當快時，其尺寸可相當小且僅使用一非常小比例的幫浦容量。
應注意一電壓準位位移器電路之P通道電晶體必須為高電壓電晶體(厚閘極氧化物)而其Vgs可高達2Vdd。然而，使用厚氧化物P通道電晶體之限制並非為幫浦的情況(低頻且大部分使用區域為電容器)之一議題。若有一技術不具有該等厚電晶體，則可經常以比照為美國專利案第6,518,818號的一示意圖來產生該反相器(或緩衝器)。該類示意圖可輕易於FDSOI或鰭式FET上重映射。此情況中，所有電晶體於其3個電極的任何一個之間將具有Vdd或較低電壓。
圖11顯示圖10具有10個幫浦階段之電荷幫浦電路的效能之模擬結果，而其理論上應可提供一升高輸出電壓11伏特而Vin=Vdd=1伏特。對於比20微秒還長的時間，該輸出升高電壓可達到約10.8伏特，其接近該理論值並遠優於如圖4所示之圖2電路可達到約8至9伏特的漸進線。圖4與圖11之比較因而繪示使得施用於一幫浦階段之電晶體的背閘極之電壓從一幫浦階段至另一幫浦階段提高，例如從屬於該幫浦階段電壓，以允許較佳的效能。
根據從一幫浦階段至另一幫浦階段提高施用於該第二控制閘極之電壓準位的一第二方法，一幫浦階段之該至少一個電荷轉移電晶體的第二閘極連接至一幫浦階段之一中間節點，而特別是電壓準位可於一幫浦階段之輸入節點的電壓準位與該幫浦階段之輸出節點的電壓準位其中之一間改變的一中間節點。應體認此第二方法可提供的優點是不需要用以提高施用於該第二控制閘極之電壓準位的一專屬電路(諸如圖10提高該電壓準位之電壓準位位移器電路)。
該中間節點對應於，例如，具有圖1之參考點1a、1b的其中之一中間節點，其為連接至一電容器之一端子的一中間節點，而該電容之另一端子連接至一時鐘信號Φ1、Φ2。
特別是，一幫浦階段之至少一個電荷轉移電晶體的第二閘極可連接至該序列幫浦階段中的下一個相鄰幫浦階段之一中間節點。如圖12所示，個別施用於該第一幫浦 階段之電晶體T1、T3、電晶體T2、T4的背閘極之電壓可以個別對應於該第二幫浦階段之中間節點2a、中間節點2b的信號以及其電壓準位為Vin+VDD或Vin+2*VDD之一第一背閘極控制信號來控制。總之，應體認根據該等需求，亦可使用其他幫浦階段之中間節點，諸如與該等電晶體有關之幫浦階段的中間節點(此可為針對圖12之幫浦電路中，該序列之最後一個幫浦階段的情況)。
應體認圖12之幫浦電路中，該等時鐘信號Φ1與Φ2可從一幫浦階段至另一幫浦階段交替以確認該等電荷轉移電晶體之兩個閘極為同相。
圖13顯示圖12具有10個幫浦階段之電荷幫浦電路的效能之模擬結果，而其理論上應可提供一升高輸出電壓11伏特而Vin=Vdd=1伏特。對於比20微秒還長的時間，該升高輸出電壓可達到約10.8伏特，其接近該理論值並遠優於如圖4所示之圖2電路可達到約8至9伏特的漸進線。該電荷幫浦電路亦可證明比圖10的電路快(10微秒後，該輸出升高電壓達到約8.5伏特，而使用如圖11繪示之圖10電路其僅可達到約6伏特)。
上文中，該電荷幫浦電路可產生一正向升高輸出電壓。應體認本發明亦可延伸至產生一負向升高輸出電壓之一電荷幫浦電路。該類負向電荷幫浦電路可僅為該正向電荷幫浦電路的對稱配對電路(其中所有N型電晶體可以P型電晶體來替代，反之亦然，高電源供應VDD可以低電源供應GND來替代，反之亦然)。此觀點中，圖14顯示圖10(具 有10個幫浦階段)之電荷幫浦電路的負向配對電路之效能模擬結果。從一輸入電壓Vin=0伏特開始，該升高負向輸出電壓達到-9.8伏特，其接近理論值(-10伏特)。應體認圖14之曲線的平坦開始部分係由於需執行該模擬之人工初始情況。
亦應注意本發明並不侷限於根據其第一觀點之電荷幫浦電路，但其亦可延伸至如上述操作該類電荷幫浦電路之方法，而特別是該類包含下列步驟之方法：將一待升高之輸入電壓施用至該電荷幫浦電路之輸入節點；將一第一控制信號施用至每一幫浦階段之至少一電荷轉移電晶體的第一閘極；將一第二控制信號施用至每一幫浦階段之至少一電荷轉移電晶體的第二閘極，該第二控制信號與該第一控制信號同相位；該序列幫浦階段中從一幫浦階段至下一幫浦階段，提高施用於一幫浦階段之至少一個轉移電晶體的第二閘極之第二控制信號電壓準位。
Φ1‧‧‧時鐘信號
Φ2‧‧‧時鐘禁止信號
Vin‧‧‧電源電壓
Vout‧‧‧輸出電壓
Vdd‧‧‧供應電壓
φ 1ctl‧‧‧第一背閘極控制信號
φ 2ctl‧‧‧第二背閘極控制信號

Claims (10)

  1. 一種電荷幫浦電路，包含有：一用於輸入一待升高電壓(Vin)之輸入節點；一用於輸出一升高電壓(Vout)之輸出節點；多個串接於該輸入節點與該輸出節點間之幫浦階段，每一幫浦階段包含至少一個電荷轉移電晶體(T1-T4)，其中該至少一個電荷轉移電晶體為一雙閘極電晶體，其包含一用於根據施用於一第一閘極之一第一控制信號來將該電晶體導通或關閉的該第一閘極，以及一用於根據施用於一第二閘極之一第二控制信號(φ 1ctl、φ 2ctl)來修改該電晶體之臨界電壓的該第二閘極，其中該等第一與第二控制信號具有相同相位，其特徵在於該等多個串接之幫浦階段中從一幫浦階段至下一幫浦階段，施用於一幫浦階段之至少一個轉移電晶體的第二閘極之第二控制信號的電壓準位會提高。
  2. 如申請專利範圍第1項之電荷幫浦電路，其中每一幫浦階段包含一階段輸入節點與一階段輸出節點，而其中施用於一幫浦階段之至少一個電荷轉移電晶體的第二閘極之第二控制信號的電壓準位為下列其中之一：該等多個串接之幫浦階段中之該幫浦階段或者之後幫浦階段的其中之一的階段輸入節點之電壓準位；以及該等多個串接之幫浦階段中之該幫浦階段或者之後幫浦階段的每一個之階段輸出節點的電壓準位。
  3. 如申請專利範圍第1、2項之任一項的電荷幫浦電路，其包含至少一個用於提供施用於每一幫浦階段之至少一個電荷轉移電晶體的第二閘極之第二控制信號的電壓準位位移器電路，該電壓準位位移器電路包含多個串接的布林邏輯閘極，每一布林邏輯閘極與該幫浦階段其中之一相關聯並且遞送施用於該相關聯幫浦階段之至少一個電荷轉移電晶體的第二閘極之第二控制信號。
  4. 如申請專利範圍第3項之電荷幫浦電路，其中每一布林邏輯閘極係安排於下列兩者之間：一高壓電源供應器，其連接至該等多個串接之幫浦階段中之該相關聯幫浦階段或者之後幫浦階段的其中之一的輸出節點；以及一低壓電源供應器，其連接至該等多個串接之幫浦階段中之該相關聯幫浦階段或者之後幫浦階段的每一個之輸入節點。
  5. 如申請專利範圍第4項之電荷幫浦電路，其中每一布林邏輯閘極為一反相器。
  6. 如申請專利範圍第3項之電荷幫浦電路，其中該電壓準位位移器電路包含雙閘極電晶體。
  7. 如申請專利範圍第1、2項之任一項的電荷幫浦電路，其中一幫浦階段之至少一個電荷轉移電晶體的第二閘極連接至一幫浦階段之一中間節點。
  8. 如申請專利範圍第7項之電荷幫浦電路，其中每一幫浦階段包含至少一個電容器，其具有施用一時鐘信號之一 第一端子以及連接至該中間節點之一第二端子。
  9. 如申請專利範圍第7項之電荷幫浦電路，其中一幫浦階段之至少一個電荷轉移電晶體的第二閘極連接至該等多個串接之幫浦階段中之該幫浦階段或者之後幫浦階段的其中之一的一中間節點。
  10. 一種操作電荷幫浦電路之方法，該電路包含：一用於輸入一待升高電壓之輸入節點；一用於輸出一升高電壓之輸出節點；多個串接於該輸入節點與該輸出節點間之幫浦階段，每一幫浦階段包含至少一個電荷轉移電晶體，其中該至少一個電荷轉移電晶體為一雙閘極電晶體，其包含一用於根據施用於一第一閘極之一第一控制信號來將該電晶體導通或關閉的該第一閘極，以及一用於根據施用於一第二閘極之一第二控制信號來修改該電晶體之臨界電壓的該第二閘極，該方法包含下列步驟：將一待升高之輸入電壓施用至該輸入節點；將一第一控制信號施用至每一幫浦階段之至少一個電荷轉移電晶體的第一閘極；將一第二控制信號施用至每一幫浦階段之至少一個電荷轉移電晶體的第二閘極，該第二控制信號與該第一控制信號同相位；於該等多個串接之幫浦階段中從一幫浦階段至下一幫浦階段，提高施用於一幫浦階段之至少一個轉移電晶體的第二閘極之第二控制信號的電壓準位。
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