TWI588875B - 半導體奈米線及其製造方法 - Google Patents

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Description

半導體奈米線及其製造方法
本發明係關於半導體奈米線之製造並提供一種用於在一基板上製造半導體奈米線之方法及一種藉由此等方法獲得之半導體結構。
長久以來已知可藉由在一基板上圖案化所需形狀之溝槽接著沈積半導體材料以填充該等溝槽來形成半導體結構。美國專利申請公開案第2011/0306179號及第2011/0086491號描述用於以此方式形成III-V族半導體結構之示例性程序。利用該圖案化溝槽技術之一基本問題在於所得之半導體結晶結構中容易發生缺陷。一種限制該等缺陷之技術，稱為高寬比捕獲法(aspect ratio trapping，ART)，其涉及控制在一遮罩之側壁間界定之一溝槽之高寬比，使得在該溝槽中所形成之半導體結構中之差排趨於在該等遮罩側壁處終止。於是，可抑制在該差排上之半導體結構之較高區域中的缺陷。此類型技術之實例描述在美國專利第8,324,660號中及"Integration of InGaAs Channel n-MOS Devices on 200mm Si Wafers Using the Aspect-Ratio-Trapping Technique"，Waldron等人，ECS Transactions，45(4)115-128(2012)。
使用限制磊晶層過度生長(epitaxial layer overgrowth，ELO)之技術也可減少在半導體結構中之缺陷。利用此技術，平面半導體結構已由 為單晶半導體材料之伸長條帶形式之晶種橫向地(即通常平行於該基板之平面)生長。選擇性磊晶生長由界定在上方及下方限制表面之間之通道區域中之該等晶種條帶橫向地進行。此技術之實例描述於："A New Epitaxy Technique for Device Isolation and Advanced Device Structures"，Schubert & Neudeck，Eight Biennial University/Government/Industry Symposium 1989；"Novel technique for Si epitaxial lateral overgrowth: Tunnel epitaxy"，Ogura & Fujimoto，Appl. Phys. Lett. 55，2205 (1989)；"50-nm-Thick Silicon-on-Insulator Fabrication by Advanced Epitaxial Lateral Overgrowth: Tunnel Epitaxy"，Ogura等人，J. Electrochem. Soc., Vol. 140，No. 4，April 1993；"Structural Characterization of Conformally Grown (100) Si Films"，Pribat等人，Japanese Journal of Applied Physics，Vol. 29，No. 11，1990，pp. L1943-L1946；"Defect Filtering in GaAs on Si by Conformal Growth"，Pribat等人，Japanese Journal of Applied Physics，Vol. 30，No. 3B，1991，pp. L431-L434；及美國專利第4,952,526號及第5,360,754號。此種限制ELO橫向生長技術僅用於生長平面或二維之層狀結構。
生長無缺陷之半導體奈米線為一項特別的挑戰。奈米線可視為基本上「一維」結構，其係形式上伸長但具有多達約200nm及更常多達約100nm之橫向厚度(即垂直於該奈米線之縱向軸)。在許多目前之應用中，奈米線厚度通常不大於100nm。奈米線之橫截面形狀可有相當多之變化，常見例子包括圓體狀(例如圓形)之橫截面以及提供帶狀奈米線或「奈米帶(nanoribbon)」之一般而言長方形之橫截面。然而該橫截面尺寸(即該奈米線之寬度及廣度)在各情況下通常係多達約100nm。因此，儘管奈米 線通常長度範圍由奈米至數微米，一奈米線之截面積限制在數萬nm2，通常約104nm2或更少，且最典型為不大於104nm2。
在以上揭露之使用ART或ELO的所有方法中，源自晶格失配以及異質接面處之極性/非極性界面之缺陷僅可減少且未完全避免。
對於在一基板上生長半導體奈米線，已使用已知為氣-液-固(vapor-liquid-solid，VLS)沈積之技術以自金屬觸媒粒子生長奈米線。在"Confinement-Guided Shaping of Semiconductor Nanowires and Nanoribbons：Writing with Nanowires"，Pevzner等人，Nano Lett.2012，12，7-12中，此技術係用於自金粒子橫向生長奈米線，金粒子限制在一矽晶圓上通道中。所得奈米線呈現各種缺陷。例如如美國專利第8,084,337號及美國專利申請公開案第2010/0261339號所討論，當該等奈米線係垂直地自該基板生長出來時可利用自觸媒粒子生長奈米線之技術來達到使缺陷減少。"Synthesis of Vertical High-Density Epitaxial Si(100) Nanowire Arrays on a Si(100) Substrate Using an Anodic Aluminum Oxide Template"，Shimizu等人，Adv.Mater.2007，19，917-920中亦描述使用此技術以在一基板上在一垂直奈米孔陣列中自觸媒粒子垂直地生長奈米線。
其它用於奈米線生長之技術描述在歐洲專利申請公開案第EP 2,378,557 A1號、美國專利申請公開案第2011/0253982 A1號、及"Selective area growth of III-V nanowires and their heterostructures on silicon in a nanotube template：towards monolithic integration of nano-devices"，Kanungo等人，Nanotechnology 24(2013)225304。所有此等文件皆教示有達到減少缺陷之奈米線的觀點的垂直奈米線製造技術。在EP 2,378,557 A1中，垂直 奈米線係藉由自遮罩化的堆疊移除(例如蝕刻)材料來產生。在Kanungo等人之論文中，垂直之奈米線在藉由塗佈垂直奈米線之一預成型犠牲陣列製成之一奈米管模板結構中生長。在US 2011/0253982 A1中，一垂直III-V族奈米線陣列係藉由在一矽基板上直接磊晶生長而產生。
一種用於在基板上製造高品質半導體奈米線之改良技術係高度需要的。
本發明之一態樣之一具體實施例提供一種用於在一基板上製造一半導體奈米線之方法。該方法包含：形成一奈米線模板，其界定於該模板中之一開口與一晶種表面之間在該基板上橫向地延伸之一伸長通道，該晶種表面暴露於該通道且具有多達約2x104nm2之面積；及經由該開口，自該晶種表面在該模板中選擇性地生長該半導體奈米線。
在使用本發明之方法中，首先針對奈米線形成一模板。此模板因此根據待形成之該奈米線之經伸長形狀界定一伸長通道。此通道在該基板上橫向地延伸(其中在本文中所用之術語「橫向地」係如習知的指出通常平行於該基板之平面的定向，其相對於一般而言自該基板表面垂直地或向外地定向)。該通道在該通道之一端之該模板之一開口與在另一端之暴露於該通道之一晶種表面之間延伸。此晶種表面具有多達約2x104nm2之面積，從而該晶種表面面積大體上類似於一奈米線之截面積。藉由限制在此 橫向通道配置中該晶種表面之尺寸，可大幅地抑制缺陷並可藉由自該晶種表面選擇性地磊晶生長以在該模板中橫向地生長極高品質之奈米線。此允許經由一便利、便宜之製造程序在基板上局部整合高品質奈米線，該程序與習知之CMOS(互補金氧半導體)處理技術相容。此外，由於當形成該模板時可容易地控制該橫向配置之通道之形狀，可易於製造具任意及/或各種截面與方向之奈米線，此提供裝置製造之簡易性及靈活性。本發明之具體實施例因此可提供勝過以上討論之先前奈米線製造技術的重要優點。例如催化金屬粒子在先前技術中常會導致金屬污染，且常未界定對位置、方向及結構上之幾何控制。此外，先前技術中該等奈米線之垂直定向可導致特別複雜之裝置處理。相比之下，本發明之具體實施例所提供之橫向奈米線配置可使用已確立之裝置程序。
如以上所指出，根據本發明之具體實施例之晶種表面具有多達約2x104nm2(例如在10%以內，即多達2.2x104nm2)之面積。該晶種表面積較佳地不大於約104nm2(例如在10%內)，且最佳地不大於104nm2。在尤其較佳之具體實施例中，該晶種表面之面積係使得奈米線之生長由該晶種表面上之一單一成核點進行。當在該通道中之生長僅以一個成核點起始時，可完全地抑制諸如反相邊界缺陷及螺紋狀差排缺陷之結晶缺陷，從而可用精簡之技術製造無缺陷之奈米線，同時維持對該結構之形狀的控制，且不使用催化金屬粒子。此係勝過先前之受限ELO技術的一重大優點，ELO技術中成核可在沿著伸長晶種帶多個位點處發生且可能總會出現該等核心之晶粒聚結上所造成之缺陷。
如同典型奈米線之截面積，該晶種表面較佳具有多達約100 nm之一寬度及多達約100nm之與該寬度垂直的一廣度。在較佳之配置中，該晶種表面跨該橫向通道截面延伸並因此閉合該通道之一端。因此該晶種表面積與該通道尺寸相依。尤其，該晶種表面實質上可垂直於該通道之縱向軸，從而該晶種表面之尺寸對應於待形成之該奈米線之橫向截面。
一般而言，該基板可包含一或多層。在某些具體實施例中，該模板可部份由該基板形成。例如，該基板之較上層可提供該模板之一較低部份。該晶種表面可方便地由一層基板提供。在一尤其簡單之製造程序中，該基板包含呈該模板之內部形狀之一晶種區域，其覆蓋在一絕緣層上並與其接觸，使得該絕緣層圍繞該晶種區域暴露。根據本具體實施例之方法包括：形成與該晶種區域及該絕緣層接觸之一遮罩層，藉此該遮罩層與絕緣層提供該奈米線模板；界定該遮罩層之一開口以提供在該模板中之該開口；及經由該開口，移除該晶種區域之部份以形成該通道，從而該晶種區域之其餘部份提供該晶種表面。
此等體現之方法可容易地應用在絕緣體上半導體(XOI)晶圓上。該等基板具有在覆蓋一厚的半導體處理晶圓之一絕緣氧化層上之一薄半導體裝置層。可預圖案化該裝置層以界定此處用於模板構造之該晶種區域，或該方法可包括一圖案化步驟以形成該晶種區域。尤其，此等方法可包括圖案化一晶種層(例如：一XOI晶圓之裝置層)之步驟，該晶種層覆蓋該基板之絕緣層以形成該晶種區域並暴露該晶種區域周圍之絕緣層。
在體現本發明之其它方法中，可藉由任何便利之處理技術在 不具有一存在之絕緣層之一基板上形成該奈米線模板。例如，在某些具體實施例中，該基板可簡單地包含作為一晶種層之一半導體層，其接著經圖案化以形成由該晶種層之表面伸出之一晶種區域。該奈米線模板接著可在該晶種層上形成，使得該晶種區域閉合該通道之一端並提供該通道中之晶種表面。此一方法可方便地應用在例如該基板包含一塊體半導體晶圓上。
藉由適當地塑形該奈米線模板，可容易地將體現本發明之奈米線製造成各種截面形狀，以及具彎曲、交叉及分支。由該模板界定之伸長通道因此可具有一或多個自其延伸之分支，其亦由該模板界定。
儘管該晶種表面可係單晶半導體表面，但此並非必要的。尤其，因為該晶種表面之面積如上討論般受限，可藉由一非晶性或多晶性半導體或一金屬或諸如金屬矽化物之一金屬-半導體合金表面提供該晶種表面。此方面將在以下更詳細地討論。
在尤其較佳之具體實施例中，該奈米線包含一化合物半導體材料且前述之晶種區域合宜地包含選自矽、鍺及其合金之一材料。此等方法提供在半導體基板上直接整合化合物半導體奈米線。
本發明之一第二態樣之一具體實施例提供一種用於在一基板上製造複數條半導體奈米線之方法。該方法包含藉由根據本發明之第一態樣之具體實施例之一方法製造每一奈米線，其中該等奈米線模板垂直地堆疊在該基板上。體現本發明之此態樣之方法可利用包含複數個垂直堆疊之晶種層之基板，該等晶種層可平行地或依序地處理以形成垂直堆疊之奈米線。
根據本發明之第三態樣之一具體實施例，提供一種包含一半 導體奈米線及一基板之結構，其中該結構可藉由根據本發明之第一及第二態樣之任一體現方法之一種方法獲得。提供根據本發明結構之此態樣之具體實施例(尤其是半導體裝置)，其在一基板上包含一或多條奈米線，其中該結構已藉由本發明之第一及/或第二態樣之體現方法獲得/生產/製造。
1‧‧‧絕緣體上半導體晶圓(基板晶圓)
2‧‧‧半導體裝置層(或晶種層)
3‧‧‧氧化矽絕緣層
4‧‧‧矽處理晶圓
5‧‧‧晶種區域
6‧‧‧遮罩層
7‧‧‧開口
8‧‧‧伸長通道(或奈米管)
9‧‧‧晶種/其餘晶種區域
10‧‧‧晶種表面
12‧‧‧奈米線
20‧‧‧塊體半導體晶圓
21‧‧‧晶種區域
22‧‧‧絕緣層
23‧‧‧區域
24‧‧‧遮罩層
25‧‧‧開口
26‧‧‧伸長通道
27‧‧‧晶種表面
30‧‧‧半導體晶種層
31‧‧‧絕緣層
32‧‧‧遮罩層
33‧‧‧通道
34‧‧‧晶種表面
40‧‧‧奈米線
41‧‧‧奈米線
42‧‧‧分支
43‧‧‧分支
45‧‧‧奈米線
46‧‧‧環狀分支
50‧‧‧基板
52‧‧‧晶種層
53‧‧‧絕緣層
54‧‧‧處理晶圓
55‧‧‧遮罩層
56‧‧‧晶種
57‧‧‧奈米線
本發明之較佳具體實施例現將藉由實例方式參照隨附圖式描述，其中：圖1a至圖1g係說明在體現本發明之一第一奈米線製造程序中之連續階段的圖解截面圖；圖2顯示在根據第一製造程序處理期間之一線性陣列之奈米線；圖3a至圖3e係說明在體現本發明之一第二奈米線製造程序中之連續階段的圖解截面圖；圖4說明體現本發明之另一製造程序中之一奈米線模板之結構；圖5a及圖5b顯示由體現本發明之方法所製造之具變化之截面及分支結構之奈米線之實例；及圖6a及圖6b顯示使用垂直堆疊奈米線模板在體現本發明之另一製造程序中之階段。
圖1a係貫穿絕緣體上半導體晶圓1之一圖解截面，其提供用於第一奈米線製造程序之基板。此一晶圓可係SOI(絕緣體上矽，Silicon On Insulator)晶圓、一GeOI(絕緣體上鍺，Germanium on Insulator)晶圓、 或具有任何其它絕緣體上半導體材料之一XOI晶圓。該等晶圓包含三層。一薄(通常厚度為10-200nm)半導體裝置層(Si、Ge或X)2經接合或沈積於一氧化矽絕緣層3上，其接著覆蓋一厚的矽處理晶圓4。該半導體裝置層2作為用於該奈米線製造程序之一晶種層，作用為用於生長該奈米線之一晶種材料之此層之該半導體材料在以下進一步描述。
製造程序之一第一階段涉及形成該奈米線之一模板。此模板界定待形成之該奈米線之形狀，因而界定一伸長之通道，其尺寸係藉由待形成之奈米線之尺寸決定。形成奈米線模板之第一步驟在圖1b中說明。該裝置層(或晶種層)2經圖案化以形成呈該模板之內部形狀之一晶種區域5。此圖案化步驟暴露該晶種區域5周圍之絕緣層3，且可涉及減少該裝置層2之厚度以提供該晶種區域5之所需厚度。該晶種區域5界定該目標奈米線結構之形狀。在此簡單實例中，該晶種區域5係如圖1b之右側所說明之具一致長方形截面之一伸長、線性區域，圖式中右圖顯示左圖中沿A-A之一圖解截面。該晶種區域5之橫向截面具有一厚度z及一寬度y，其中根據此處待形成之奈米線之所需尺寸，每一該等尺寸不大於100nm。每一尺寸y、z通常少於100nm，且典型地在自10至100nm之範圍中。
在該製造程序之一第二步驟中，一遮罩層6在該晶種區域5及周圍絕緣層3上形成並與其接觸。此步驟之結果在圖1c中說明，其中右圖顯示圖中左圖沿B-B的一截面。該遮罩層6因此覆蓋該晶種區域5之整個表面上。在以下所述之額外處理步驟後，此遮罩層及在晶種區域5下方之該絕緣層將一起形成該奈米線模板。選擇該遮罩層之材料以使得對於待生長之奈米線之半導體材料具有低黏附係數，並因此具有低成核機率。此 遮罩層典型地係例如諸如氧化矽之氧化物或氮化矽之一絕緣層，但亦可係一層碳或其它在後續選擇性生長奈米線期間抑制在該遮罩層上沈積半導體之材料。
在該程序之下一步驟中(於圖1d中說明)，在該遮罩層6中界定一開口7。該開口7係藉由移除該遮罩層覆蓋晶種區域5之一端之部份以暴露該晶種區域而形成。接著，例如藉由蝕刻經由該開口7移除該晶種區域5之部份以形成該伸長通道(或奈米管)8，其提供該奈米線模板之中空內部。此階段在圖1e中說明。該晶種區域之其餘部份9提供暴露於該通道8之一晶種表面10。在此較佳之具體實施例中，該晶種表面10跨實質上垂直於該通道之縱向軸之橫向通道截面延伸，從而閉合該通道之一端。該通道8因此橫向地延伸在該晶種表面10與所得奈米線模板中之開口7之間之該基板晶圓上。圖1e之右側描述此處左圖之沿C-C之一截面並顯示該晶種表面10。該晶種表面具有寬度y s 及廣度z s ，且此表面之面積A s =y s x z s 不大於104nm2。由於該晶種表面之尺寸對應於此具體實施例中所需奈米線之橫向尺寸，此處每一尺寸y s 及z s 不大於100nm。在此較佳具體實施例中，該晶種表面積因此通常少於104nm2，且典型地介於100與104nm2之間。此外，在此較佳具體實施例中，該晶種表面之面積A s 係使得奈米線之繼起選擇性生長自該晶種表面上之一單一成核點進行。此在以下進一步地討論。
在該奈米線生長步驟之前，若需要可例如藉由用一清潔劑沖洗以清潔該晶種表面10以移除任何表面氧化。下一階段涉及在該模板中自該晶種表面10選擇性地生長該半導體奈米線。此處此係於該模板中經由該開口7使用半導體材料之金屬有機氣相沈積(metal-organic vapor phase deposition，MOCVD)或遷移強化磊晶法(migration enhanced epitaxy，MEE)來達成。該奈米線之半導體材料例如較佳地係諸如III-V族半導體或II-VI族半導體之化合物半導體。該奈米線模板因此藉由該化合物半導體自晶種表面10磊晶地填滿，其中該奈米線生長限制在該通道8中。此步驟之結果顯示於圖1f中，其中生長該奈米線12至實質上該通道8之全部長度。由於如上所討論般限制晶種表面積，該選擇性生長條件係使得該奈米線之磊晶生長自該晶種表面上之一單一成核點進行。在該晶種表面處之成核取決於該晶種表面積及在沈積程序期間於該晶種表面上擴散之原子移動率。若該晶種表面之該等尺寸y s 、z s 在該程序之操作溫度下大幅地小於該等原子之平均擴散長度，則可獲得自一單一成核點之生長。對該晶種表面積之精確限制因此針對個別程序取決於特定之材料及程序參數而變化，但對於熟悉本技術之人士而言可基於本文所述之原則得知合適之值。
在該模板填充程序期間，若需要可變化該材料之組成並可引入摻雜物。若需要可中斷生長以允許進行蝕刻及/或清潔步驟以便移除該遮罩表面上之寄生沈積及改善該模板填充程序之選擇性。
在完成奈米線生長時，可例如藉由蝕刻移除該遮罩層6及其餘晶種區域9以暴露基板晶圓1之該奈米線。此在圖1g中顯示。若需要接著可最佳化該奈米線12以例如精製化形狀、減少長度等，且若適合可進行後續裝置處理步驟以在該奈米線周圍建立所需裝置結構。例如，可使用奈米線12以使用基本奈米線結構建立一場效電晶體(諸如一通道場效電晶體)、一二極體、一雷射等。若需要該奈米線12亦可用作在後續重覆程序中之一晶種層。
可使用已知之材料處理技術進行上述之基本奈米線製造步驟。藉由說明之方式，以下描述用於製造在一SOI晶圓上之一銦-砷化物奈米線之一示例性程序之細節。藉由電子束微影術及反應離子蝕刻處理具一70nm裝置層之一SOI晶圓以形成圖1b之該晶種區域5。該晶種區域每一者具有3μm之長度及70nm之尺寸y、z。藉由電漿增強化學氣相沈積來沈積厚度為100nm之SiO2之一遮罩層6。藉由光學微影術形成開口7且藉由四甲基銨氫氧化物濕式蝕刻部份地移除該晶種區域以達成如圖1e所示之包含其餘晶種區域9之模板。該其餘晶種區域9具有2μm之長度。該晶種表面之該等尺寸y s 、z s 每一者係70nm，提供4.9x103nm2之一晶種表面積。接著藉由MOCVD使用前驅物三甲基銦及第三丁基砷在5.6/149.5μ Mol/min=27之莫耳流速比下在520℃之溫度下生長該奈米線。此製造具有對應於晶種表面10之橫向尺寸之橫向尺寸之長度450nm之一奈米線。
儘管以上提供一說明性實例，應了解可使用所述之基本製造步驟以製造具其它材料、形狀及大小之奈米線。可針對一給定具體實施例適當地選擇材料及處理技術，且對於熟悉本技術之人士將容易地得知合適之選擇。
可觀察到以上程序允許局部整合在一基板晶圓上橫向地生長之半導體奈米線。藉由限制在此橫向通道配置中之該晶種表面之尺寸使得生長由一單一成核中心進行，可完全地抑制晶體缺陷並達成無缺陷奈米線。因此可經由便利且便宜之製造程序(與CMOS處理技術相容)獲得高品質奈米線。該程序亦具高度靈活性，其允許直接在該基板上生長具任意形狀、尺寸及方向之奈米線。當形成該模板時可容易地控制通道8之形狀 及方向以提供具所需形狀及定向之奈米線。由於生長受限於該通道，在所需方向中之奈米線生長可在不需顧及該半導體晶體結構對該奈米線軸之定向下達成。在上述程序中，若需要，一奈米線之方向及截面可藉由該模板之合適塑形沿其長度來變化。因此，上述方法對於製造優異品質奈米線提供特別之靈活性及簡易性。
當然，儘管前文之程序描述僅著重在奈米線之製造，可同時形成其它結構，無論是其它奈米線或其它裝置組件。因此可同時使用涉及奈米線形成之特定程序步驟(例如：圖案化、遮罩及蝕刻步驟等)以在該基板晶圓1上建立其它結構。在一典型應用中，可在晶圓1上同時製造多條奈米線。藉由說明之方式，圖2係以上述程序製造之一線陣列之奈米線的高解析度影像。該影像顯示在移除該模板及晶種9之前對應於圖1g之製造程序之一階段。在此特定實例中，標示xl之尺寸對應於晶種9之長度且尺寸x2對應於奈米線長度。此說明該點：晶種9之重要特徵係暴露於該通道8之晶種表面10之面積，且該晶種之長度xl係無關緊要的，只要注意奈米線生長即可。當然，實際上可在一基板上之不同位置處同時製造具不同形狀及方向之多條奈米線。若需要，可使用不同材料在不同位點藉由連續生長步驟製造不同材料之奈米線。並且，可將一個別之奈米線形成為一異質結構，其具有在相同模板內藉由連續生長步驟製造之不同半導體材料之相連長度。
儘管以上程序以提供一空白(未圖案化)XOI晶圓起始，在某些具體實施例中可提供以裝置特徵(包括晶種區域5)預圖案化之此類晶圓。此外，可由除XOI晶圓外之基板著手製造。藉由實例之方式，圖3a至 圖3d說明在體現本發明之第二奈米線製造程序中之連續階段。此製造程序之基本原則通常係如以上針對第一具體實施例所述，以下僅描述主要不同之處。
第二種方法以提供一塊體半導體晶圓20(例如矽)起始，其作為製造程序之一晶種層。晶圓20表面首先經圖案化以形成由該晶圓之表面伸出之一晶種區域21。在此簡單實例中，該晶種區域21通常係長方形，如圖3a所指出之形式。在圖式之左圖中，於紙本之平面上此晶種區域具任意長度。右圖顯示左圖沿D-D之圖解截面。在此實例中，晶種區域21之橫向截面具有寬度y及厚度z，其大於待形成之奈米線之對應尺寸。
接著，一絕緣層22(例如氧化矽)在晶種區域21周圍之該晶圓20之表面上形成，使得該晶種區域穿過該層22伸出。此係在圖3b中說明，其中右圖再次顯示左圖之圖解截面，此處係沿線E-E之截面。在此實例中，在層22上之晶種區域21之厚度z對應於待形成之奈米線之所需厚度。
參考圖3c，之後在層22上沈積一犧牲層(例如非晶性矽)並圖案化以留下呈該奈米線模板之內部之所需形狀的區域23。區域23因此界定該奈米線之目標形狀。在此簡單實例中，區域23顯示為具有對應於此處突出之晶種區域21之寬度y'及厚度z'之均勻長方形截面之一伸長線性區域，如圖3c之右側沿F-F之截面。
接著，在該區域23及周圍絕緣層22上方形成一遮罩層24並與其等接觸。此步驟之結果在圖3d中說明，其中右圖顯示沿G-G之一截面。因此該遮罩層24覆蓋該區域23之整個表面。在後續處理步驟之後， 此遮罩層24及在區域23下方之絕緣層22一起形成該奈米線模板。因此選擇遮罩層24及絕緣層22之材料以對於該奈米線之半導體材料具有低黏附係數，並因此低成核機率以達成如上討論之有效選擇性生長。
參照圖3e，界定該遮罩層24中之一開口25以暴露該犧牲區域23，且例如藉由蝕刻經由開口25選擇性地移除該犧牲區域23至晶種21以形成一伸長通道26。因此該遮罩層24及其下絕緣層22一起形成該奈米線模板。該晶種區域21閉合通道26之一端以提供暴露於該通道之晶種表面27。此在右圖中說明，其顯示沿H-H之一截面。如以上討論，此晶種表面之尺寸y s x z s 再次係使得該奈米線之繼起選擇性生長由該晶種表面上之一單一成核點進行。尤其，在視需要清潔該晶種表面之後，如先前在該模板中自該晶種表面例如藉由MOCVD選擇性地生長該奈米線。接著若需要可移除該遮罩層及晶種區域以暴露所得之奈米線。
儘管以上已描述特定之實例，可設想數種其它具體實施例。可藉由除金屬有機氣相沈積或遷移強化磊晶以外之方法進行奈米線之選擇性生長。例如，在某些方法中可使用氫化物氣相磊晶術。在某些具體實施例中，可藉由一非晶性或多晶性半導體或一金屬或金屬-半導體合金(例如金屬矽化物)之一表面區域提供該晶種表面。若該晶種具有一良好界定之結晶定向且若該晶種之結晶結構合理地匹配該生長結晶(例如矽及III-V族化合物半導體)之結晶結構時，則該生長結晶可適應此定向。若該晶種係非晶性或具有未界定之結晶定向時，該生長結晶將係單結晶但其結晶定向將係隨機的。使用此一晶種材料係可行的，因為該晶種表面之面積如以上討論般受限，從而整個表面結構中僅有小區域暴露於該通道作為晶種表 面。在任何情況下，對熟悉本技術者顯而易見的，該晶種應有效地引起生長結晶之成核，其提供在沈積程序中相對於該模板之選擇性。
在某些具體實施例中，該晶種表面可不跨該通道之橫向截面延伸。例如，該晶種表面可藉由一基板之一晶種層之上表面之一區域提供。此一配置之一簡單實例顯示於圖4中。此顯示呈一半導體晶種層30之形式之一基板。一奈米線模板藉由一絕緣層31(其覆蓋該基板)及一遮罩層32(其經塑形成界定該伸長之奈米線形狀之通道33)形成於該晶種層上。此處藉由經由在絕緣層31中之一孔洞暴露於該通道33之晶種層30之一區域提供該晶種表面34。在此右圖顯示沿I-I之一截面。可觀察到該晶種表面34具有一寬度y s 及廣度x s ，其中該等尺寸如上所討論受限，使得該奈米線可在該通道33中自該晶種表面上之一單一成核點選擇性地生長。對熟悉此技術之人士而言可容易地了解用於形成圖4結構之適合處理步驟。
藉由在體現本發明之製造程序中適當塑形該模板，可形成具任何所需形狀及截面尺寸之奈米線，且若需要該截面可沿奈米線之長度變化。圖5a係說明在圖1g之奈米線12旁形成之此一奈米線40之一實例的一圖解側視圖。該奈米線40沿其長度具有為不同橫向尺寸之區段。儘管此處說明一簡單實例，當然可設想數種其它形狀變化。此外，藉由適當塑形該模板，奈米線可經形成為具有曲線、彎曲、交叉及分支。尤其，在奈米線模板中之伸長通道可具有一或多個自其延伸之分支。圖5b係顯示特定形狀變化之實例的一圖解平面圖。除了圖5a之奈米線40外，一奈米線41經顯示具有沿其長度在偏移位置處自該奈米線之側邊延伸之兩個分支42、43。此種分支亦可形成環路，其再接合該奈米線主體。此一結構之一實例 係以奈米線45說明，其具有沿其長度之彎曲及再接合該奈米線主體之一環狀分支46。當然，可設想此等結構之其它可能之變化。
若需要可用其它(空白或預圖案化)基板結構著手製造。某些具體實施例可使用包含包括複數個晶種層之層堆疊的一基板。此等接著可使用體現本發明之方法經平行處理以製造複數個垂直偏移之奈米線。作為說明之用，圖6a顯示此一替代基板結構之一實例。此處該基板50之製造係以絕緣層53交替兩層晶種層52呈垂直堆疊形成在處理晶圓54上。該層堆疊通常如上述可經圖案化以形成一垂直堆疊之奈米線晶種區域，毎一晶種層52形成一晶種區域，且由此形成兩個垂直堆疊之奈米線模板，其中可生長兩條奈米線。圖6b係大致對應於圖1f之一圖解截面，其說明一示例性堆疊結構。此處藉由一遮罩層55及兩絕緣層53形成兩個垂直對準奈米線模板。在圖案化該等晶種區域期間已圖案化上方絕緣層53，且其受限在該遮罩層內，如該圖式右側所顯示沿J-J之截面所說明。在蝕刻該等晶種區域以留下在該等垂直堆疊模板中之晶種56之後，可如先前般自該等晶種表面同時生長橫向奈米線57。儘管在此說明一簡單實例，此堆疊之概念可延伸至多層晶種層並可用於製造具各種形狀及配置之奈米線。此種垂直堆疊裝置之平行處理在不犠牲裝置性能下提供在一晶片上之高裝置密度。本發明之替代具體實施例可使用具複數個堆疊之晶種層之基板以用於依序處理在各別層上之裝置。例如在此情況下，在裝置處理期間形成之奈米線模板不需垂直地對準，但可相對於該基板垂直地堆疊並相對於彼此橫向地偏移。此種處理技術開啟更複雜三維晶片設計之可能性。
將了解可在不背離本發明之範疇下對所述之示例性具體實 施例進行多種其它變化及修正。
3‧‧‧氧化矽絕緣層
4‧‧‧矽處理晶圓
6‧‧‧遮罩層
7‧‧‧開口
8‧‧‧伸長通道(或奈米管)
9‧‧‧晶種/其餘晶種區域
10‧‧‧晶種表面

Claims (17)

  1. 一種用於在一基板上製造一半導體奈米線之方法，該方法包含：形成界定一伸長通道之一奈米線模板，該通道於該模板中之一開口與一晶種表面之間在該基板上橫向地延伸，該晶種表面暴露於該通道並具有多達約2x104nm2之面積，其中該晶種表面之面積係使得該奈米線之生長自該晶種表面之一單一成核點進行；及經由該開口，在該模板上自該晶種表面選擇性地磊晶生長該半導體奈米線。
  2. 如申請專利範圍第1項之方法，其中該晶種表面之面積不大於約104nm2。
  3. 如申請專利範圍中第1項之方法，其中該晶種表面具有多達約100nm之寬度，及多達約100nm之垂直於該寬度之廣度。
  4. 如申請專利範圍中第1項之方法，其中該晶種表面閉合該通道之一端。
  5. 如申請專利範圍第4項之方法，其中該晶種表面實質上與該通道之縱向軸垂直。
  6. 如申請專利範圍中第1項之方法，其中該晶種表面係單晶半導體表面。
  7. 如申請專利範圍第1項之方法，其中該晶種表面係以下中之一者之一表面：一非晶性半導體；一多晶性半導體；一金屬；及一金屬一半導體合金。
  8. 如申請專利範圍中第1項之方法，其中該伸長通道具有一或多個由此延伸之由該模板界定之分支。
  9. 如申請專利範圍中第1項之方法，其中該基板包含呈該模板之內部之 形狀之一晶種區域，其覆蓋在一絕緣層上並與其接觸以使得該絕緣層暴露在該晶種區域周圍，該方法包括：形成與該晶種區域及該絕緣層接觸之一遮罩層，從而該遮罩層及該絕緣層提供該奈米線模板；界定在該遮罩層中之一開口以提供在該模板中之該開口；及經由該開口，移除該晶種區域之部份以形成該通道，從而該晶種區域之一其餘部份提供該晶種表面。
  10. 如申請專利範圍第9項之方法，其包括圖案化覆蓋該基板之絕緣層之一晶種層以形成該晶種區域並在該晶種區域周圍暴露該絕緣層。
  11. 如申請專利範圍第10項之方法，其中該基板包含具有提供該晶種層之一半導體層之一絕緣體上半導體晶圓。
  12. 如申請專利範圍第1項之方法，其中該基板包含一晶種層，該方法包括：圖案化該晶種層以形成自該晶種層之表面伸出之一晶種區域；及在該晶種層上形成該奈米線模板，使得該晶種區域閉合該通道之一端並提供該晶種表面。
  13. 如申請專利範圍第12項之方法，其中該晶種區域包含矽、鍺及其合金中之一者。
  14. 如申請專利範圍第1項之方法，其包括藉由以下中之一者選擇性地生長該奈米線：金屬一有機氣相沈積法；遷移強化磊晶法；及氫化物氣相磊晶法。
  15. 如申請專利範圍第1項之方法，其中該奈米線包含一化合物半導體材料。
  16. 一種用SEMICONDUCTOR NANOWIRE AND FABRICATION METHOD THEREOF於在一基板上製造複數個半導體奈米線之方法，該方法包含藉由如申請專利範圍第1項之方法所製造每一奈米線，其中該等奈米線模板係垂直地堆疊在該基板上。
  17. 一種包含一半導體奈米線及一基板之結構，該結構包含：一奈米線模板界定一伸長通道，該通道於該模板中之一開口與一晶種表面之間在該基板上橫向地延伸，該晶種表面暴露於該通道並具有多達約2x104nm2之面積，其中該晶種表面之面積使得該奈米線之生長自該晶種表面之一單一成核點進行；以及該半導體奈米線係經由該開口自該晶種表面選擇性地磊晶生長在該模板上。
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