TWI587154B - 可切換pci-e通道的主機板模組 - Google Patents
可切換pci-e通道的主機板模組 Download PDFInfo
- Publication number
- TWI587154B TWI587154B TW105121436A TW105121436A TWI587154B TW I587154 B TWI587154 B TW I587154B TW 105121436 A TW105121436 A TW 105121436A TW 105121436 A TW105121436 A TW 105121436A TW I587154 B TWI587154 B TW I587154B
- Authority
- TW
- Taiwan
- Prior art keywords
- pci
- slot
- processing unit
- central processing
- channels
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4295—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using an embedded synchronisation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F2213/0026—PCI express
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Information Transfer Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
本發明是有關於一種主機板模組,且特別是有關於一種可切換PCI-E通道的主機板模組。
PCI-E介面是目前電腦中常用的外接擴充介面卡的接口。這種技術起初是為實現高速傳送資料所設計。其中,PCI-E介面提供給每一個設備它自己專用的匯流排。資料通過被稱為通道(lane)的發送和接受信號是以封包(packet)的形式串行傳輸,在第三代的PCI-E介面的每個通道具有單方向8 Gigabits/sec的速度。多個通道可以組合在一起形成x1、x2、x4、x8、x12、x16,甚至是x32的通道頻寬。
在一般中高階的電腦通常會設置兩個或二個以上PCI-E插槽。電腦中的基本輸入輸出系統(BIOS)會偵測哪個PCI-E插槽插設有PCI-E擴充卡,並依據偵測結果來指示中央處理單元如何分配PCI-E通道給第一PCI-E插槽(通常為靠近中央處理單元的
PCI-E插槽)與第二PCI-E插槽(通常為較遠離中央處理單元的PCI-E插槽)。
更明確地說,圖1與圖2是習知的中央處理單元的PCI-E通道分配於兩PCI-E插槽的示意圖。請參閱圖1與圖2,唯讀記憶體30儲存有基本輸入輸出系統(BIOS)。記憶體32電性連接於唯讀記憶體30與中央處理單元10,開機後,基本輸入輸出系統被載入記憶體32內,並接收第一PCI-E插槽11與第二PCI-E插槽12上是否有插設擴充卡的訊號。基本輸入輸出系統會根據所接收到的資訊來控制開關16來切換PCI-E通道。
更明確地說,由於PCI-E通道是由各PCI-E插槽內的第一個PCI-E接腳組(也就是圖1與圖2中第一PCI-E插槽11最左方的第一PCI-E接腳組21以及第二PCI-E插槽12最左方的第二PCI-E接腳組22)開始向右依序分配。以中央處理單元10支援x16的PCI-E通道(例如是編號為00-15的16個PCI-E通道)而言,編號為00-07的這8個PCI-E通道會形成於中央處理單元10的前8個的處理器接腳組20與第一PCI-E插槽11的前8個第一PCI-E接腳組21之間。編號為08-15的這8個PCI-E通道會視擴充卡的插接狀況被切換至第一PCI-E插槽11的後半部第一PCI-E接腳組21或是第二PCI-E插槽12的前半部第二PCI-E接腳組22。
因此,若只有第一PCI-E插槽11插有擴充卡,基本輸入輸出系統會指示中央處理單元10,將編號為08-15的這8個PCI-E通道切換到第一PCI-E插槽11的第一PCI-E接腳組21。也就是第
一PCI-E插槽11的第1到第16個第一PCI-E接腳組21會被依序分配到編號為00-15的16個PCI-E通道,而如圖1所示地提供給第一PCI-E插槽11 x16的PCI-E訊號。
若兩個PCI-E插槽均插有擴充卡,基本輸入輸出系統會指示中央處理單元10,將編號為08-15的這8個PCI-E通道切換到第二PCI-E插槽12的前半部第二PCI-E接腳組22。也就是第一PCI-E插槽11的第1到第8個第一PCI-E接腳組21會被依序分配到編號為00-07的8個PCI-E通道,第二PCI-E插槽12的第1到第8個第二PCI-E接腳組22會被依序分配到編號為08-15的8個PCI-E通道,而如圖2所示地分別提供給兩個PCI-E插槽x8、x8的PCI-E訊號。換句話說,目前,第二PCI-E插槽12最多只能接收到一半數量的PCI-E訊號。
然而,由於目前高效能的中央處理單元10的散熱器體積很大,在安裝完之後可能會與第一PCI-E插槽11發生機構上的干涉,或者,若第一PCI-E插槽11發生損壞時,使用者只能把擴充卡插在第二PCI-E插槽12。然而,目前第二PCI-E插槽12只能接收到一半數量的PCI-E訊號,而導致效能降低。
本發明提供一種可切換PCI-E通道的主機板模組,其第二PCI-E插槽可接收到完整的PCI-E訊號。
本發明的一種可切換PCI-E通道的主機板模組,包括一
中央處理單元(CPU)、一第一PCI-E插槽、一第二PCI-E插槽、一第一開關及一第二開關。中央處理單元包括2N個處理器接腳組。第一PCI-E插槽電性連接於中央處理單元且包括2N個第一PCI-E接腳組。第二PCI-E插槽電性連接於中央處理單元且包括2N個第二PCI-E接腳組。第一開關包括一第一輸入端以及可切換的一第一輸出端。第二開關包括一第二輸入端以及可切換的一第二輸出端。中央處理單元的第1~a個處理器接腳組電性連接於第一輸入端,第一輸出端可切換地電性連接於第一PCI-E插槽的第1~a個的這些第一PCI-E接腳組或是第二PCI-E插槽的第(2N-a+1)~2N個的這些第二PCI-E接腳組,以形成a個PCI-E通道。中央處理單元的第a+1~2N個處理器接腳組電性連接於第二輸入端,第二輸出端可切換地電性連接於第一PCI-E插槽的第a+1~2N個這些第一PCI-E接腳組或是第二PCI-E插槽的第1~(2N-a)個這些第二PCI-E接腳組,以形成2N-a個PCI-E通道,其中1<a<2N。
在本發明的一實施例中,上述的主機板模組更包括一基本輸入輸出系統(BIOS)接收第一PCI-E插槽與第二PCI-E插槽上是否有插設一第一擴充卡與一第二擴充卡的訊號,當第二PCI-E插槽上有插設一第二擴充卡時,基本輸入輸出系統指示中央處理單元,反轉與第二PCI-E插槽之間電性連接的這些PCI-E通道的順序。
在本發明的一實施例中,上述的主機板模組更包括一唯讀記憶體(ROM),儲存有基本輸入輸出系統(BIOS);一晶片組,唯
讀記憶體透過晶片組電性連接於中央處理單元;以及一記憶體(RAM),電性連接於中央處理單元。
在本發明的一實施例中,上述的若第一PCI-E插槽上沒有插設一第一擴充卡且第二PCI-E插槽上有插設一第二擴充卡,第1~a個這些PCI-E通道形成於中央處理單元的第1~a個這些處理器接腳組與第二PCI-E插槽的這些第(2N-a+1)~2N個第二PCI-E接腳組之間,第a+1~2N個這些PCI-E通道形成於中央處理單元的第a+1~2N個這些處理器接腳組與第二PCI-E插槽的第1~(2N-a)個這些第二PCI-E接腳組之間。
在本發明的一實施例中,上述的若第一PCI-E插槽上有插設一第一擴充卡且第二PCI-E插槽上有插設一第二擴充卡,第1~a個這些PCI-E通道形成於中央處理單元的第1~a個這些處理器接腳組與第一PCI-E插槽的第1~a個這些第一PCI-E接腳組之間,第a+1~2N個這些PCI-E通道形成於中央處理單元的第a+1~2N個這些處理器接腳組與第二PCI-E插槽的第1~(2N-a)個這些第二PCI-E接腳組之間。
在本發明的一實施例中,上述的第一PCI-E插槽上有插設一第一擴充卡且第二PCI-E插槽上沒有插設一第二擴充卡,第1~a個這些PCI-E通道形成於中央處理單元的第1~a個這些處理器接腳組與第一PCI-E插槽的第1~a個這些第一PCI-E接腳組之間,第a+1~2N個這些PCI-E通道形成於中央處理單元的第a+1~2N個這些處理器接腳組與第一PCI-E插槽的第a+1~2N個這些第一
PCI-E接腳組之間。
在本發明的一實施例中,上述的2N為16。
在本發明的一實施例中,上述的a為N。
在本發明的一實施例中,上述的a不為N。
在本發明的一實施例中,上述的第一開關與第二開關分別包括多個小開關,第一輸入端與第一輸出端由第一開關的這些小開關共同形成,第二輸入端與第二輸出端由第二開關的這些小開關共同形成。
基於上述,由於PCI-E通道需要由各PCI-E插槽中從第一個第一PCI-E接腳組開始往右依序分配,但是不限制PCI-E通道的編號順序是由小到大或是由大到小,本發明的可切換PCI-E通道的主機板模組包括了二個開關,中央處理單元的第1~a個處理器接腳組透過第一開關可切換地電性連接於第一PCI-E插槽的第1~a個的這些第一PCI-E接腳組或是第二PCI-E插槽的第(2N-a+1)~2N個的這些第二PCI-E接腳組,以形成a個PCI-E通道。中央處理單元的第a+1~2N個處理器接腳組透過第二開關可切換地電性連接於第一PCI-E插槽的第a+1~2N個這些第一PCI-E接腳組或是第二PCI-E插槽的第1~(2N-a)個這些第二PCI-E接腳組,以形成2N-a個PCI-E通道。當基本輸入輸出系統偵測到第二PCI-E插槽上有插設第二擴充卡之後,基本輸入輸出系統指示中央處理單元以切換第一開關與第二開關,且反轉提供給第二PCI-E插槽的PCI-E通道的順序,來使第二PCI-E插槽的第1、2、3...個第二
PCI-E接腳組依序被分配到中央處理單元的第2N、2N-1、2N-2...個PCI-E通道。若第一PCI-E插槽上沒有插設第一擴充卡,全部的PCI-E通道會被分配給第二PCI-E插槽,而使第二PCI-E插槽可接收到完整的PCI-E訊號。若第一PCI-E插槽上有插設第一擴充卡,部分的PCI-E通道會被分配給第一PCI-E插槽,另一部分的PCI-E通道會被分配給第二PCI-E插槽,而使雙擴充卡仍能一起運作。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
1‧‧‧可切換PCI-E通道的主機板模組
10‧‧‧中央處理單元
11‧‧‧第一PCI-E插槽
12‧‧‧第二PCI-E插槽
13‧‧‧第一開關
14‧‧‧第一輸入端
15‧‧‧第一輸出端
16‧‧‧開關、第二開關
17‧‧‧第二輸入端
18‧‧‧第二輸出端
20‧‧‧處理器接腳組
21‧‧‧第一PCI-E接腳組
22‧‧‧第二PCI-E接腳組
30‧‧‧唯讀記憶體
32‧‧‧記憶體
35‧‧‧晶片組
50‧‧‧基本輸入輸出系統(BIOS)
圖1與圖2是習知的中央處理單元的PCI-E通道分配於兩PCI-E插槽的示意圖。
圖3至圖5是依照本發明的一實施例的中央處理單元的PCI-E通道分配於兩PCI-E插槽的示意圖。
圖3至圖5是依照本發明的一實施例的中央處理單元10的PCI-E通道分配於兩PCI-E插槽的示意圖。請先參閱圖3至圖5,可切換PCI-E通道的主機板模組1包括一中央處理單元10、一第一PCI-E插槽11、一第二PCI-E插槽12、一第一開關13、一第
二開關16、一唯讀記憶體30及一記憶體32。唯讀記憶體30儲存有一基本輸入輸出系統(BIOS)50。記憶體32電性連接於中央處理單元10。
一般而言,當使用者按下電源鍵以開啟電腦系統時,儲存在唯讀記憶體30中的基本輸入輸出系統50會透過一晶片組35電性連接於中央處理單元10,基本輸入輸出系統50會載入至記憶體32,並準備開始對電腦系統的硬體元件進行初始化及檢查動作。基本輸入輸出系統50依序對中央處理單元10、晶片組35、記憶體32,以及周邊裝置進行初始化動作,並確認有哪些周邊裝置連接到主機板,在確保這些硬體元件在開機動作完成後得以正常運作之後,會將作業系統載入記憶體32以完成電腦系統的開機動作。
以基本輸入輸出系統50確認有哪些周邊裝置連接到主機板的階段來說,由於可切換PCI-E通道的主機板模組1設置有兩個PCI-E插槽(第一PCI-E插槽11、第二PCI-E插槽12),基本輸入輸出系統50會偵測哪個PCI-E插槽插設有PCI-E擴充卡,並依據偵測結果來指示中央處理單元10第一開關13與第二開關16如何切換,而使PCI-E通道分配給第一PCI-E插槽11(通常為靠近中央處理單元10的PCI-E插槽)或/與第二PCI-E插槽12(通常為較遠離中央處理單元10的PCI-E插槽),並指示中央處理單元10如何配置PCI-E通道的順序。因此,即便是只有第二PCI-E插槽12上插有PCI-E擴充卡,本實施例的可切換PCI-E通道的主機板模組1
可將全部的PCI-E通道都分配到第二PCI-E插槽12,以使第二PCI-E插槽12可接收到完整的PCI-E訊號。下面將對此進行詳細地介紹。
首先要說明的是,本實施例的可切換PCI-E通道的主機板模組1的中央處理單元10、第一PCI-E插槽11及第二PCI-E插槽12分別支援2N個PCI-E通道,第一PCI-E插槽11及第二PCI-E插槽12分別電性連接於中央處理單元10。在本實施例中,2N以16為例,但2N的數量也可以是4、8或是32等,並不僅以16為限制。
中央處理單元10的第1~a個處理器接腳組20透過第一開關13可切換地電性連接於第一PCI-E插槽11的第1~a個第一PCI-E接腳組21或是第二PCI-E插槽12的第(2N-a+1)~2N個第二PCI-E接腳組22,以形成第1~a個PCI-E通道,中央處理單元10的第a+1~2N個處理器接腳組20透過第二開關16可切換地電性連接於第一PCI-E插槽11的第a+1~2N個第一PCI-E接腳組21或是第二PCI-E插槽12的第1~(2N-a)個第二PCI-E接腳組22,以形成第a+1~2N個PCI-E通道,其中1<a<2N。在本實施例中,a以N為例,但在其他實施例中,a也可以不是2N的一半,即a不為N。
更明確地說,在本實施例中,中央處理單元10、第一PCI-E插槽11及第二PCI-E插槽12分別支援16個PCI-E通道(也就是所謂的x16頻寬)。中央處理單元10的16個處理器接腳組20對應於這16個PCI-E通道,這16個PCI-E通道依序以00~15編號,
其中,中央處理單元10以圖3左方數來的第1~8個處理器接腳組20對應於編號為00~07的PCI-E通道,第1~8個處理器接腳組20連接到第一開關13的第一輸入端14,且由第一開關13的第一輸出端15可切換地電性連接於第一PCI-E插槽11從圖3左方數來的第1~8個第一PCI-E接腳組21或是第二PCI-E插槽12的第9~16個第二PCI-E接腳組22,以形成第1~a個PCI-E通道。
中央處理單元10的第9~16個處理器接腳組20對應於編號為08~15的PCI-E通道,且連接到第二開關16的第二輸入端17。第二開關16的第二輸出端18可切換地電性連接於第一PCI-E插槽11的第9~16個第一PCI-E接腳組21或是第二PCI-E插槽12的第1~8個第二PCI-E接腳組22,以形成第a+1~2N個PCI-E通道。
需說明的是,實際上,第一開關13與第二開關16可各自再有多個小開關(未繪示)。第一開關13的這些小開關共同組成第一輸入端14與第一輸出端15,以共同切換其中一部分的通道。第二開關16的這些小開關共同組成第二輸入端17與第二輸出端18,以共同切換另一部分的通道。例如,若一個小開關可以切換2個通道,第一開關13與第二開關16可各自有4個小開關。當然,第一開關13與第二開關16所包括的小開關的數量並不以此為限制。當然,若是第一開關13與第二開關16本身分別就可以切換16個通道,則第一開關13與第二開關16也可以分別是單一個開關。
值得一提的是,第一PCI-E插槽11的PCI-E通道的排序與第二PCI-E插槽12的PCI-E通道的排序是相反的。這是因為各PCI-E插槽中可運作的PCI-E通道會由各PCI-E插槽內的第一個PCI-E接腳組開始連接且往後(也就是圖面上的由左往右排序)依序分配,只要各PCI-E插槽內的第一個PCI-E接腳組與接連的其他數個PCI-E接腳組有被分配到,而且被分配到的PCI-E通道的編號連續即可,並不限制被分配到的PCI-E通道的編號順序是由小到大或是由大到小。
因此,為了可以讓只有第一PCI-E插槽11有插第一擴充卡(如圖3)、第一PCI-E插槽11與第二PCI-E插槽12同時有插第一擴充卡與第二擴充卡(如圖4)、只有第二PCI-E插槽12有插第二擴充卡(如圖5)這三種模式均能運作,且在只有第二PCI-E插槽12有插第二擴充卡時,第二PCI-E插槽12還能夠被分配到完整的16個PCI-E通道,在本實施例的可切換PCI-E通道的主機板模組1中,特別將第二PCI-E插槽12的通道從左到右分配相反的編號。下面將以實例解釋。
實際運作的狀況如下,首先,在開機的階段,基本輸入輸出系統50會取得第一PCI-E插槽11及第二PCI-E插槽12上是否分別有插設第一擴充卡及第二擴充卡的資訊。實際上會有三種狀況,第一,只有第一PCI-E插槽11有插第一擴充卡(如圖3)。第二,第一PCI-E插槽11與第二PCI-E插槽12同時有插第一擴充卡與第二擴充卡(如圖4),第三,只有第二PCI-E插槽12有插
第二擴充卡(如圖5)。
以第一種狀況來說,若第一PCI-E插槽11上有插設第一擴充卡且第二PCI-E插槽12上沒有插設第二擴充卡,也就是圖3的狀況,中央處理單元10對應地切換第一開關13與第二開關16,第1~a個PCI-E通道形成於中央處理單元10的第1~a個處理器接腳組20與第一PCI-E插槽11的第1~a個第一PCI-E接腳組21之間,第a+1~2N個PCI-E通道形成於中央處理單元10的第a+1~2N個處理器接腳組20與第一PCI-E插槽的第a+1~2N個第一PCI-E接腳組21之間,基本輸入輸出系統50指示中央處理單元10,提供給第一PCI-E插槽11 2N個原始排序的PCI-E通道。更明確地說,若只有第一PCI-E插槽11上有插設第一擴充卡,基本輸入輸出系統50會指示中央處理單元10,將16個PCI-E通道以原始排序分配至第一PCI-E插槽11。
以第二種狀況來說,若第一PCI-E插槽11上有插設第一擴充卡且第二PCI-E插槽12上有插設第二擴充卡,也就是圖4的狀況,中央處理單元10對應地切換第一開關13與第二開關16,第1~a個PCI-E通道形成於中央處理單元10的第1~a個處理器接腳組20與第一PCI-E插槽11的第1~a個第一PCI-E接腳組21之間,第a+1~2N個PCI-E通道形成於中央處理單元10的第a+1~2N個處理器接腳組20與第二PCI-E插槽12的第1~(2N-a)個第二PCI-E接腳組22之間,基本輸入輸出系統50指示中央處理單元10,提供給第一PCI-E插槽11 a個原始排序的PCI-E通道,且提
供給第二PCI-E插槽12 2N-a個相反排序的PCI-E通道。
更明確地說,第一PCI-E插槽11與第二PCI-E插槽12同時有插第一擴充卡與第二擴充卡,基本輸入輸出系統50會指示中央處理單元10,編號00~07的這8個PCI-E通道會分配於第一PCI-E插槽11的前八個第一PCI-E接腳組21,編號08~15的這8個PCI-E通道以反轉的方式分配至第二PCI-E插槽12的前八個第二PCI-E接腳組22。對於第一PCI-E插槽11與第二PCI-E插槽12來說,只要是從左方開始算起的這連續8個PCI-E通道有被指派到編號連續的PCI-E通道便可以運作,編號可以是由大到小或是由小到大。在圖4的狀況下,第一PCI-E插槽11的前八個第一PCI-E接腳組21依序被分配到的PCI-E通道的編號是由小到大(00-07),第二PCI-E插槽12的前八個第二PCI-E接腳組22依序被分配到的PCI-E通道的編號是由大到小(15-08)。在此狀況下,第一PCI-E插槽11與第二PCI-E插槽12可以運作的頻寬各為8個PCI-E通道,即x8、x8的模式。
以第三種狀況來說,若第一PCI-E插槽11上沒有插設第一擴充卡且第二PCI-E插槽12上有插設第二擴充卡,也就是圖5的狀況,中央處理單元10對應地切換第一開關13與第二開關16,第1~a個PCI-E通道形成於中央處理單元10的第1~a個處理器接腳組20與第二PCI-E插槽12的第(2N-a+1)~2N個第二PCI-E接腳組22之間,第a+1~2N個PCI-E通道形成於中央處理單元10的第a+1~2N個處理器接腳組20與第二PCI-E插槽12的第1~(2N-a)個
第二PCI-E接腳組22之間,基本輸入輸出系統50指示中央處理單元10提供給第二PCI-E插槽12 2N個相反排序的PCI-E通道。
更明確地說,若只有第二PCI-E插槽12上有插設第二擴充卡,基本輸入輸出系統50會指示中央處理單元10,將16個PCI-E通道都反轉地分配至第二PCI-E插槽12,第二PCI-E插槽12的這16個第二PCI-E接腳組22依序被分配到編號為由大到小(15-00)的PCI-E通道,第二PCI-E插槽12可接收到完整的PCI-E訊號。
綜上所述,由於PCI-E通道需要由各PCI-E插槽中從第一個第一PCI-E接腳組開始往右依序分配,但是不限制PCI-E通道的編號順序是由小到大或是由大到小,本發明的可切換PCI-E通道的主機板模組包括了二個開關,中央處理單元的第1~a個處理器接腳組透過第一開關可切換地電性連接於第一PCI-E插槽的第1~a個的這些第一PCI-E接腳組或是第二PCI-E插槽的第(2N-a+1)~2N個的這些第二PCI-E接腳組,以形成a個PCI-E通道。中央處理單元的第a+1~2N個處理器接腳組透過第二開關可切換地電性連接於第一PCI-E插槽的第a+1~2N個這些第一PCI-E接腳組或是第二PCI-E插槽的第1~(2N-a)個這些第二PCI-E接腳組,以形成2N-a個PCI-E通道。當基本輸入輸出系統50偵測到第二PCI-E插槽上有插設第二擴充卡之後,基本輸入輸出系統50指示中央處理單元以切換第一開關與第二開關,且反轉提供給第二PCI-E插槽的PCI-E通道的順序,來使第二PCI-E插槽的第1、2、3...個第二PCI-E接腳組依序被分配到中央處理單元的第2N、
2N-1、2N-2...個PCI-E通道。若第一PCI-E插槽上沒有插設第一擴充卡,全部的PCI-E通道會被分配給第二PCI-E插槽,而使第二PCI-E插槽可接收到完整的PCI-E訊號。若第一PCI-E插槽上有插設第一擴充卡,部分的PCI-E通道會被分配給第一PCI-E插槽,另一部分的PCI-E通道會被分配給第二PCI-E插槽,而使雙擴充卡仍能一起運作。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧中央處理單元
11‧‧‧第一PCI-E插槽
12‧‧‧第二PCI-E插槽
13‧‧‧第一開關
14‧‧‧第一輸入端
15‧‧‧第一輸出端
16‧‧‧第二開關
17‧‧‧第二輸入端
18‧‧‧第二輸出端
20‧‧‧處理器接腳組
21‧‧‧第一PCI-E接腳組
22‧‧‧第二PCI-E接腳組
30‧‧‧唯讀記憶體
32‧‧‧記憶體
35‧‧‧晶片組
50‧‧‧基本輸入輸出系統(BIOS)
Claims (12)
- 一種可切換PCI-E通道的主機板模組,包括:一中央處理單元(CPU),包括2N個處理器接腳組;一第一PCI-E插槽,電性連接於該中央處理單元且包括2N個第一PCI-E接腳組;一第二PCI-E插槽,該第二PCI-E插槽電性連接於該中央處理單元且包括2N個第二PCI-E接腳組;一第一開關,包括一第一輸入端及可切換的一第一輸出端;以及一第二開關,包括一第二輸入端及可切換的一第二輸出端,其中該中央處理單元的第1~a個處理器接腳組電性連接於該第一輸入端,該第一輸出端可切換地電性連接於該第一PCI-E插槽的第1~a個的該些第一PCI-E接腳組或是該第二PCI-E插槽的第(2N-a+1)~2N個的該些第二PCI-E接腳組,以形成a個PCI-E通道,該中央處理單元的第a+1~2N個處理器接腳組電性連接於該第二輸入端,該第二輸出端可切換地電性連接於該第一PCI-E插槽的第a+1~2N個該些第一PCI-E接腳組或是該第二PCI-E插槽的第1~(2N-a)個該些第二PCI-E接腳組,以形成2N-a個PCI-E通道,其中1<a<2N。
- 如申請專利範圍第1項所述的可切換PCI-E通道的主機板模組,更包括: 一基本輸入輸出系統(BIOS),接收該第一PCI-E插槽與該第二PCI-E插槽上是否有插設一第一擴充卡與一第二擴充卡的訊號,當該第二PCI-E插槽上有插設一第二擴充卡時,該基本輸入輸出系統指示該中央處理單元,反轉與該第二PCI-E插槽之間電性連接的該些PCI-E通道的順序。
- 如申請專利範圍第2項所述的可切換PCI-E通道的主機板模組,更包括:一唯讀記憶體(ROM),儲存有該基本輸入輸出系統(BIOS);一晶片組,該唯讀記憶體透過該晶片組電性連接於該中央處理單元;以及一記憶體(RAM),電性連接於該中央處理單元。
- 如申請專利範圍第1或2項所述的可切換PCI-E通道的主機板模組,其中若該第一PCI-E插槽上沒有插設一第一擴充卡且該第二PCI-E插槽上有插設一第二擴充卡,第1~a個該些PCI-E通道形成於該中央處理單元的第1~a個該些處理器接腳組與該第二PCI-E插槽的該些第(2N-a+1)~2N個第二PCI-E接腳組之間,第a+1~2N個該些PCI-E通道形成於該中央處理單元的第a+1~2N個該些處理器接腳組與該第二PCI-E插槽的第1~(2N-a)個該些第二PCI-E接腳組之間。
- 如申請專利範圍第1或2項所述的可切換PCI-E通道的主機板模組,其中若該第一PCI-E插槽上有插設一第一擴充卡且該第二PCI-E插槽上有插設一第二擴充卡,第1~a個該些PCI-E通道形成 於該中央處理單元的第1~a個該些處理器接腳組與該第一PCI-E插槽的第1~a個該些第一PCI-E接腳組之間,第a+1~2N個該些PCI-E通道形成於該中央處理單元的第a+1~2N個該些處理器接腳組與該第二PCI-E插槽的第1~(2N-a)個該些第二PCI-E接腳組之間。
- 如申請專利範圍第1或2項所述的可切換PCI-E通道的主機板模組,其中若該第一PCI-E插槽上有插設一第一擴充卡且該第二PCI-E插槽上沒有插設一第二擴充卡,第1~a個該些PCI-E通道形成於該中央處理單元的第1~a個該些處理器接腳組與該第一PCI-E插槽的第1~a個該些第一PCI-E接腳組之間,第a+1~2N個該些PCI-E通道形成於該中央處理單元的第a+1~2N個該些處理器接腳組與該第一PCI-E插槽的第a+1~2N個該些第一PCI-E接腳組之間。
- 如申請專利範圍第4項所述的可切換PCI-E通道的主機板模組,其中2N為16。
- 如申請專利範圍第5項所述的可切換PCI-E通道的主機板模組,其中2N為16。
- 如申請專利範圍第6項所述的可切換PCI-E通道的主機板模組,其中2N為16。
- 如申請專利範圍第1項所述的可切換PCI-E通道的主機板模組,其中a為N。
- 如申請專利範圍第1項所述的可切換PCI-E通道的主機板模組,其中a不為N。
- 如申請專利範圍第1項所述的可切換PCI-E通道的主機板模組,其中該第一開關與該第二開關分別包括多個小開關,該第一輸入端與該第一輸出端由該第一開關的該些小開關共同形成,該第二輸入端與該第二輸出端由該第二開關的該些小開關共同形成。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW105121436A TWI587154B (zh) | 2016-07-06 | 2016-07-06 | 可切換pci-e通道的主機板模組 |
US15/255,166 US10083145B2 (en) | 2016-07-06 | 2016-09-02 | Motherboard module having switchable PCI-E lane |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW105121436A TWI587154B (zh) | 2016-07-06 | 2016-07-06 | 可切換pci-e通道的主機板模組 |
Publications (2)
Publication Number | Publication Date |
---|---|
TWI587154B true TWI587154B (zh) | 2017-06-11 |
TW201802706A TW201802706A (zh) | 2018-01-16 |
Family
ID=59688092
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW105121436A TWI587154B (zh) | 2016-07-06 | 2016-07-06 | 可切換pci-e通道的主機板模組 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10083145B2 (zh) |
TW (1) | TWI587154B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11847071B2 (en) * | 2021-12-30 | 2023-12-19 | Pure Storage, Inc. | Enabling communication between a single-port device and multiple storage system controllers |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7340557B2 (en) * | 2005-12-15 | 2008-03-04 | Via Technologies, Inc. | Switching method and system for multiple GPU support |
US7480757B2 (en) * | 2006-05-24 | 2009-01-20 | International Business Machines Corporation | Method for dynamically allocating lanes to a plurality of PCI Express connectors |
US7600112B2 (en) * | 2006-02-07 | 2009-10-06 | Dell Products L.P. | Method and system of supporting multi-plugging in X8 and X16 PCI express slots |
US8103993B2 (en) * | 2006-05-24 | 2012-01-24 | International Business Machines Corporation | Structure for dynamically allocating lanes to a plurality of PCI express connectors |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6182188B1 (en) * | 1997-04-06 | 2001-01-30 | Intel Corporation | Method of performing reliable updates in a symmetrically blocked nonvolatile memory having a bifurcated storage architecture |
US7246190B2 (en) * | 2004-04-21 | 2007-07-17 | Hewlett-Packard Development Company, L.P. | Method and apparatus for bringing bus lanes in a computer system using a jumper board |
US7325086B2 (en) * | 2005-12-15 | 2008-01-29 | Via Technologies, Inc. | Method and system for multiple GPU support |
US7711886B2 (en) * | 2007-12-13 | 2010-05-04 | International Business Machines Corporation | Dynamically allocating communication lanes for a plurality of input/output (‘I/O’) adapter sockets in a point-to-point, serial I/O expansion subsystem of a computing system |
CN102957009A (zh) * | 2011-08-17 | 2013-03-06 | 鸿富锦精密工业(深圳)有限公司 | 连接器组合 |
US8996781B2 (en) * | 2012-11-06 | 2015-03-31 | OCZ Storage Solutions Inc. | Integrated storage/processing devices, systems and methods for performing big data analytics |
US20150347345A1 (en) * | 2014-04-30 | 2015-12-03 | Cirrascale Corporation | Gen3 pci-express riser |
US9870333B1 (en) * | 2014-09-12 | 2018-01-16 | Keysight Technologies, Inc. | Instrumentation chassis including integrated accelerator module |
US9582366B2 (en) * | 2014-11-21 | 2017-02-28 | International Business Machines Corporation | Detecting and sparing of optical PCIE cable channel attached IO drawer |
TWI626592B (zh) * | 2016-07-06 | 2018-06-11 | 技嘉科技股份有限公司 | 基本輸入輸出系統對pci-e通道的控制方法 |
-
2016
- 2016-07-06 TW TW105121436A patent/TWI587154B/zh active
- 2016-09-02 US US15/255,166 patent/US10083145B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7340557B2 (en) * | 2005-12-15 | 2008-03-04 | Via Technologies, Inc. | Switching method and system for multiple GPU support |
US7600112B2 (en) * | 2006-02-07 | 2009-10-06 | Dell Products L.P. | Method and system of supporting multi-plugging in X8 and X16 PCI express slots |
US7480757B2 (en) * | 2006-05-24 | 2009-01-20 | International Business Machines Corporation | Method for dynamically allocating lanes to a plurality of PCI Express connectors |
US8103993B2 (en) * | 2006-05-24 | 2012-01-24 | International Business Machines Corporation | Structure for dynamically allocating lanes to a plurality of PCI express connectors |
Also Published As
Publication number | Publication date |
---|---|
TW201802706A (zh) | 2018-01-16 |
US20180011814A1 (en) | 2018-01-11 |
US10083145B2 (en) | 2018-09-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI626592B (zh) | 基本輸入輸出系統對pci-e通道的控制方法 | |
US20210279198A1 (en) | SYSTEM AND METHOD FOR SUPPORTING MULTI-MODE AND/OR MULTI-SPEED NON-VOLATILE MEMORY (NVM) EXPRESS (NVMe) OVER FABRICS (NVMe-oF) DEVICES | |
TWI566104B (zh) | 用以切換多個電腦裝置介面之系統及其方法及用以切換 多個快速周邊組件互連(PCIe)匯流排之系統 | |
US7594061B2 (en) | Motherboard with multiple graphics interfaces | |
US20050270298A1 (en) | Daughter card approach to employing multiple graphics cards within a system | |
CN110321313B (zh) | 可配置接口卡 | |
US11588261B2 (en) | Multi-mode and/or multi-speed non-volatile memory (NVM) express (NVMe) over fabrics (NVMe-oF) device | |
TW201809959A (zh) | 轉接卡以及支援具有兩個介面之裝置之方法 | |
JP2006024217A (ja) | 複数の機能デバイスで単一のホスト・コントローラを共有すること | |
EP2577479A2 (en) | Systems and methods for dynamic multi-link compilation partitioning | |
CN107408095A (zh) | 通道资源的重定向 | |
TW201443652A (zh) | 訊號切換電路及包括該電路的pcie連接器組合 | |
CN110554983A (zh) | 交换电路板 | |
WO2018213232A1 (en) | Reconfigurable server and server rack with same | |
JP2007220085A (ja) | プロセッサアーキテクチャ | |
TWI587154B (zh) | 可切換pci-e通道的主機板模組 | |
KR102318130B1 (ko) | 외부 전기 커넥터 및 컴퓨터 시스템 | |
TW201913398A (zh) | 智能化PCIe插槽通道分配方法 | |
CN107590089B (zh) | 基本输入输出***对pci-e通道的控制方法 | |
TWM264547U (en) | Main board | |
CN107590091B (zh) | 可切换pci-e通道的主机板模块 | |
KR102044212B1 (ko) | I2c 통신 프로토콜을 이용하는 복수 개의 슬레이브 장치에 서로 다른 주소를 자동으로 할당하는 방법 및 이를 위한 장치 | |
EP1691271A1 (en) | Mother-board for two PCI Express graphics cards | |
JP4184908B2 (ja) | Pciバスに接続するデバイス構成 | |
CN219872372U (zh) | 接口扩展电路及*** |