TWI575874B - 低電壓差分訊號驅動電路 - Google Patents

Description

低電壓差分訊號驅動電路

本發明是關於低電壓差分訊號驅動電路，尤其是關於電壓模式之低電壓差分訊號驅動電路。

低電壓差分訊號(Low-Voltage Differential Signaling，LVDS)的效能良好，且具有低功耗、低雜訊、低電磁干擾及低成本等優點，因此廣泛地應用於高速資料傳輸。請參閱圖1，其係習知低電壓差分訊號之收發電路的示意圖。低電壓差分訊號之收發電路的傳送端(或稱為低電壓差分訊號驅動電路)與接收端以圖中的虛線為界，位於虛線的左側為低電壓差分訊號驅動電路，其透過傳輸線140及145將訊號傳送至位於虛線右側的接收端。低電壓差分訊號驅動電路包含電流源110、開關122、開關124、開關126、開關128、另一個電流源115以及電阻130。四個開關122、124、126及128可以由P型金氧半場效電晶體(以下簡稱PMOS)以及N型金氧半場效電晶體(以下簡稱NMOS)實作。在本實施例中，開關122及開關124由PMOS實作，其源極耦接電流源110、閘極為控制端、汲極分別耦接開關126及開關128；開關126及開關128由NMOS實作，其閘極為控制端，源極耦接至電流源115，汲極分別耦接至開關122及開關124的汲極。開關122與開關126的連接處以及開關124與開關128的連接處作為低電 壓差分訊號驅動電路的兩個輸出端(分別耦接傳輸線140及傳輸線145)，且兩輸出端之間耦接有電阻130。低電壓差分訊號驅動電路運作時分別兩階段。在第一階段，開關122及開關128導通，且開關124及開關126不導通，此時電流Iout如圖中所示之箭號方向流動，在接收端經過耦合電容150及耦合電容155的交流耦合之後，在負載電阻160上產生跨壓VOD；在第二階段，開關124及開關126導通，且開關122及開關128不導通，此時流經電阻130及負載電阻160的電流方向變成由下往上，因此在接收端將產生不同的跨壓VOD。接收端可以依據跨壓VOD的變化來得知傳送端所傳送的訊息。

電阻130為低電壓差分訊號驅動電路的匹配電阻，且因為驅動電路係由電流源110及電流源115驅動，因此電阻130與接收端的負載電阻160必須呈並聯關係，電阻值皆為R。若電阻值R為100歐姆，則並聯之後的等效電阻為50歐姆，且假設負載電阻160的跨壓VOD需要400mV，則低電壓差分訊號驅動電路的電流Iout必須為400mV/50Ω=8mA。也就是說低電壓差分訊號驅動電路因為阻抗匹配的關係必須輸出大電流，才能夠驅動接收端。再者，電流源110及電流源115需要較大的電壓驅動，因此低電壓差分訊號驅動電路必須使用較高的電壓VDD，例如2.5V或3.3V。使用高電壓VDD的缺點在於除了增加驅動電路的整體功耗(VDD×Iout)之外，也導致開關122、開關124、開關126及開關128必須使用尺寸較大的元件以承受較高的操作電壓，例如使用輸出入元件(I/O device)，其通道長度通常介於450nm與550nm之間。這類大尺寸的輸出入元件間接造成低電壓差分 訊號驅動電路的前級電路(例如反流器(Inverter))遭遇較大的負載，使前級電路的電流消耗增加，電源雜訊也會隨之增加。

鑑於先前技術之不足，本發明之一目的在於提供一種低電壓差分訊號驅動電路，以降低輸出電流並節省能耗。

本發明揭露一種低電壓差分訊號驅動電路，透過一第一輸出端及一第二輸出端耦接一負載電阻，包含：一電壓產生單元，提供一第一參考電壓；一第一開關，耦接於該電壓產生單元與一第一端點之間；一第二開關，耦接於該電壓產生單元與一第二端點之間；一第三開關，耦接於該第一端點與一第三端點之間，該第三端點具有一第二參考電壓；一第四開關，耦接於該第二端點與該第三端點之間；一第一電阻，耦接於該第一端點與該第一輸出端之間；以及一第二電阻，耦接於該第二端點與該第二輸出端之間；其中，該第一電阻、該第二電阻係與該負載電阻串聯。

本發明另揭露一種低電壓差分訊號驅動電路，透過一第一輸出端及一第二輸出端耦接一負載電阻，包含：一電壓產生單元，提供一第一參考電壓；一第一開關，耦接於該電壓產生單元與一第一端點之間；一第二開關，耦接於該電壓產生單元與一第二端點之間；一第三開關，耦接於該第一端點與一第三端點之間，該第三端點具有一第二參考電壓；一第四開關，耦接於該第二端點與該第三端點之間；以及複數電阻；其中當該第一開關及該第四開關導通且該第二開關及該第三開關不導通時，該第一開關、該第一端點、該第四開關、該第二端點及該負載電阻形 成一電流路徑，該些電阻中的一部分位於該電流路徑上，且該些電阻中的該部分與該負載電阻串聯。

本發明另揭露一種改進之差動信號驅動電路，用以驅動一遠端負載：一差動對(differential pair)，藉由第一參考電壓與第二參考電壓提供偏壓，該差動對具有一對差動信號輸入端接收差動輸入信號、以及一對差動輸出端；以及一對近端(proximal)匹配元件，分別設置於該對差動輸出端之一者(respective one)與該遠端負載之間，使得該對近端匹配元件與該遠端負載呈串聯耦接。

本發明之低電壓差分訊號驅動電路利用電壓驅動，使匹配阻抗與接收端之負載電阻呈串聯關係。相較於習知技術，本發明可以用較低的輸出電流達到相同的傳輸效果，並且驅動電路所使用的電壓較低，所以使整體的能耗降低。再者，低的驅動電壓可以讓作為開關的MOS縮小尺寸，有助於減輕前級電路的負載。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

110、115‧‧‧電流源

122、124、126、128、222、224、226、228、310‧‧‧開關

130、420、450、520、901、902、1001、1002‧‧‧電阻

140、145‧‧‧傳輸線

150、155‧‧‧耦合電容

160‧‧‧負載電阻

210‧‧‧電壓產生單元

230、240‧‧‧電阻

320‧‧‧可變電阻

330‧‧‧運算放大器

340、440、510‧‧‧NMOS

410、430‧‧‧PMOS

I1、I2‧‧‧電流

V1‧‧‧節點

VOD‧‧‧跨壓

〔圖1〕為習知低電壓差分訊號之收發電路的示意圖；〔圖2〕為本發明低電壓差分訊號之收發電路的示意圖；〔圖3A〕~〔圖3B〕為本發明低電壓差分訊號驅動電路之電壓產生單元210之其中兩種實施方式的電路圖； 〔圖4A〕~〔圖4B〕為本發明低電壓差分訊號驅動電路之開關222及開關224之其中兩種實施方式的電路圖；〔圖5〕為本發明低電壓差分訊號驅動電路之電阻230或電阻240之一實施方式的電路圖；〔圖6〕為本發明低電壓差分訊號驅動電路之一較佳實施方式的電路圖；〔圖7〕為本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖；〔圖8〕為本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖；〔圖9〕為本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖；以及〔圖10〕為本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含低電壓差分訊號驅動電路，能夠以低輸出電流傳輸訊號。在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之低電壓差分訊號驅動所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發 明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。

請參閱圖2，其係本發明低電壓差分訊號之收發電路的示意圖。本發明的低電壓差分訊號驅動電路包含電壓產生單元210、開關222、開關224、開關226、開關228、電阻230及電阻240。相較於習知技術，本發明的低電壓差分訊號驅動電路利用電壓驅動，因此用來作為阻抗匹配的電阻230及電阻240與接收端的負載電阻160形成串聯關係，更重要的，輸出電流可以全數通過負載電阻160，不會如習知技術中因為阻抗匹配電阻130的分流而造成流經負載電阻160的電流降低。也就是說，在與先前技術相同的條件及需求下(負載電阻160的電阻值為100歐姆，跨壓VOD為400mV)，本發明的電流(I1或I2)只需400mV/100Ω=4mA，亦即在相同的輸出電壓振幅下，本發明之低電壓差分訊號驅動電路所輸出的電流只需先前技術的一半。

此外，因為本發明的低電壓差分訊號驅動電路沒有使用電流源，因此電壓產生單元210只需提供較小的電壓，以降低電力的消耗，例如使用1.2V的電壓VDD即可驅動，在此情況下，低電壓差分訊號驅動電路的總能耗為1.2V×4mA=4.8mW，僅為習知技術的能耗(假設電壓VDD為2.5V，則能耗為2.5V×8mA=20mW)的24%，因此可以大幅地節省電力。此外，使用低驅動電壓的額外好處是，開關222、開關224、開關226及開關228可以使用尺寸較小的MOS，例如使用核心元件(core device)取代輸出入元件，核心元件的通道長度例如是28nm或40nm。這類小尺寸的核心元件間接使得低電壓差分訊號驅動電路的前級電路只需較小 的輸出電壓便能推動此驅動電路，進一步減少前級電路的電流消耗與電源雜訊。

以下針對各元件列舉一些實施例來說明其設計需求。電壓產生單元210主要的目的在於提供一個穩定的電壓。請參閱圖3A及圖3B，其係本發明低電壓差分訊號驅動電路之電壓產生單元210之其中兩種實施方式的電路圖。如圖3A所示，如果電壓VDD相對穩定，電壓產生單元210只需利用簡單的開關310即可控制電壓的輸出；然而如果電壓VDD相對不穩定，則如圖3B所示，電壓產生單元210可以利用低壓降線性穩壓器(Low Dropout，LDO)來產生相對穩定的電壓。電壓產生單元210包含可變電阻320、運算放大器330以及NMOS 340，其動作原理為本技術領域具有通常知識者所熟知，故不贅述。開關222及開關224主要由PMOS構成，可以例如圖1所示的開關122及開關124一般只包含單純的PMOS，或是如圖4A所示，由PMOS 410與電阻420串聯所構成，其中PMOS 410的源極連接圖2的節點V1，汲極連接電阻420，電阻420的另一端連接至開關226或開關228及低電壓差分訊號驅動電路的輸出端。另外，開關222及開關224亦可以如圖4B所示，由PMOS 430、NMOS 440及電阻450所連接而成。PMOS 430的源極與NMOS 440的汲極相連接，再一同連接至圖2的節點V1，PMOS 430的汲極與NMOS 440的源極相連接，再一同連接至電阻450，電阻450的另一端再連接至開關226或開關228及低電壓差分訊號驅動電路的輸出端。圖4B的實施方式可以提高開關的線性度，使其電路特性更接近一電阻，有利於低電壓差分訊號驅動電路之匹配阻抗的調整。圖4A及圖4B中的電阻420及電阻450具有限流的功能，目的在於提供靜電放電防護 (Electrostatic Discharge，ESD)。開關226及開關228可以為NMOS構成，NMOS的汲極連接開關222或開關224及低電壓差分訊號驅動電路的輸出端，源極耦接至地。電阻230及240的實施方式可以利用單純的電阻，或是將MOS偏壓在主動區以作為可變電阻使用，然而也可以利用圖5所示之電路實作。圖5中，電阻230或電阻240由複數個子電阻所構成，如圖所示，包含n組(n為正整數)並聯的NMOS 510及子電阻520，每組的NMOS 510作為開關使用，其汲極耦接對應的子電阻520，各組NMOS 510的源極互相連接，而各組子電阻520的另一端也互相連接。完成並聯之電路的其中一端R1連接開關222、224、226或228，另一端R2連接低電壓差分訊號驅動電路的輸出端。圖5之電路的好處在於，可以簡單地藉由設定多個NMOS 510的導通狀態來改變並聯電阻的個數，以調整等效電阻值，其中每個子電阻520的電阻值不一定相等。

設計匹配阻抗時，必須將低電壓差分訊號驅動電路的導通路徑上的所有電阻皆納入考量。舉例來說，請再次參閱圖2，當開關222及開關228導通且開關224及開關226不導通時，從電壓產生單元210輸出的輸出電流的流向為圖中電流I1的方向所示，在低電壓差分訊號驅動電路內部流經開關222及電阻230後，全數電流從低電壓差分訊號驅動電路的其中一個輸出端輸出，經過接收端的負載電阻160後再經由低電壓差分訊號驅動電路的另一個輸出端全數回到低電壓差分訊號驅動電路內，流經電阻240及開關228後至地。因此低電壓差分訊號驅動電路內部的導通路徑為電壓產生單元210、開關222、電阻230、電阻240、開關228。另一方面，當開關222及開關228不導通且開關224及開關226導通時，從電壓產生單元 210輸出的輸出電流的流向為圖中電流I2的方向所示，在低電壓差分訊號驅動電路內部流經開關224及電阻240後，全數電流從低電壓差分訊號驅動電路的其中一個輸出端輸出，經過接收端的負載電阻160後再經由低電壓差分訊號驅動電路的另一個輸出端全數回到低電壓差分訊號驅動電路內，流經電阻230及開關226後至地。因此低電壓差分訊號驅動電路內部的導通路徑為電壓產生單元210、開關224、電阻240、電阻230、開關226。在計算對應電流I1之導通路徑的匹配阻抗時，開關222、電阻230、電阻240及開關228形同串聯，因此等效電阻等於開關222的電阻值、電阻230的電阻值、電阻240的電阻值以及開關228的電阻值的總和；同理，在計算對應電流I2之導通路徑的匹配阻抗時，開關224、電阻240、電阻230及開關226形同串聯，因此等效電阻等於開關224的電阻值、電阻240的電阻值、電阻230的電阻值以及開關226的電阻值的總和。

請參閱圖6，其係本發明低電壓差分訊號驅動電路之一較佳實施方式的電路圖。如圖所示，電壓產生單元210由圖3B所示之低壓降線性穩壓器實作，開關222、開關224、開關226及開關228由單純的MOS實作，而電阻230及電阻240由複數子電阻所構成，亦即由圖5所示的並聯子電阻實作(其等效電阻值分別為Ra及Rb)。若將MOS的電阻值忽略不計，則不論對應電流I1或電流I2之導通路徑，匹配阻抗的電阻值為Ra+Rb，必須等於電阻160的電阻值R。其中Ra及Rb較佳可以設計為皆等於R/2，但不以此為限。

請參閱圖7，其係本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖。如圖所示，電壓產生單元210由圖3A所示之開關 實作，開關222及開關224由PMOS構成，並分別與一電阻串聯(電阻值分別為Rc及Rd)，電阻230利用偏壓於主動區的NMOS實作(其等效電阻值為Ra)，而電阻240則由圖5所示的並聯子電阻實作(其等效電阻值為Rb)。對應電流I1之導通路徑的等效電阻為Ra+Rb+Rc，而對應電流I2之導通路徑的等效電阻為Ra+Rb+Rd，Ra+Rb+Rc及Ra+Rb+Rd必須等於負載電阻的電阻值R。為了簡化電路設計，可以使Ra及Rb固定，並且Rc等於Rd；或是亦可以設計Rc與Rd不相等，並且利用額外的時序控制電路(未繪示)，在不同的開關的導通階段(亦即不同的導通路徑)，適時的控制電阻230的NMOS的電阻值，或是控制電阻240的多個NMOS的開關狀態，以調整電阻230及電阻240的等效電阻值，使任何時刻Ra+Rb+Rc或是Ra+Rb+Rd皆等於電阻160的電阻值R，以達到阻抗匹配的效果。

請參閱圖8，其係本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖。如圖所示，電壓產生單元210由圖3A所示之開關實作；開關222及開關224為單純的PMOS；電阻230及電阻240為單純的電阻，分別具有電阻值Ra及Rb；開關226及開關228由NMOS構成，並分別與一電阻串聯(電阻值分別為Rd及Rc)。假設MOS的阻值可忽略不計，對應電流I1之導通路徑的等效電阻為Ra+Rb+Rc，而對應電流I2之導通路徑的等效電阻為Ra+Rb+Rd，Ra+Rb+Rc及Ra+Rb+Rd必須等於負載電阻的電阻值R。

請參閱圖9，其係本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖。如圖所示，對應電流I1之導通路徑上的等效電阻單純由電阻901提供，而對應電流I2之導通路徑上的等效電阻單純由電阻 902提供。因此，電阻901的電阻值及電阻902的電阻值都必須等於負載電阻160的電阻值R。電阻901的一端耦接開關222，另一端則耦接開關226及低電壓差分訊號驅動電路的輸出端；電阻902的一端耦接開關224，另一端則耦接開關228及低電壓差分訊號驅動電路的另一輸出端。

請參閱圖10，其係本發明低電壓差分訊號驅動電路之另一較佳實施方式的電路圖。與圖9之實施例類似，對應電流I1之導通路徑上的等效電阻單純由電阻1002提供，而對應電流I2之導通路徑上的等效電阻單純由電阻1001提供。因此，電阻1001的電阻值及電阻1002的電阻值都必須等於負載電阻160的電阻值R。電阻1001的一端耦接開關226，另一端則耦接開關222及低電壓差分訊號驅動電路的輸出端；電阻1002的一端耦接開關228，另一端則耦接開關224及低電壓差分訊號驅動電路的另一輸出端。

前揭之低電壓差分訊號驅動電路(例如圖2以及圖6~圖10所示實施例的任一)實質為一種由電壓驅動之差動信號驅動電路的改進電路。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋 求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

210‧‧‧電壓產生單元

222、224、226、228‧‧‧開關

230、240‧‧‧電阻

140、145‧‧‧傳輸線

150、155‧‧‧耦合電容

160‧‧‧負載電阻

I1、I2‧‧‧電流

V1‧‧‧節點

VOD‧‧‧跨壓

Claims (14)

1. 一種低電壓差分訊號驅動電路，透過一第一輸出端及一第二輸出端耦接一負載電阻，包含：一電壓產生單元，提供一第一參考電壓；一第一開關，耦接於該電壓產生單元與一第一端點之間；一第二開關，耦接於該電壓產生單元與一第二端點之間；一第三開關，耦接於該第一端點與一第三端點之間，該第三端點具有一第二參考電壓；一第四開關，耦接於該第二端點與該第三端點之間；一第一電阻，耦接於該第一端點與該第一輸出端之間；以及一第二電阻，耦接於該第二端點與該第二輸出端之間；其中，該第一電阻、該第二電阻係與該負載電阻串聯；其中該第一電阻之電阻值與該第二電阻之電阻值的總和等於該負載電阻的電阻值。
2. 如申請專利範圍第1項所述之低電壓差分訊號驅動電路，更包含：一第三電阻，耦接於該第一端點與該第一開關之間。
3. 如申請專利範圍第1項所述之低電壓差分訊號驅動電路，更包含：一第三電阻，耦接於該第一端點與該第三開關之間。
4. 如申請專利範圍第1項所述之低電壓差分訊號驅動電路，其中該第一電阻與該第二電阻的其中之一係包含：複數子電阻；以及 複數開關；其中，每一子電阻與其相對應之一開關串聯以形成一串聯結構，該些串聯結構相互並聯，並且該第一電阻與該第二電阻的其中之一之電阻值係由該些開關之導通狀態決定。
5. 如申請專利範圍第1項所述之低電壓差分訊號驅動電路，其中該第一電阻與該第二電阻的其中之一係為一NMOS電晶體。
6. 如申請專利範圍第1項所述之低電壓差分訊號驅動電路，其中該電壓產生單元係為一低壓降線性穩壓器。
7. 如申請專利範圍第1項所述之低電壓差分訊號驅動電路，其中該第一開關、該第二開關、該第三開關及該第四開關係為一核心元件。
8. 一種低電壓差分訊號驅動電路，透過一第一輸出端及一第二輸出端耦接一負載電阻，包含：一電壓產生單元，提供一第一參考電壓；一第一開關，耦接於該電壓產生單元與一第一端點之間；一第二開關，耦接於該電壓產生單元與一第二端點之間；一第三開關，耦接於該第一端點與一第三端點之間，該第三端點具有一第二參考電壓；一第四開關，耦接於該第二端點與該第三端點之間；以及複數電阻；其中當該第一開關及該第四開關導通且該第二開關及該第三開關不導通時，該第一開關、該第一端點、該第四開關、該第二端點及該負載電阻形成一電流路徑，該些電阻中的一部分位於該電流路徑 上，且該些電阻中的該部分與該負載電阻串聯，其中該些電阻中的該部分與該負載電阻具有相同的電阻值；其中該些電阻係包含一第一電阻及一第二電阻，該第一電阻耦接於該第一端點與該第一輸出端之間，該第二電阻耦接於該第二端點與該第二輸出端之間，該第一電阻與該第二電阻之電阻值的總和等於該負載電阻的電阻值。
9. 如申請專利範圍第8項所述之低電壓差分訊號驅動電路，其中該些電阻中的該部分更包含一第三電阻，耦接於該第一端點與該第一開關之間。
10. 如申請專利範圍第8項所述之低電壓差分訊號驅動電路，其中該些電阻中的該部分更包含一第三電阻，耦接於該第一端點與該第三開關之間。
11. 如申請專利範圍第8項所述之低電壓差分訊號驅動電路，其中該第一電阻與該第二電阻的其中之一係包含：複數子電阻；以及複數開關；其中，每一子電阻與其相對應之一開關串聯以形成一開關串聯結構，該些串聯結構相互並聯，並且該第一電阻與該第二電阻的其中之一之電阻值係由該些開關之導通狀態決定。
12. 如申請專利範圍第8項所述之低電壓差分訊號驅動電路，其中該第一電阻與該第二電阻的其中之一係為一NMOS電晶體。
13. 如申請專利範圍第8項所述之低電壓差分訊號驅動電路，其中該電壓產生單元係為一低壓降線性穩壓器。
14. 如申請專利範圍第8項所述之低電壓差分訊號驅動電路，其中該第一開關、該第二開關、該第三開關及該第四開關係為一核心元件。