TWI572033B - 具有通道異質結構之場效電晶體及其製造方法 - Google Patents

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Description

具有通道異質結構之場效電晶體及其製造方法
本發明係有關於半導體裝置及其製造方法，且特別是有關於一種具有異質結構通道之場效電晶體及其製造方法。
在過去的幾十年間，電晶體的持續縮小化帶來了驚人的效能與密度提升。舉例而言，越來越小的電晶體閘極長度，有時也稱作平面電晶體(Planar Transistor)的通道長度，不僅降低了單一電晶體元件的尺寸，而且還提高了導通狀態時的電流量。然而隨著通道長度的不斷縮小，短通道效應(Short Channel Effect)也造成電晶體元件在關閉狀態時的電流量上升，成為通道長度微縮技術的一大關鍵挑戰。而其它技術包括如高遷移率通道，亦即在通道區域採用比矽材具有更高載子遷移率的材料，以及在通道區域施加應變(Strain)等均被公認能進一步提升電晶體元件效能。近期提出的一些非平面電晶體架構，如鰭式場效電晶體(FinFET)和奈米線場效電晶體(nanowire FET)等，透過限制電晶體的厚度大小來降低電晶體在關閉狀態時的電流量，這些方法已被證明可為突破電晶體元件微縮的技術瓶頸帶來一線曙光。許多原本用於提升平面電晶體效能的各種技術，如高遷移率通道的採用等，如今也正逐漸被應用在非平面電晶體。
本發明之一實施例提供一種場效電晶體(FET)結構，包括：一異質結構，其中該異質結構包括：一第一區、一屏障區、和一第二區，使得部份的該第一區、該屏障區、及部份的該第二區可以構成一通道區域，且部份的該第一區和該通道區域另一側的該第二區可以構成至少部份的一第一源極或汲極區域，以及至少部份的一第二源極或汲極區域；其中該屏障區的能隙與該第一區和該第二區的能隙相重疊；且當通道區域是P型時，該屏障區相對於該第一區和該第二區會有一正價能帶差，或者當通道區域是N型時，該屏障區相對於該第一區和該第二區會有一正導電帶差；以及一閘極結構會形成於該通道區域上方。
本發明之另一實施例亦提供一種製造半導體裝置的方法，包括：提供一第一層；除去該第一層的一第一區和一第二區，留下位於該第一區和該第二區之間的一屏障區；以磊晶成長方式生成一第三區和一第四區，並取代該第一區和該第二區；其中一屏障區的能隙與該第一區和該第二區的能隙相重疊；且當通道區域是P型時，該屏障區相對於該第三區和該第四區會有一正價能帶差，或者當通道區域是N型時，該屏障區相對於該第三區和該第四區會有一正導電帶差；以及一閘極結構形成在該第三區、該屏障區、以及該第四區的部分區域上方。
本發明之另一實施例更提供一種半導體結構，包括：一異質結構，其中該異質結構包括：一個由一第一區和一第二區所組成的一異質接面屏障區，其中該屏障區的能隙與該第一區和該第二區的能隙相重疊，且當通道區域是P型時，該屏障區相對於該第一區和該第二區會有一正價能帶差，或者當通道區域是N型時，該屏障區相對於該第一區和該第二區會有一正導電帶差；以及形成一閘極結構於包括該些異質接面的部分該異質結構上，該閘極結構包括一介電層，以及一堆疊在該介電層上的閘極電極；其中一第一摻雜區域和一第二摻雜 區域分別位於該閘極結構相對二側的該第一區和該第二區，針對該閘極結構下方的該些異質結構部分區域而言，該第一摻雜區域和該第二摻雜區域具有相反的導電性質。
10‧‧‧鰭式場效電晶體
100‧‧‧基板
100A‧‧‧頂部表面
102‧‧‧異質結構下方區域
103‧‧‧層
1032、1034、1036、1038‧‧‧層103之區
104‧‧‧屏障區
1042‧‧‧犧牲閘極結構
112‧‧‧介電隔離區域
112A‧‧‧頂部表面
120‧‧‧鰭狀結構
121‧‧‧磊晶層
122、124‧‧‧高遷移率區
132‧‧‧閘極結構
152‧‧‧通道區域
154‧‧‧源極區域
156‧‧‧汲極區域
22、24、26、28‧‧‧能帶圖
32、34、36、38‧‧‧能帶圖
50‧‧‧平面互補式金屬氧化半導體(CMOS)
51‧‧‧P型金屬氧化物半導體
52‧‧‧N型金屬氧化物半導體
500‧‧‧基板
500A‧‧‧頂部表面
502‧‧‧硬遮罩
510‧‧‧井區
5122、5124‧‧‧高遷移率區
514、524‧‧‧屏障區
516‧‧‧上蓋區
518、528‧‧‧閘極
519、529‧‧‧側壁子(spacer)
520‧‧‧應力區
5222、5224‧‧‧高遷移率區
552‧‧‧P型通道區域
554、564‧‧‧源極區域
556、566‧‧‧汲極區域
562‧‧‧N型通道區域
62、64、66、68‧‧‧能帶圖
72、74‧‧‧能帶圖
80‧‧‧奈米線場效電晶體
800‧‧‧基板
802、806‧‧‧半導體層
804‧‧‧絕緣層
804A‧‧‧絕緣層頂部表面
8122‧‧‧接墊區域
8124‧‧‧奈米線
81242、81244‧‧‧奈米線之區
814‧‧‧屏障區
820‧‧‧奈米線
8222、8224、8242、8244‧‧‧高遷移率區
832、834‧‧‧側壁區域
842‧‧‧閘極結構
852‧‧‧層間介電層(ILD)
862‧‧‧通道區域
864‧‧‧源極區域
866‧‧‧汲極區域
為協助讀者達到最佳理解效果，建議在閱讀本專利說明書時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例尺繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。
圖1A為本發明一實施例的示意圖，一個由異質結構通道組成的鰭式場效電晶體(FinFET)示意透視圖。
圖1B為本發明一實施例的示意圖，顯示圖1A中沿著A-A'線段的剖面圖。
圖2A為本發明一實施例的示意圖，顯示圖1A之P型鰭式場效電晶體(FinFET)在不同的閘極電壓(gate voltage)和汲極電壓(drain voltage)條件下，從源極區域(source region)到汲極區域(drain region)的能帶圖(energy band diagram)。
圖2B為本發明一實施例的示意圖，顯示圖1A之P型鰭式場效電晶體中，從閘極到鰭狀結構區域的能帶圖。
圖3A為本發明一實施例的示意圖，顯示圖1A之N型鰭式場效電晶體在不同的閘極電壓和汲極電壓條件下，從源極區域到汲極區域的能帶圖。
圖3B為本發明一實施例的示意圖，顯示圖1A之N型鰭式場效電晶體中，從閘極到鰭狀結構區域的能帶圖。
圖4至7為本發明一實施例的示意圖，一個按照圖1A之鰭式場效電晶體的製程而生成的半導體元件示意透視圖。
圖8A為本發明一實施例的示意圖，一個具有異質結構通道的奈米線鰭式場效電晶體(nanowire FinFET)示意透視圖。
圖8B為本發明一實施例的示意圖，顯示圖8A中沿著B-B'線段的剖面圖。
圖9和圖10A至圖14A為本發明一實施例的示意圖，一個按照圖8A之奈米線鰭式場效電晶體的製程而生成的半導體元件示意透視圖。
圖10B到圖14B為本發明一實施例的示意圖，顯示圖10A到圖14A中沿著B-B'線段的剖面圖。
圖15為本發明一實施例的示意圖，一個平面型互補金屬氧化物半導體(planar CMOS)結構的示意剖面圖，包含一個具有異質結構通道的P型金屬氧化物半導體(PMOS)和一個具有異質結構通道的N型金屬氧化物半導體(NMOS)。
圖16為本發明一實施例的示意圖，顯示在不同的汲極電壓下，一個P型金屬氧化物半導體元件從源極區域到汲極區域的能帶圖，以及不同的汲極電壓下，一個N型金屬氧化物半導體元件從源極區域到汲極區域的能帶圖。
圖17為本發明一實施例的示意圖，顯示一個P型金屬氧化物半導體元件從閘極結構到基板井區域(substrate well region)的能帶圖，以及一個N型金屬氧化物半導體元件從閘極結構到基板井區域的能帶圖。
圖18至圖21為本發明一實施例的示意圖，一個按照圖15之互補金屬氧化物半導體的製程而生成的半導體元件透視剖面圖。
本說明書提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本內容書中也同時描述了 特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非對本發明予以任何限制。舉例而言，在以下說明第一特徵如何基於或取代第二特徵而來的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有額外特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本說明書中的各種範例可能使用重複的參考數字或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置內容之間有任何關聯。
另外，本文件在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下方”，“上方”，“上”，“下”，“頂”，“底”和類似詞彙時，為便於理解，其用法均在於描述附件圖示中一個元件或特徵與另一個(或多個)元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。當該裝置的角度方向可能不同(旋轉90度或其它方位)時，此時即可根據所使用的空間相關敘述來加以解釋與理解。請注意如果某個特徵是奠基於另一個特徵或基板時，則中間可能有中介特徵的存在。
圖1A為某些實施例的示意透視圖，一個具有異質結構通道區域的鰭式場效電晶體結構10。圖1B為某些實施例的示意圖，顯示圖1A中沿著A-A'線段的剖面圖。圖1A和圖1B描繪出一個包含異質結構通道區域152(標注於圖1B)的鰭狀結構120，該異質結構通道區域的組成為二個高遷移率區122及124的部分區域，中間由屏障區104加以分隔。如圖1A所示，鰭式場效電晶體結構10包括一基板100、一介電隔離區域112、一鰭狀結構120、和一閘極結構132。
在某些實施例中，基板100是由某單一元素材料如矽所構成的塊狀半導體基板。在其他實施例中，基板100是由化合物材料如砷 化鎵所構成的塊狀半導體基板。以其他半導體元素材料、半導體化合物材料或半導體合金材料所構成的基板800均在本公開揭露內容的預期範圍內。在某些實施例中，絕緣體上覆半導體(semiconductor-on-insulator)架構的基板也可被用來代替塊狀半導體基板，如圖8A所示。在某些實施例中，基板100具有一個頂部表面100A(標註於圖示之頂表面上方)。
在某些實施例中，類似淺溝槽隔離(Shallow Trench Isolation)結構的介電隔離區域112位於基板100的頂部表面100A上方，而一個鰭狀結構120是由內含介電材料填充物的溝槽相鄰二側側壁組成。在某些實施例中，介電隔離區域112會被進一步蝕刻到介電隔離區域112頂部表面112A的水平位置，以使得鰭狀結構120有部分區域會暴露在頂部表面112A之上。在某些實施例中，介電隔離區域114會包括氧化矽(silicon oxide)，氮化矽(silicon nitride)，氮氧化矽(silicon oxy-nitride)，氟摻雜的矽酸鹽(Fluoride-doped silicate/FSG)和/或合適的低K值介電材料。
在某些實施例中，鰭狀結構120會突出於基板100的頂部表面100A之上。在某些實施例中，鰭狀結構120包括一個異質結構具有夾在高遷移率區122和124之間的屏障區104，以及一個位於異質結構下方的區域102。在某些實施例中，此異質結構是鰭狀結構120由介電隔離區域112的頂部表面112A向外延伸的一部分。前述鰭狀結構120由介電隔離區域112的頂部表面112A向外延伸的部分包括一個由閘極結構132包覆的通道區域152(標註如圖1B)。介於屏障區104與高遷移率區122及高遷移率區124間的異質接面均位於通道區域152之中。
在某些實施例中，延伸超過通道區域152的高遷移率區122和124分別構成了源極區域154和汲極區域156(標註如圖1B)。在某些實施例中，對於P型通道區域152而言，分別位在源極區域154和汲 極區域156的部分高遷移率區122和124會摻雜P型摻雜劑如硼(Boron)。而在其他實施例中，對於N型通道區域152而言，分別位在源極區域154和汲極區域156的部分高遷移率區122和124會摻雜有N型摻雜劑如磷(Phosphorous)和砷(Arsenic)。
在某些實施例中，橫跨鰭狀結構120的閘極結構132包括一個閘極介電層和一個閘極電極。圖示並未包含該閘極介電層與閘極電極的細節，以便能更清楚地觀察被閘極結構132所包覆的通道區域152。在某些實施例中，閘極介電層包括一個或多個介電層，彼此以共形的方式(conformal manner)環繞在通道區域152。在其他實施例中，閘極介電層同時構成了閘極結構132的側壁。在某些實施例中，閘極介電層包括一種高K值介電材料，如二氧化鉿(HfO2)、氧化鉿鉺(HfErO)、氧化鉿鑭(HfLaO)、氧化鉿釔(HfYO)、氧化鉿釓(HfGdO)、氧化鉿鋁(HfAlO)、氧化鉿鋯(HfZrO)、氧化鉿鈦(HfTiO)、氧化鉿鉭(HfTaO)、二氧化鋯(ZrO2)、氧化釔(Y2O3)、氧化鑭(La2O5)、氧化釓(Gd2O5)、氧化鈦(TiO2)、氧化鉭(Ta2O5)、鈦酸鍶(SrTiO)，或上述的組合等。閘極電極覆蓋於閘極介電層之上。在某些實施例中，閘極電極包括以共形方式形成在閘極介電層上的功函數金屬層，以便調整電晶體的臨界電壓，以及一覆蓋於功函數金屬層上方的填充金屬，用來作為閘極電極的主要導電區域。功函數金屬層的例子包括碳化鉭(TaC)、氮化鉭(TaN)、氮化鈦(TiN)、氮化鉭鋁(TaAlN)、氮化鉭矽(TaSiN)，以及其組合等。填充金屬的例子包括鎢(W)、鋁(Al)、銅(Cu)，以及其組合等。
在某些實施例中，為了增加通道區域152的遷移率，會採用比區域102有更高遷移率的材料來形成高遷移率區122和124。在某些實施例中，區域102是由矽元素構成。因為鍺具有比矽還高的電洞遷移率，因此由鍺或矽鍺合金形成的高遷移率區122和124所構成的P型通道區域152會比單純使用區域102相同材料的通道區域152具有更高的電 洞遷移率。在其它實施例中，區域102是由砷化鎵(Gallium Arsenide)構成。因為砷化銦(Indium Arsenide)具有比砷化鎵還高的電子遷移率，因此由砷化銦或砷化銦鎵(Indium Gallium Arsenide)合金形成的高遷移率區122和124所構成的N型通道區域152會比單純使用區域102相同材料的通道區域152具有更高的電子遷移率。
在某些實施例中，為了提高通道區域152的遷移率，會採用不同於區域102之晶格常數的材料來構成高遷移率區122和124。在某些實施例中，針對P型通道區域152，會對高遷移率區122和124施加壓縮應變，以提高通道區域152的遷移率。在某些實施例中，區域102是由矽元素構成。因為鍺具有比矽更大的晶格常數，由鍺或矽鍺合金形成的高遷移率區122和124所構成的P型通道區域152會被下方區域102壓縮應變。在其他實施例中，區域102是由砷化鎵構成。因為銻化鎵具有比砷化鎵更大的晶格常數，由銻化鎵或銻砷化鎵合金形成的高遷移率區122和124所構成的P型通道區域152會被下方區域102壓縮應變。在某些實施例中，針對N型通道區域152，會對高遷移率區122和124施加拉伸應變，以提高通道區域152的遷移率。在某些實施例中，區域102和基板100是由塊狀矽上的鬆散矽鍺合金層(relaxed silicon germanium alloy)構成。因為矽具有比鍺更小的晶格常數，由矽或具有比區域102之鍺原子百分比更小的矽鍺合金形成的高遷移率區122和124所構成的N型通道區域152會被下方區域102拉伸應變。
為提升通道區域152的遷移率，可利用形成於通道區域152的異質結構，如在高遷移率區122和124採用較高遷移率的材料，及/或在高遷移率區122和124採用不同晶格常數的材料，使得高遷移率區122和124受到下方區域102應變等方式來達成。不過，遷移率的提升同時也導致了所使用之高遷移率材料或不同晶格常數的材料在能帶隙能量上的下降。因此，可使用一個與區域102相同的材料，或是另一個遷 移率或晶格常數介於區域102和高遷移率區122或124之間的材料，在高遷移率區122和124之間形成一個屏障區104來降低漏電流，其詳細原理可參見圖示2A至圖示3B。
圖2A是某些實施例的示意圖，說明在不同的閘極電壓和汲極電壓條件下，圖1A中的P型鰭式場效電晶體10從源極區域154到汲極區域156(如圖式1B)的能帶圖22、24和26。每一能帶圖均包括源極區域154、通道區域152與汲極區域156的導電帶(conduction band)EC和價能帶(valence band)EV。參考圖示1B和圖示2A，從源極區域154到汲極區域156間的區分別是源極區域154中的P摻雜高遷移率區122、N摻雜或未摻雜的高遷移率區122、屏障區104、通道區域152中的高遷移率區124，以及汲極區域156中的P摻雜高遷移率區124。在某些實施例中，屏障區104是由矽或矽鍺合金(Si1-xGex)組成，在該種鍺原子分布百分比的條件下，屏障區104相對於高遷移率區122和124均有一個正價能帶差如△EV11。換句話說，在以電洞為載子的情況下，前述屏障區104將有比高遷移率區122或124更大的價能帶能量。
能帶圖22代表一個高閘極電壓，一個高源極電壓，以及一個高汲極電壓情況下的狀態。在此所用的“高”、“低”電壓指的是與Vdd或0V相等的相對電壓。在能帶圖22的條件下，電晶體處於關閉狀態，源極區域154和汲極區域156兩者均為高電壓，導致源極區域154二側有相等的費米能階EFS，和汲極區域二側相等的費米能階EFD。在源極-閘極零偏壓的情況下，位於源極區域154和通道區域152間的P-N接面產生一個高度為BH11的電洞能量障礙，屏障區104使得此電洞能量障礙進一步增加一個價能帶差△EV11，從而防止源極區域154到汲極區域156的漏電流生成。
能帶圖24代表一個低閘極電壓，一個比高汲極電壓還低的汲極電壓，以及一個高源極電壓情況下的狀態。在能帶圖24的條件 下，電晶體處於開啟狀態，汲極區域156有一個比高電壓還低的電壓，此電壓下降幅度會導致費米能階EFD下降至E'FD。就電洞而言，費米能階EFD比費米能階E'FD為高。由源極區域154和通道區域152間的P-N接面產生的能障高度會從BH11降低至BH12，其降低的大小為閘極-源極間的施加電壓。儘管屏障區104會導致電洞能量障礙增加，屏障區104的厚度仍較閘極結構132的閘極長度要小(如圖示1B)，且正價能帶差介於矽或有較低鍺原子分布百分比的矽鍺合金，以及鍺或有較高鍺原子分布百分比的矽鍺合金之間。如此一來，電洞可藉由量子穿隧(quantum tunneling)通過電洞能量障礙，或是藉由熱載子注入(hot carrier injection)來跳躍穿越電洞能量障礙。
能帶圖26代表一個高閘極電壓，一個低汲極電壓，以及一個高源極電壓情況下的狀態。在能帶圖26的條件下，電晶體處於關閉狀態。汲極區域156有一個低汲極電壓，此電壓下降的幅度會導致費米能階EFD下降至E'’FD。在源極-閘極零偏壓的情況下，位於源極區域154和通道區域152間的P-N接面產生一個高度為BH11的電洞能量障礙。但因為閘極長度很小，低汲極電壓會導致電洞能量障礙降低至能障高度BH13，此種現象稱作“汲極引發的能障下降”(Drain Induced Barrier Lowering DIBL)。該能障高度的下降會導致從源極區域154到汲極區域156漏電流的增加。而屏障區104所引起的正價能帶差△EV12可以抵消該能障高度的降低，進而減少漏電流。
為達到平衡，高遷移率區122或124以及屏障區104的能帶會受到在異質結構接面的能帶彎曲(band bending)影響，為簡化說明起見，此能帶彎曲效應並未在能帶圖22、24及26中解釋。能帶圖22、24及26的形狀，以及因能帶彎曲效應引起的能帶差均在本公開揭露內容的預期範圍內。此外在圖示2A的實施例中，由Si1-xGex和Si1-yGey構成的異質結構具有堆疊式(staggered type)(第二型)的接面。其他種類的接 面，如GaAs1-xSbx和GaAs1-ySby構成的跨乘式(straddling type)(第一型)異質結構同樣在本公開揭露內容的預期範圍內。
圖2B是某些實施例的示意圖，顯示圖1A中的P型鰭式場效電晶體結構10從閘極結構132到另一區域102(如圖1B所示)的能帶圖28。參照圖1B及圖2B，該能帶圖包括閘極結構132中的閘極介電部分、通道區域152中的高遷移率區124、以及區域102的導電帶EC及價能帶EV。在某些實施例中，高遷移率區124由鍺或矽鍺合金(Si1-yGey)形成，而區域102由矽或矽鍺合金(Si1-xGex)形成，其中0≦x<y≦1。閘極結構132中的閘介電區域包括一種絕緣材料，因此會有一較大能隙。當閘極電壓降低時，閘極結構132側的能帶(未在圖示中出現)上升，從而導致接近閘極結構132側的閘極介電區域的能帶向上傾斜，且高遷移率區124的價能帶EV向上彎曲靠近閘極介電區域與高遷移率區124的接面。當閘極電壓下降得夠低時，高遷移率區124的價能帶EV會被彎曲靠近費米能階EF，並生成一電洞反轉層。此外，區域102對於高遷移率區124具有正價能帶差，使得電洞反轉層被限制在一個量子井中，從而增加了通道區域152的電洞密度。
圖3A是某些實施例的示意圖，說明在不同的閘極電壓和汲極電壓條件下，圖1A中的N型鰭式場效電晶體10從源極區域154到汲極區域156(如圖式1B)的能帶圖32、34和36。參照圖示2A中描述的實施例，圖示1B和圖示3A中的源極區域154到汲極區域156間的區分別是源極區域154中的N摻雜高遷移率區122、P摻雜或未摻雜的高遷移率區122、屏障區104、通道區域152中的高遷移率區124，及汲極區域156中的N摻雜高遷移率區124。在某些實施例中，屏障區104是由鍺或矽鍺合金(SixGe1-x)組成，而高遷移率區122和124由矽或矽鍺合金(SiyGe1-y)形成，其中對N型通道區域152而言，0≦x<y≦1。在上述鍺原子分布百分比的條件下，屏障區104相對於高遷移率區122和124會有 一個正導電帶差如△EV21。換句話說，在以電子為載子的情況下，前述屏障區104將有比高遷移率區122或124更大的導電帶能量。
能帶圖32代表一個低閘極電壓，一個低源極電壓，以及一個低汲極電壓情況下的狀態。在能帶圖32的條件下，電晶體處於關閉狀態，源極區域154和汲極區域156兩者均為低電壓，導致源極區域154二側有相等的費米能階EFS，和汲極區域156二側相等的費米能階EFD。在源極-閘極零偏壓的情況下，位於源極區域154和通道區域152間的P-N接面產生一個高度為BH21的電子能量障礙，屏障區104使得此電子能量障礙進一步增加一個導電帶差△EV21，從而防止源極區域154到汲極區域156的漏電流生成。
能帶圖34代表一個高閘極電壓，一個比低汲極電壓還高的汲極電壓，以及一個低源極電壓情況下的狀態。在能帶圖34的條件下，電晶體處於開啟狀態，汲極區域156有一個比低電壓還高的電壓，此電壓上升幅度會導致費米能階EFD下降至E'FD。就電子而言，費米能階EFD比費米能階E'FD為高。由源極區域154和通道區域152間的P-N接面產生的能障高度會從BH21降低至BH22，其降低的大小為閘極-源極間的施加電壓。儘管屏障區104會導致電子能量障礙增加，電子可藉由量子穿隧(quantum tunneling)通過電子能量障礙，或是藉由熱載子注入(hot carrier injection)來跳躍穿越電子能量障礙。
能帶圖36代表一個低閘極電壓，一個高汲極電壓，以及一個低源極電壓情況下的狀態。在能帶圖36的條件下，電晶體處於關閉狀態。汲極區域156有一個高汲極電壓，此電壓上升的幅度會導致費米能階EFD下降至E'’FD。在源極-閘極零偏壓的情況下，位於源極區域154和通道區域152間的P-N接面產生一個高度為BH21的電子能量障礙。但因為閘極長度很小，低汲極電壓會導致電子能量障礙降低至能障高度BH23，該能障高度的下降會造成從源極區域154到汲極區域156漏電 流的增加。而屏障區104所引起的正導電帶差△E22可以抵消該能障高度的降低，進而減少漏電流。
為達到平衡，高遷移率區122或124以及屏障區104的能帶會受到在異質結構接面的能帶彎曲(band bending)影響，為簡化說明起見，此能帶彎曲效應並未在能帶圖32、34及36中說明。能帶圖32、34及36的形狀，以及因能帶彎曲效應引起的能帶差均在本公開揭露內容的預期範圍內。此外在圖示3A的實施例中，由SixGe1-x和SiyGe1-y構成的異質結構具有堆疊式(staggered type)(第二型)的接面。其他種類的接面，如InxGa1-xAs和InyGa1-yAs構成的跨乘式(straddling type)(第一型)異質結構同樣在本公開揭露內容的預期範圍內。
圖3B是某些實施例的示意圖，顯示圖1A中的N型鰭式場效電晶體結構10從閘極結構132到另一區域102(如圖1B所示)的能帶圖38。參照圖1B及圖3B，該能帶圖包括閘極結構132中的閘極介電部分、通道區域152中的高遷移率區124、以及區域102的導電帶EC及價能帶EV。在某些實施例中，高遷移率區124由矽或矽鍺合金(SiyGe1-y)形成，而區域102由鍺或矽鍺合金(SixGe1-x)形成，其中0≦x<y≦1。當閘極電壓上升得夠高時，會生成一電子反轉層。該電子反轉層因為區域102產生的正導電帶差關係，會被限制在一個量子井中，從而增加了通道區域152的電子密度。
圖示4至7為某些實施例的示意圖，顯示一個按照圖1A中之鰭式場效電晶體10製程而生成的半導體元件透視剖面圖。如圖4所示，一個鰭狀結構102會突出形成於基板100的頂部表面100A之上。在某些實施例中，鰭狀結構102是由塊狀半導體基板上的蝕刻溝槽而構成。基板的頂部表面100A與溝槽的底部表面位於同一水平面上。延伸突出於基板100頂部表面100A之外的鰭狀結構102則位於溝槽中間，另外如圖1A所示，溝槽填充有介電材料以形成介電隔離區域112。在某些實施 例中，介電隔離區域112會被進一步蝕刻，以使鰭狀結構102在介電隔離區域112的頂部表面112A之上可以形成一個暴露於介電隔離區域112以外的層103。
參照圖示5-1，在鰭狀結構102的層103之上會形成一硬遮罩(hard mask)502。在某些實施例中為了形成硬遮罩502，一個或多個以上的硬遮罩層會被全面覆蓋沉積(blanket deposit)在介電隔離區域112的表面112A與鰭狀結構102的層103之上，而在一個或多個以上的硬遮罩層上也會形成一個光阻層。在某些實施例中會包括一個或多個以上的硬遮罩層。這些硬遮罩層與光阻層可用多種方法沈積而成，例如物理氣相沉積(Physical Vapor Deposition PVD)、化學氣相沉積(Chemical Vapor Deposition CVD)、原子層沉積(Atomic Layer Deposition ALD)，或其它合適的方法。用來形成圖1A中閘極結構132的光罩可被用來將光阻層(photoresist layer)刻寫成一光阻罩幕(photoresist mask)，該光阻罩幕同時決定了硬遮罩502所在的位置。光阻罩幕上的圖案稍候會被轉移至一層或多層的硬遮罩層以形成硬遮罩502，該種轉移一般可以利用例如非等向性乾蝕刻(anisotropic dry etching)的方法來完成。
參照圖5-2，如圖5-1所示之層103的區1032和1034會被去除，同時層103的區1036和1038會被轉換成為相對於屏障區104可選擇性蝕刻的區域。區1036、104及1038的前端會被硬遮罩502的部分區域覆蓋，此覆蓋之部份區域並未在圖示中繪出，以便區域1036、104及1038可以被清楚註記出來。在某些實施例中，層103的區1032和1034會利用例如非等向性乾蝕刻等方法來加以去除。同時為了讓層103的區1036和1038轉換成為相對於屏障區104可被選擇性蝕刻的區域，在某些實施例中會對區1036和1038進行熱氧化處理。以矽構成的一個鰭狀結構102為例，區1036和1038被轉換成氧化矽，為了簡化起見，本公開內容並 未闡述如何氧化鰭狀結構102的其他部分，例如區1032和1034去除後所生成的表面。
參照圖5-3，圖5-2中的區1036和1038會被去除，僅留下屏障區104介於區1036和1038之間的部分。在某些實施例中，區1036和1038會利用例如等向性氧化矽濕蝕刻(isotropic wet etching of silicon oxide)等方法加以去除。因為矽和氧化矽間不同的蝕刻選擇性，屏障區104會被保存下來。之後，硬遮罩502可用適當的蝕刻技術加以去除。
參照圖6，一個高遷移率材料的磊晶層121會生成在屏障區104相對二側的剩餘鰭狀結構102表面，以及屏障區104的表面。在某些實施例中，會利用選擇性磊晶沈積製程來將一種高遷移率材料例如Si1-xGex選擇性地形成在鰭狀結構102和屏障區104上。
參考圖7，在圖6中的磊晶層121會被平坦化以形成高遷移率區122和124。在某些實施例中會利用例如化學機械拋光(Chemical Mechanical Polishing CMP)等技術將磊晶層121持續平坦化，直到磊晶層121和屏障區104成為同一平面且形成一個包括高遷移率區122和124，且以屏障區104相隔離之異質結構的鰭狀結構120。
參考圖1A，一個閘極結構132跨乘形成於鰭狀結構120上。在某些實施例中，閘極結構132是利用一種閘極置換的製程而生成。首先形成一個跨乘於鰭狀結構120上的犧牲閘極結構，如圖5-1至圖5-3所示，該犧牲閘極結構的圖案是透過形成屏障區104的相同光罩來產生。在某些實施例中，該犧牲閘極結構會被側邊的間隔區所包圍，在生成鰭狀結構120的處理工序陸續完成後，例如在圖示1B中標注的鰭狀結構120之源極區域154和汲極區域156加入摻雜物後，在鰭狀結構120與表面112A之上方會形成一層間介電層(interlayer dielectric ILD layer)，此時犧牲閘極結構會被移除，並如圖1A中所示由一具有閘極介電層(gate dielectric layer)與閘極電極的閘極結構132取而代之。在其他實施 例中，閘極結構132是利用一種非閘極置換的製程而生成，不同的層次，如閘極介電層與閘極電極層等都是形成於鰭狀結構120與表面112A的上方。透過使用形成屏障區104的相同光罩，這些層次稍候會被轉印至閘極結構132，如圖5-1到圖5-3所描述。
圖8A是某些實施例的透視示意圖，顯示一個具有異質結構通道區域的奈米線場效電晶體結構80，圖8B是某些實施例的示意圖，顯示圖8A中沿著B-B’線段的剖面圖。圖8A和圖8B描繪出一個包含異質結構通道區域862(標注於圖8B)的奈米線結構820，異質結構通道區域的組成為二個高遷移率區8222及8242的部分區域，中間由屏障區814加以分隔，如圖8A與圖8B所示，該奈米線場效電晶體結構80包括一基板800、一奈米線結構820、一閘極結構842、側壁區域832與834、以及一個層間介電層(ILD)852。
在某些實施例中，基板800是絕緣體上覆半導體(semiconductor-on-insulator)基板的一部分。如圖9所示，該絕緣體上覆半導體基板包括一半導體層802、一位於半導體層802之上的絕緣層804、以及一位於絕緣層804之上的半導體層806。該半導體層806稍候會被轉印成懸吊在絕緣層804上方的奈米線結構8124。在本公開說明內容中，半導體層802和絕緣層804均被視為是奈米線場效電晶體結構80的基板800。在某些實施例中，半導體層802由矽製成，而絕緣層是一掩埋的氧化物(Buried Oxide BOX)層。在某些實施例中，半導體層806是由單一元素材料如矽，或合金材料如矽鍺合金等製成。在其它實施例中，半導體層806是由複合材料如砷化鎵，或合金材料如砷化銦鎵(Indium Gallium Arsenide)或銻砷化鎵(Gallium Arsenide Antimonide)等製成。以其他半導體元素材料、半導體複合材料、或半導體合金材料製成之基板800均在本公開揭露內容的預期範圍內。
在某些實施例中，奈米線結構820被懸吊在絕緣層804上方。而在另一些實施例中，奈米線結構820包括一異質結構具有屏障區814介於高遷移率區8222和8242之間，以及位於異質結構二側的高遷移率延伸區8224和8244。在某些實施例中，異質結構同時也構成了被閘極結構842所包覆的通道區域862。介於高遷移率區8222與屏障區814之間，以及高遷移率區8242與屏障區814之間的異質結構接面均被包括在通道區域862中。
構成高遷移率區8222、8242，及屏障區814所用的常見標準材料，以及高遷移率區8222和8242如何增加通道區域862的遷移率等原理與圖1A和圖1B中所描述的鰭式場效電晶體結構10非常相似，差別僅在於奈米線結構820被懸吊在絕緣層804上方，因此高遷移率區8222和8242並不會受到下方層的應變影響。構成高遷移率延伸區8224和8244的材料與構成高遷移率區8222和8242的材料相同，此外，有關屏障區814如何降低從源極區域864到汲極區域866的漏電流之工作原理與圖2A到圖3B所敘述的原理相同，此處不再贅述。
在某些實施例中，包覆在奈米線結構820的通道區域862外面的閘極結構842是生成在絕緣層804上的，該閘極結構842包括一個閘極介電層和一個閘極電極，與圖1A和圖1B中所敘述的相類似。
在某些實施例中，側壁區域832和834分別位在閘極結構842的相反二側上，同時與高遷移率延伸區8224和8244互相接觸。在某些實施例中，側壁區域832和834是由非晶材料(Amorphous Materials)構成，例如非晶矽，非晶矽鍺合金，以及類似材料等。位在閘極結構842相反二側的源極與汲極區域864和866依序包括高遷移率延伸區8224、側壁區域832、高遷移率延伸區8244、及側壁區域834。依據通道區域862的不同型態種類，源極與汲極區域864和866會摻雜有P型摻雜劑或N型摻雜劑。
在某些實施例中，層間介電層(ILD)852形成於絕緣層804上方，以便覆蓋閘結構842暴露在外的側壁及側壁結構834。在某些實施例中，層間介電層852包括一氧化材料或一低K值介電材料。
圖9和圖10A至圖14A為某些實施例的示意圖，顯示一個按照圖8A中之奈米線場效電晶體80製程而生成的半導體元件透視剖面圖。圖10B至圖14B分別顯示圖10A至圖14A中沿著線段B-B’的剖面示意圖。參照圖9，奈米線結構8124被懸吊在絕緣層804的表面804A上方。在某些實施例中為了形成奈米線結構8124，會利用微影和蝕刻製程，例如活性離子蝕刻(Reactive Ion Etching RIE)，來將絕緣體上覆半導體(SOI)基板的半導體層806轉印形成懸吊於接墊區域806的奈米線結構8124。等到接墊區域806和奈米線結構8124轉印完成後，接下來的一個等向性蝕刻(isotropic etching)製程會去除絕緣層804的一部分，而讓奈米線結構8124懸吊於絕緣層804之上。在某些實施例中，該奈米線結構8124會被平滑化以便有一個圓形或橢圓形的橫截面。在某些未顯示在圖示中的實施例中也會藉由一個氧化製程將奈米線結構8124加以變薄。
參照圖10A和10B，在絕緣層804的表面804A會形成一個環繞部分奈米線結構8124的犧牲閘極結構1042。在某些實施例中，一個犧牲閘極結構層會被覆蓋沈積在接墊區域8122和絕緣層804的表面804A上以形成犧牲閘極結構1042。在某些實施例中，上述的犧牲閘極結構層會包含可被微影轉印的介電材料。在某些實施例中會利用旋轉塗佈沈積製程(spin-on coating deposition)來沈積形成犧牲閘極結構層。之後該犧牲閘極結構層會被微影轉印成犧牲閘極結構1042。在某些實施例中，在形成上述犧牲閘極結構1042後會再實施退火(annealing)以便硬化該犧牲閘極結構1042。
參照圖11A和11B，接墊區域8122和奈米線結構8124的區81242與81244(如圖10A和10B所示)會被去除以便保留屏障區814。在某些實施例中會利用如等向濕蝕刻(isotropic wet etching)或等向活性離子蝕刻(isotropic RIE)等製程來去除接墊區域8122和奈米線結構8124的區81242與81244。藉由圖5-1至圖5-3中所敘述的類似製程，在某些實施例中為了去除接墊區域8122和奈米線結構8124的區81242與81244，其方法為先進行一非等向乾蝕刻(anisotropic dry etching)，再將被犧牲閘極結構1042圍繞的部分奈米線結構8124加以氧化，最後再利用等向濕蝕刻將氧化部分去除。
參照圖12A和12B，高遷移率區8222和8242，以及對應的高遷移率延伸區8224和8244都是利用磊晶成長(epitaxial growth)的方式形成，以生成奈米線結構820，在某些實施例中，高遷移率區8222和8242，以及對應的高遷移率延伸區8224和8244是利用一選擇性磊晶成長製程生成在屏障區814的暴露橫截面(標注如圖11A與圖11B)。高遷移率區8222和8242突出於犧性閘極結構1042之外，同時具有數個磨刻面。圖8A和圖8B已詳細描述構成高遷移率區8222和8242，以及對應的高遷移率延伸區8224和8244的常見標準材料，此處不再贅述。
參照圖13A和圖13B，側壁區域832和834形成於犧牲閘極結構1042的二側，並與高遷移率延伸區8224和8244直接接觸(如圖12A和圖12B所示)，在某些實施例中為了形成側壁區域832和834，會先分別覆蓋沉積一個非晶層在絕緣層804的表面804A上的暴露部分、高遷移率延伸區8224和8244、以及犧牲閘極結構1042。在某些實施例中，上述非晶層與高遷移率延伸區8224和8244是在同一個磊晶成長的腔室中形成。先生成高遷移率延伸區8224和8244，之後再改變腔室中的化學成分以生成非晶層。使用同一腔室來生成高遷移率延伸區8224、8244，及非晶層的好處在於避免形成不必要的干擾結構，例如介於高遷移率 延伸區8224、8244和側壁區域832、834之間的氧化物。接下來利用蝕刻方法如活性離子蝕刻來去除非晶層的部分區域以形成側壁區域832和834。此外在某些實施例中，高遷移率延伸區8224、8244和相對應的側壁區域832、834會利用如離子佈植(ion implantation)來摻雜形成源極區域864和汲極區域866(標注如圖8B)。在其他實施例中，高遷移率延伸區8224、8244和相對應的側壁區域832、834是藉由原位摻雜的材料而形成。在某些實施例中，在圖示中未標出的矽化物層(silicide)會分別形成於側壁區域832和834上。
參照圖14A和14B，層間介電層852會形成於絕緣層804上並覆蓋住犧牲閘極結構1042(如圖13A和13B所示)的裸露側壁和側壁區域832及834，然後去除犧牲閘極結構1042。在某些實施例中，層間介電層852會被形成作為絕緣層804的裸露部分、犧牲閘極結構1042、和側壁區域834的覆蓋層，然後利用如化學機械拋光(CMP)等方法將此覆蓋層平面化，直到與犧牲閘極結構1042同一平面為止。之後在某些實施例中，犧牲閘極結構1042將被移除而讓奈米線結構820的通道區域862(標注如圖8B)裸露在外。在某些實施例中，犧牲閘極結構1042是經由對犧牲閘極結構1042和層間介電層852的材料具有選擇性的化學蝕刻製程來加以移除。
參照圖8A和8B，一閘極結構842會生成並取代犧牲閘極結構1042(圖14A和14B顯示已被去除的犧牲閘極結構1042)。在某些實施例中，一閘極介電層會圍繞著裸露的奈米線結構820而形成。在上述閘極介電層形成後，一閘極電極會圍繞著閘極介電層而形成。在某些實施例中，一閘極電極層會在閘極介電層的裸露部分和層間介電層852的上方形成，同時持續平面化，直到與層間介電層852同一平面且生成閘極電極為止。圖1A與圖1B說明了閘極介電層與閘極電極常用的標準材料。
圖15是某些實施例中一個平面互補式金屬氧化半導體(CMOS)結構50的剖面示意圖，該平面互補式金屬氧化半導體結構50的PMOS結構51具有一異質結構通道區域552，以及NMOS結構52的異質結構通道區域562。圖15顯示出對PMOS結構51而言，異質結構通道區域552是一掩埋潛通道(buried channel)，包括了高遷移率區5122和5124的部分區域，中間由屏障區514加以隔離。而對NMOS結構52而言，異質結構通道區域562是一表面通道(surface channel)，包括了高遷移率區5222和5224的部分區域，中間由屏障區524加以隔離。參考圖15，PMOS結構51包括基板500、異質結構具有屏障區514介於高遷移率區5122和5124之間、上蓋區516、井區510，具有側壁子(spacer)519的閘極結構518、以及源極區域554和汲極區域556。NMOS結構52包括基板500、應力區(stressor section)520、異質結構具有屏障區524介於高遷移率區5222和5224之間、具有側壁子529的閘極結構528、以及源極區域564和汲極區域566。
在某些實施例中，基板500是一塊狀半導體基板。在其他實施例中，基板(未標示於圖面)是絕緣層上覆半導體基板。在某些實施例中，基板500是P型摻雜。在某些實施例中，基板500具有一個頂部表面500A(標註在頂部表面的水平位置)。
在某些實施例中，對P型金屬氧化物半導體結構51而言，異質結構的屏障區514、和高遷移率區5122和5124是形成在基板500的頂部表面500A上方，上蓋區516是形成在異質結構的屏障區514以及高遷移率區5122和5124的上方。N型井區510是形成於上蓋區516、異質結構的屏障區514、高遷移率區5122和5124、以及基板500中。閘極結構518形成於上蓋區516上方，該閘極結構518包括了與圖1A和1B中所敘述的相類似的閘極介電層和閘極電極。P型金屬氧化物半導體結構51的通道區域552位於閘極結構518的下方，同時也是一位於上蓋區516 下方的掩埋潛通道。通道區域552包括了高遷移率區5122和5124的部分區域，中間由屏障區514加以隔離。因此，介於高遷移率區5122和屏障區514間的異質接面，以及高遷移率區5124和屏障區514間的異質接面均位在通道區域552之內。此外，源極區域554和汲極區域556均形成於位在閘極結構518相反二側的井區510。
在某些實施例中，對N型金屬氧化物半導體結構52而言，異質結構的屏障區524和高遷移率區5222和5224形成於下方的應力區520上，而該應力區520形成於基板500的頂部表面500A上方。閘極結構528形成於異質結構的屏障區524、以及高遷移率區5222和5224上。該閘極結構528包括了與圖1A和1B中所敘述的相類似的閘極介電層和閘極電極，N型金屬氧化物半導體結構52的通道區域562是一位於閘極結構528下方的表面通道，閘極結構528直接形成於其上方。通道區域562包括了高遷移率區5222和5224的部分區域，中間由屏障區524加以隔離。因此，介於高遷移率區5222和屏障區524間的異質接面，以及高遷移率區5224和屏障區524間的異質接面均位在通道區域562之內。此外，源極區域554和汲極區域556均形成於相對應的高遷移率區5222和5224、應力區520、以及位在閘極結構528相反二側的基板500中。
在某些實施例中，基板500和屏障區514由鬆散(relaxed)矽鍺合金Si1-xGex形成。高遷移率區5122和5124、應力區520、和屏障區524由應變(strained)矽鍺合金Si1-yGey形成。上蓋區516和高遷移率區5222、5224由矽鍺合金Si1-zGez形成，其中0≦z<x<y≦1。在這種結構下，高遷移率區5122和5124均由比矽有更高電洞遷移率的材料組成，同時因為受到基板500的壓縮應變影響，電洞遷移率也會提升。而高遷移率區5222和5224是由和矽相等或更高電子遷移率的材料組成，同時因為受到下方應力區520的拉伸應變影響，電子遷移率也會提升。基板500、異質結構P型通道區域552、應力區520、以及由其他材料如圖1A 和圖1B中所敘述的半導體化合物和合金所組成的異質結構N型通道區域562等均在本公開揭露內容的預期範圍內。
圖16的示意圖顯示在不同的汲極電壓條件下，一個P型金屬氧化物半導體元件51從源極區域554到汲極區域556的能帶圖62和64，以及在不同的汲極電壓條件下，一個N型金屬氧化物半導體元件52從源極區域564到汲極區域566的能帶圖66和68。能帶圖62顯示P型金屬氧化物半導體元件51在關閉狀態且具有一個高汲極電壓的情況，而能帶圖64顯示P型金屬氧化物半導體元件51在關閉狀態且具有一個低汲極電壓的情況。我們已知當圖15中閘極結構的閘極長度很短時，降低汲極電壓會導致從源極區域554的P-N接面到通道區域552間的能障高度從BH31降低至BH32。在屏障區514的鍺原子密度高於高遷移率區5122和5124的情況下，屏障區514相對於高遷移率區5122和5124會有一正價能帶差△EV3，從源極區域5122到汲極區域5124的漏電流可因此降低。能帶圖66顯示N型金屬氧化物半導體元件52在關閉狀態且具有一個低汲極電壓的情況，而能帶圖68顯示N型金屬氧化物半導體元件52在關閉狀態且具有一個高汲極電壓的情況，在屏障區524的矽原子密度高於高遷移率區5222和5224的情況下，屏障區524相對於高遷移率區5222和5224會有一正導電帶差△EV4，進而減少因為汲極電壓上升的關係，從源極區域564到通道區域562的能障高度從H41降低至H42產生的漏電流。
圖17的示意圖顯示在某些實施例中，一個P型金屬氧化物半導體元件51從閘極結構518到基板500的井區域510的能帶圖72，以及一個N型金屬氧化物半導體元件52從閘極結構528到基板500的能帶圖74。對P型金屬氧化物半導體元件51而言，當閘極電壓下降時，高遷移率區5124的價能帶EV會被彎曲而在上蓋區516和高遷移率區5124間的接面接近費米能階EF，並生成一電洞反轉層。此外，基板500的井區域 510對於高遷移率區5124具有正價能帶差，使得電洞反轉層被限制在一個量子井中。在某些實施例中在閘極電極會使用p+多晶矽材料，以避免上蓋區516的表面通道生成。對N型金屬氧化物半導體元件52而言，當閘極電壓上升時，高遷移率區5222的價能帶EV會被彎曲而在閘極結構528的閘極介電層和高遷移率區5222間的接面接近費米能階EF，並生成一電子反轉層。同時由於應力區520對於高遷移率區5222具有正導電帶差，使得電子反轉層會被限制在一個量子井中。
圖18至圖21為某些實施例的示意圖，顯示一個按照圖15中之互補金屬氧化物半導體50製程而生成的半導體元件透視剖面圖。參照圖18，基板的部分區域已被去除以形成基板500的屏障區514，至於如何形成屏障區514的方法已經詳述於圖5-1至圖5-3中，此處不再贅述。參照圖19，一高遷移率區502會形成在基板500上。參照圖20，高遷移率區502的部分區域會被去除，以形成中間由屏障區514隔開的高遷移率區5122和5124，及應力區520上的屏障區524。參照圖21，一包括上蓋區516和高遷移率區5222和5224的區域層會形成於另一包括介於高遷移率區5122和5124間的屏障區514，及應力區520等的區域層之上。
參照圖15，在某些實施例中，一井區域510會形成於上蓋區516、隔開高遷移率區5122和5124的屏障區514、以及基板500。閘極結構518和側壁子519形成於上蓋區516上，且位於由屏障區514隔開的高遷移率區5122和5124所組成的通道區域552上方，源極區域554和汲極區域556分別位於閘極結構518的二側。同樣地，閘極結構528和側壁子529會形成於由屏障區524隔開的高遷移率區5222和5224所組成的通道區域上，源極區域564和汲極區域566分別位於閘極結構528的二側。
在某些實施例中具有一個或多個以下特徵和/或優點的組合。在某些實施例中，一鰭式場效電晶體結構(FinFET)、一奈米線 場效電晶體結構(Nanowire FET)、或一平面場效電晶體結構(planar FET)結構會在高遷移率通道區域形成一屏障區，該屏障區和該高遷移率通道區域是由具有不同原子密度、且能提升遷移率的單一元素或化合物材料所構成，因此，藉由在電晶體關閉時由汲極所引發的能障下降，以及在電晶體開啟時的導電通道形成等因素，屏障區可減少電流洩漏。
在某些實施例中，一場效電晶體(FET)結構包括一異質結構和一閘極結構。該異質結構包括一第一區、一屏障區、以及一第二區，使得部份該第一區、該屏障區、以及部份該第二區可以構成一通道區域，且部份的該第一區和該通道區域另一側的部份的該第二區可以構成至少部份的一第一源極或汲極區域，以及至少部份的一第二源極或汲極區域。其中該屏障區的能隙與該第一區和該第二區的能隙相重疊。且當該通道區域是P型時，該屏障區相對於該第一區和該第二區會有一正價能帶差，或者當該通道區域是N型時，該屏障區相對於該第一區和該第二區會有一正導電帶差；以及一閘極結構形成於該通道區域上方。
在某些實施例中，有一種方法先提供一第一層。該第一層的一第一區和一第二區會被去除，僅留下位於該第一區和該第二區之間的一屏障區。之後的一第三區和一第四區會以磊晶成長方式生成並取代該第一區和該第二區，其中該屏障區的能隙會與該第一區和該第二區的能隙相重疊。且當該通道區域是P型時，該屏障區相對於該第三區和該第四區會有一正價能帶差，或者當該通道區域是N型時，該屏障區相對於該第三區和該第四區會有一正導電帶差；以及形成一閘極結構在該第三區、該屏障區、以及該第四區的部分區域上方。
在某些實施例中，一半導體結構包括一異質結構、一閘極結構、一第一摻雜區域、和一第二摻雜區域。該異質結構包括一個 由一第一區和一第二區所組成的一異質接面屏障區，該屏障區的能隙會與該第一區和該第二區的能隙相重疊。且當通道區域是P型時，該屏障區相對於該第一區和該第二區會有一正價能帶差，或者當通道區域是N型時，該屏障區相對於該第一區和該第二區會有一正導電帶差。以及一閘極結構形成在包括該些異質接面的部分該異質結構上方，其中該閘極結構包括一介電層，以及一堆疊在該介電層上的閘極電極。以及一第一摻雜區域和一第二摻雜區域分別位於該閘極結構相對二側的該第一區和該第二區。其中針對該閘極結構下方的該異質結構部分區域而言，該第一摻雜區域和該第二摻雜區域具有相反的導電性質。
本發明雖以各種實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧異質結構下方區域
104‧‧‧屏障區
122、124‧‧‧高遷移率區
132‧‧‧閘極結構
152‧‧‧通道區域
154‧‧‧源極區域
156‧‧‧汲極區域

Claims (8)

  1. 一種場效電晶體(FET)結構，包括：一異質結構，其中該異質結構包括：一第一區、一屏障區、和一第二區，使得部份該第一區、該屏障區、及部份該第二區可以構成一通道區域，且部份該第一區和該通道區域另一側的部分該第二區可以構成至少部份的一第一源極或汲極區域，以及至少部份的一第二源極或汲極區域，其中該屏障區的能隙與該第一區和該第二區的能隙相重疊，且當該通道區域是P型時，該屏障區相對於該第一區和該第二區有一正價能帶差，而當該通道區域是N型時，該屏障區相對於該第一區和該第二區有一正導電帶差；以及一閘極結構形成於該通道區域上；其中對於P型通道區域，該屏障區由矽鍺合金Si1-xGex構成，且該第一區和該第二區由矽鍺合金Si1-yGey構成，其中0≦x<y≦1；或者對於N型通道區域，該屏障區由矽鍺合金SixGe1-x構成，且該第一區和該第二區由矽鍺合金SiyGe1-y構成，其中0≦x<y≦1。
  2. 如申請專利範圍第1項所述之場效電晶體結構，其中：該異質結構形成一個突出於一基板表面的鰭狀結構的一部分；以及該閘極結構包覆該通道區域。
  3. 如申請專利範圍第1項所述之場效電晶體結構，其中：該異質結構形成於一位於一基板表面上的層中，以及該閘極結構位於該通道區域上。
  4. 如申請專利範圍第1項所述之場效電晶體結構，其中：該異質結構形成一懸吊於一基板表面上方的奈米線結構；以及 該閘極結構包覆該通道區域。
  5. 一種場效電晶體(FET)結構，包括：一異質結構，其中該異質結構包括：一第一區、一屏障區、和一第二區，使得部份該第一區、該屏障區、及部份該第二區可以構成一通道區域，且部份該第一區和該通道區域另一側的部分該第二區可以構成至少部份的一第一源極或汲極區域，以及至少部份的一第二源極或汲極區域，其中該屏障區的能隙與該第一區和該第二區的能隙相重疊，且當該通道區域是P型時，該屏障區相對於該第一區和該第二區有一正價能帶差，而當該通道區域是N型時，該屏障區相對於該第一區和該第二區有一正導電帶差；以及一閘極結構形成於該通道區域上；其中：對於P型通道區域，該屏障區由銻砷化鎵GaAs1-xSbx構成，且該第一區和該第二區由銻砷化鎵GaAs1-ySby構成，其中0≦x<y≦1；或者對於N型通道區域，該屏障區由砷化銦鎵InxGa1-xAs構成，且該第一區和該第二區由砷化銦鎵InyGa1-yAs或銻砷化鎵GaAs1-ySby構成，其中0≦x<y≦1。
  6. 一種製造半導體裝置的方法，包括：提供一第一層；去除該第一層的一第一區和一第二區，留下位於該第一區和該第二區之間的一屏障區；以磊晶成長方式生成一第三區和一第四區，以取代該第一區和該第二區，其中該屏障區的能隙與該第一區和該第二區的能隙相重疊，當通道區域是P型時，該屏障區相對於該第三區和該第四 區有一正價能帶差，或者當通道區域是N型時，該屏障區相對於該第三區和該第四區有一正導電帶差；以及形成一閘極結構在該第三區、該屏障區、以及該第四區的部分區域上方；其中去除該第一層的一第一區和一第二區的步驟，包括：形成一硬遮罩位於部份該第一區，該屏障區，和部份該第二區上方；蝕刻該硬遮罩二側的部分該第一層；轉換部分該第一區以及部分該第二區成為相對於該屏障區材料而言可被選擇性蝕刻的材料；以及蝕刻該被轉換的該部分第一區和該部分第二區。
  7. 如申請專利範圍第6項所述之方法，其中：轉換部分該第一區，部分該第二區，以及位於該硬遮罩二側的殘存部分第一層成為相對於該屏障區材料可被選擇性蝕刻的材料的步驟，包括：氧化部分該第一區、部分該第二區，以及位於該硬遮罩二側的該殘存部分第一層。
  8. 一種半導體結構，包括：一異質結構，包括：一個具有與一第一區和一第二區各自組成的異質接面的屏障區，其中該屏障區的能隙與該第一區和該第二區的能隙相重疊，且當通道區域是P型時，該屏障區相對於該第一區和該第二區有一正價能帶差，或者當通道區域是N型時，該屏障區相對於該第一區和該第二區有一正導電帶差； 一閘極結構形成在包括該些異質接面的部分該異質結構上，其中該閘極結構包括一介電層，以及一堆疊在該介電層上的閘極電極；以及一第一摻雜區域和一第二摻雜區域分別位於該閘極結構相對二側的該第一區和該第二區，其中針對該閘極結構下方的該異質結構部分區域而言，該第一摻雜區域和該第二摻雜區域具有相反的導電性質。
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