TWI571873B - 電阻式記憶裝置 - Google Patents

Description

電阻式記憶裝置

本發明是有關於一種電阻式記憶裝置，且特別是有關於一種電阻式記憶裝置的記憶胞的配置結構。

請參照圖1，圖1繪示習知的電阻式記憶裝置的電路圖。電阻式記憶裝置100由多個記憶胞對111~114所構成。其中，以記憶胞對111為範例，記憶胞對111中具有兩個記憶胞1111以及1112，而記憶胞1111由電晶體T1以及電阻R1所構成，記憶胞1112由電晶體T2以及電阻R2所構成。

圖1中的習知的記憶胞對111~114，在各記憶胞對中的記憶胞，是共用源極線以及位元線的。以記憶胞對111為例，記憶胞對111中的記憶胞1111及1112共用相同的位元線BL1以及相同的源極線SL1。在如圖1的配置下，相同行的記憶胞對111、113共用相同的源極線SL1，相同行的記憶胞對112、114共用相同的源極線SL2，而相同列的記憶胞對111、112共用相同的位元線BL1，相同列的記憶胞對113、114則共用相同的位元線BL2。

當對電阻式記憶裝置100進行形成(forming)動作時， 若記憶胞1111為被選中記憶胞時，記憶胞1111對應的字線WL1被設定為3V，其餘的字線WL2~WL4被設定為0V；記憶胞1111對應的位元線BL1被設定為4V，而位元線BL2被設定為1.5V；記憶胞1111對應的源極線SL1被設定為0V，而源極線SL2被設定為3V。此時，記憶胞1111以及1112耦接源極線SL1以及位元線BL1間的端點將同樣承受4V的電壓差，也就是說，未被選中的記憶胞1112會被此次的形成動作所干擾，產生不被預期的狀態。此外，在電阻式記憶裝置100進行設定或是重置動作中也會發生類似上述的干擾動作，降低電阻式記憶裝置100的工作效能。

本發明提供一種電阻式記憶裝置，可降低其操作過程中所可能產生的記憶胞間的干擾現象。

本發明的電阻式記憶裝置包括多數個記憶胞對依陣列方式配置於基底上，依陣列方式配置於基底上。各記憶胞對包括：主動區、源極線、第一電阻及第二電阻、第一位元線及第二位元線。主動區形成於基底上，第一字線及第二字線形成於基底上，並與主動區交錯。源極線形成於基底上，並耦接至主動區。第一電阻及第二電阻配置於基底上，並分別耦接至主動區。第一位元線及第二位元線形成於第一電阻及第二電阻之上，並耦接至第一電阻及第二電阻。其中，第一位元線及第二位元線大致與該第一字線及第二字線平行的沿第一方向延伸。

基於上述，本發明提出的電阻式記憶裝置，其中的記憶胞對結構中的記憶胞分別耦接不同的位元線，藉此，在電阻式記憶裝置中，接收相同源極線的多個記憶胞分別接收不同的位元線，而接收相同為位元線的多個記憶胞則分別耦接不同的源極線。如此一來，電阻式記憶裝置在進行操作(例如形成(forming)、設定(set)或重置(reset))時，記憶胞間所產生的干擾狀態可以有效的被減輕，提升電阻式記憶裝置操作時所產生的效能。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200、500‧‧‧電阻式記憶裝置

111~114、201~204‧‧‧記憶胞對

1111、1112、501~504‧‧‧記憶胞

210‧‧‧基底

211~213‧‧‧源極/汲極區

221、222‧‧‧閘極結構

420‧‧‧突出部

AA、AA’‧‧‧主動區

BL1~BL4‧‧‧位元線

CON11、CON21、CON31、CON41、CON12、CON22、CON32、CON42、CON13、CON23、CON22”、CON21’、CON22’、CON23’‧‧‧連接結構

CCON11、CCON21、CCON12、CCON22、CM11、CM12、CCON22”、CM12”、CCON13、CM13’、CCON23’‧‧‧中心

D1~D7‧‧‧方向

M11、M12、M13、MP1、MP2、M12”、M11’、M12’、M13’‧‧‧金屬層

R1~R4、R2’、R1”、R2”‧‧‧電阻

SL1、SL2、SL1’、SL1”‧‧‧源極線

T1~T4‧‧‧電晶體

WL1~WL4‧‧‧字線

圖1繪示習知的電阻式記憶裝置的電路圖。

圖2A繪示依照本發明一實施例的電阻式記憶體裝置200的佈局示意圖。

圖2B為依照圖2A之線段II’繪示之電阻式記憶體裝置200之剖面圖。

圖3繪示圖2A所示記憶胞對另一實施例的佈局示意圖。

圖4A繪示圖2A所示記憶胞對又一實施例的佈局示意圖。

圖4B繪示圖4A所示記憶胞對另一實施例的佈局示意圖。

圖5繪示本發明實施例的電阻式記憶裝置的等效電路圖。

圖2A繪示依照本發明一實施例的電阻式記憶體裝置200的佈局示意圖。圖2B為依照圖2A之線段II’繪示之電阻式記憶體裝置200之剖面圖。請同時參照圖2A及圖2B，電阻式記憶體裝置200包括以陣列方式進行佈局的複數個記憶胞對201~204。以記憶胞對201為例，記憶胞對201包括主動區AA、電阻R1及R2、源極線SL1、字線WL1及WL2以及位元線BL1及BL2。字線WL1及WL2形成於基底210上並沿方向D1延伸。其中，字線WL1及WL2覆蓋主動區AA的區域可分別形成耦接電阻R1以及R2的第一閘極結構221及第二閘極結構222。主動區AA未被字線WL1及WL2覆蓋的區域則可分別經摻雜而形成源極/汲極區211~213。源極線SL1形成於主動區AA上方並沿方向D2延伸，源極線SL1可透過連接結構CON23、金屬層M13及連接結構CON13耦接至字線WL1及WL2間的源極/汲極區213。電阻R1形成於基底210上方並可透過連接結構CON31、金屬層MP1、連接結構CON21、金屬層M11及連接結構CON11耦接字線WL1另一側的源極/汲極區211。位元線BL1形成於電阻R1上方並大致上沿與字線WL1平行的方向D1延伸，位元線BL1可直接或透過連接結構CON41耦接至電阻R1。電阻R2形成於基底上方並可透過連接結構CON32、金屬層MP2、連接結構CON22、金屬層M12及連接結構CON12耦接字線WL2另一側的源極/汲極區212。位元線BL2則形成於電阻R2上方並大致上沿與字線WL1平行的方向D1延伸， 位元線BL2可直接或透過連接結構CON42耦接至電阻R2。請注意，本實施例中，源極線SL1係透過連接結構CON13、CON23及金屬層M13耦接至源極/汲極區213，電阻R1係透過連接結構CON11、CON21、CON31及金屬層M11、MP1耦接至源極/汲極區211，電阻R2係透過連接結構CON12、CON22、CON32及金屬層M12、MP2耦接至源極/汲極區212，但本發明不限於此，源極線SL及電阻R1、R2也可視製程需求以更多或更少層的連接結構與金屬層耦接至源極/汲極區。

特別說明的是，如圖2A所示，連接結構CON21具有一中心CCON21，金屬層M11具有一中心CM11，而連接結構CON11具有一中心CCON11。連接結構CON21之中心CCON21係以金屬層M11之中心CM11朝方向D3偏移而設置，而連接結構CON11之中心CCON11係以金屬層M11之中心CM11朝方向D4偏移而設置。另一方面，連接結構CON22具有一中心CCON22，金屬層M12具有一中心CM12，而連接結構CON12具有一中心CCON12。連接結構CON22之中心CCON22係以金屬層M12之中心CM12朝方向D3偏移，而連接結構CON12之中心CCON12係以金屬層M12之中心CM12朝方向D4偏移。請注意，在本實施例中，方向D1與方向D3為相同的方向，但本發明不限於此，在其它實施例中，方向D1與方向D3也可為不同的方向。另外，在本實施例中，方向D3及方向D4為平行且相反的方向，但本發明不限於此，在其它實施例中，方向D3也可僅為不同於D4的方向。如圖所示， 本發明可透過偏移連接結構CON11、CON21、CON12、CON22以及金屬層M11、M12的位置，使得電阻式記憶裝置的位元線能以大致平行於字線的方式進行配置。

請參照圖3，圖3繪示圖2A所示記憶胞對另一實施例的佈局示意圖。與圖2A不同的是，圖2A所示實施例之主動區AA係大致沿與源極線SL1相同的方向D2延伸，而本實施例之主動區AA’係沿不同於源極線SL1的方向D5延伸。另外，圖2A所示實施例之源極線SL1係覆蓋於主動區AA上，而方向D2與方向D1互相垂直。本實施例之源極線SL1僅覆蓋主動區AA'的一部分，而方向D5與方向D1交錯且不相垂直，並且，耦接源極線SL1與主動區AA，之連接結構CON13、CON23與金屬層M13係配置於源極線SL1與主動區AA'之交錯處。請注意，在本實施例中的金屬層M12”及連接結構CON22”分別具有一金屬中心CM12”及一中心CCON22”。其中，連接結構CON22”之中心CCON22”係以金屬層M12”之中心CM12”朝方向D4偏移而設置，而連接結構CON12之中心CCON12係以金屬層M12"之中心CM12"朝方向D3偏移而設置。如圖所示，本發明可透過使主動區AA'與源極線SL1沿不同方向延伸，使得電阻式記憶裝置的位元線可以大致平行於字線的方式進行配置。

請參照圖4A，圖4A繪示圖2A所示記憶胞對又一實施例的佈局示意圖。與圖2A不同的是，圖2A所示實施例之源極線SL1配置於主動區AA的上方，並透過偏移連接結構CON11、CON21、 CON12、CON22及金屬層M11、M12的位置來使電阻R1及電阻R2耦接至主動區AA。在本實施例中，電阻R1"與電阻R2"則配置於主動區AA的上方，並透過偏移連接結構CON13、CON23’及金屬層M13’的位置來使源極線SL1’耦接至主動區AA。特別說明的是，請參照圖4A，連接結構CON23’具有一中心CCON23’，金屬層M13’具有一中心CM13’，而連接結構CON13具有一中心CCON13。其中，連接結構CON23’之中心CCON23’係以金屬層M13’之中心CM13’朝方向D6偏移而設置，而連接結構CON13之中心CCON13係以金屬層M13’之中心CM13’朝方向D7偏移而設置。如圖所示，本發明可透過偏移連接結構CON13、CON23’以及金屬層M13’的位置，使得電阻式記憶裝置的位元線BL1、BL2可以大致平行於字線WL1、WL2的方式進行配置。

請參照圖4B，圖4B繪示圖4A所示記憶胞對另一實施例的佈局示意圖。與圖4A不同的是，本實施例的源極線SL1"具有一突出部420，突出部形成於連接結構CON23的上方覆蓋主動區AA的一部分，因此，本實施例無需偏移連接結構CON13、CON23及金屬層M13的位置，即可使電阻式記憶裝置的位元線BL1、BL2可以大致平行於字線WL1、WL2的方式進行配置。

附帶一提的，在上述各實施例中，以晶片形式製造的記憶胞對的位元線、字線以及源極線，可以應用晶片中做為導線的材質來形成，例如金屬層，而連接結構可以應用晶片中的連接層(VIA or contact)來形成。

以下請參照圖5，圖5繪示本發明實施例的電阻式記憶裝置的等效電路圖。電阻式記憶裝置500包括多個記憶胞501~504。其中，記憶胞501~504中分別包括電晶體T1~T4，並分別包括電阻R1~R4。以記憶胞501為範例，電晶體T1的源極端耦接至源極線SL1而電晶體T1的汲極端耦接至電阻R1，電阻R1的另一端則耦接至位元線BL1。

在圖5的實施例中，在電路上，記憶胞501及502共用源極線SL1，並分別耦接位元線BL1及BL2；記憶胞503及504則共用源極線SL2，並分別耦接位元線BL1及BL2；記憶胞501與503則共用位元線BL1，並分別耦接源極線SL1及SL2；以及，記憶胞502與504共用位元線BL2，並分別耦接源極線SL1及SL2。並且，字線及位元線係大致平行的往方向D1延伸，而源極線則是往不同於方向D1的方向D2延伸進行配置。

當電阻式記憶裝置500進行形成(forming)操作時，若記憶胞503是為選中記憶胞(記憶胞501、502及504為未選中記憶胞)，位元線BL1的電壓力如可以設定為4V，源極線SL1及SL2的電壓則可分別設定為3V及0V，位元線BL2的電壓則可設定為1.5V，字線WL1、WL2的電壓則分別設定為3V以及0V。如此一來，電晶體T3可以依據字線WL1上的電壓而開啟，並依據位元線BL1以及源極線SL2上的電壓差(4.0V)執行形成動作。在此同時，記憶胞504所承受的電壓差等於位元線BL2上的電壓減去源極線SL2上的電壓約等於1.5V，也就是說，記憶胞504所受到 的干擾有效的被減小，並降低所可能產生的漏電現象。

另外，在針對電阻式記憶裝置500進行設定(set)操作時，若記憶胞503是為選中記憶胞(記憶胞501、502及504為未選中記憶胞)，位元線BL1的電壓例如可以設定為2V，源極線SL1及SL2的電壓則可分別設定為1V及0V，位元線BL2的電壓則可設定為0V，字線WL1、WL2的電壓則分別設定為3V以及0V。如此一來，電晶體T3可以依據字線WL1上的電壓而開啟，並依據位元線BL1以及源極線SL2上的電壓差(2.0V)執行設定動作。在此同時，記憶胞501、502所承受的電壓差約等於1V，而記憶胞504所承受的電壓差約等於0V，也就是說，記憶胞501、502、504所受到的干擾有效的被減小，並降低所可能產生的漏電現象。

此外，在針對電阻式記憶裝置500進行重置(reset)操作時，若記憶胞503是為選中記憶胞(記憶胞501、502及504為未選中記憶胞)，位元線BL1的電壓例如可以設定為0V，源極線SL1及SL2的電壓則可分別設定為0V及2V，位元線BL2的電壓則可設定為1V，字線WL1、WL2的電壓則分別設定為5V以及0V。如此一來，電晶體T3可以依據字線WL1上的電壓而開啟，並依據位元線BL1以及源極線SL2上的電壓差(-2.0V)執行重置動作。在此同時，記憶胞501、502、504所承受的電壓差約分別等於0V、1V及-1V，也就是說，記憶胞501、502、504所受到的干擾有效的被避免，並降低所可能產生的漏電現象。

綜上所述，本發明所提供的記憶胞對，可使電阻式記憶 裝置的位元線以大致平行於字線的方式進行配置，並進一步使得電阻式記憶裝置中的記憶胞在進行各項操作時，可以針對各記憶胞的位元線及源極線至少其中之一的電壓進行個別設定，並藉此減低作過程中受到鄰近的記憶胞的影響，而產生干擾以及漏電的現象，進一步提升電阻式記憶裝置的效益。

200‧‧‧電阻式記憶體裝置

201~204‧‧‧記憶胞對

AA‧‧‧主動區

R1、R2‧‧‧電阻

SL1、SL2‧‧‧源極線

WL1~WL4‧‧‧字線

BL1~BL4‧‧‧位元線

D1~D4‧‧‧方向

CON11、CON21、CON12、CON22、CON13、CON23‧‧‧連接結構

CCON11、CCON21、CM11、CCON12、CCON22、CM12‧‧‧中心

M11、M12、M13‧‧‧金屬層

Claims (13)

1. 一種電阻式記憶裝置，包括：多數個記憶胞對，依陣列方式配置於一基底上，各該記憶胞對包括：一主動區，形成於該基底上；一第一字線及一第二字線，形成於該基底上，並與該主動區交錯；一源極線，形成於該基底上，並耦接至該主動區；一第一電阻及一第二電阻，配置於該基底上，並分別耦接至該主動區；以及一第一位元線及一第二位元線，形成於該第一電阻及該第二電阻之上，並耦接至該第一電阻及該第二電阻，其中，該第一位元線及該第二位元線大致與該第一字線及該第二字線平行的沿第一方向延伸。
2. 如申請專利範圍第1項所述的電阻式記憶裝置，其中該主動區沿一第二方向配置於該基底上，該第一方向實質上與該第二方向相交錯。
3. 如申請專利範圍第2項所述的電阻式記憶裝置，其中該源極線沿一第三方向配置，並覆蓋該主動區至少一部分。
4. 如申請專利範圍第3項所述的電阻式記憶裝置，更包括一第一連接結構，其中該第一連接結構配置於該源極線與該主動區重疊的區域中，並且該源極線透過該第一連接結構耦接至該主動 區。
5. 如申請專利範圍第4項所述的電阻式記憶裝置，其中該源極線形成於該主動區上方，且該第三方向大致與該第二方向相同，更包括：一第二連接結構，配置於該主動區上方，並耦接至該第一電阻。
6. 如申請專利範圍第5項所述的電阻式記憶裝置，其中該第二連接結構具有一第二中心，更包括：一第一金屬層，配置於該第二連接結構上方，並具有一第一金屬層中心；一第三連接結構，配置於該第一金屬層上方且耦接至該第一電阻，並具有一第三中心，其中，該第二中心自該第一金屬層中心往一第四方向偏移，且該第三中心自該第一金屬層中心往一第五方向偏移。
7. 如申請專利範圍第6項所述的電阻式記憶裝置，更包括：一第四連接結構，配置於該主動區上方，並具有一第四中心；一第二金屬層，配置於該第四連接結構上方，並具有一第二金屬層中心；一第五連接結構，配置於該第二金屬層上方且耦接至該第二電阻，並具有一第五中心，其中，該第四中心自該第二金屬層中心往該第四方向偏移，且該第五中心自該第二金屬層中心往該第五方向偏移。
8. 如申請專利範圍第7項所述的電阻式記憶裝置，其中該第一電阻及該第二電阻自該源極線往該第五方向偏移。
9. 如申請專利範圍第7項所述的電阻式記憶裝置，其中該第一電阻自該源極線往該第五方向偏移，且該第二電阻自該源極線往該第四方向偏移。
10. 如申請專利範圍第2項所述的電阻式記憶裝置，其中該源極線大致與該主動區平行的沿該第二方向延伸，且該第一連接結構具有一第一中心，更包括：一第一金屬層，配置於該第一連接結構上方，並具有一第一金屬層中心；一第二連接結構，配置於該第一金屬層上方且耦接至該源極線，並具有一第二中心；其中該第一中心自該第一金屬層中心往一第三方向偏移，且該第二中心自該第一金屬層中心往一第四方向偏移。
11. 如申請專利範圍第10項所述的電阻式記憶裝置，其中該第三方向與該第四方向為相反的方同。
12. 如申請專利範圍第4項所述的電阻式記憶裝置，其中該該第三方向實質上與該第二方向相同，並且該源極線具有一突出部覆蓋該主動區的該部分。
13. 如申請專利範圍第1項所述的電阻式記憶裝置，其中配置在相同行的記憶胞對共用相同第一位元線、第二位元線、第一字線以及第二字線，相同列的記憶胞對結構共用相同的源極線。