TWI552268B - 形成互連於多孔介電材料中的技術 - Google Patents

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TWI552268B
TWI552268B TW103139773A TW103139773A TWI552268B TW I552268 B TWI552268 B TW I552268B TW 103139773 A TW103139773 A TW 103139773A TW 103139773 A TW103139773 A TW 103139773A TW I552268 B TWI552268 B TW I552268B
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porous insulator
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克里斯多夫 傑西
大衛 米恰雷克
肯瓦爾 辛格
艾倫 梅爾斯
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英特爾股份有限公司
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Description

形成互連於多孔介電材料中的技術
本發明係關於一種積體電路技術，特別是形成互連於多孔介電材料中的技術。
深次微米處理節點(例如32nm及以上)中積體電路設計包含若干不平凡挑戰，且相對於高度多孔介電材料之整合已面對特別複雜化。連續製程微小化將傾向於加劇該等問題。
100‧‧‧積體電路
102‧‧‧絕緣體層
104‧‧‧開口
106、124‧‧‧障壁層
108‧‧‧互連
110‧‧‧介電包封層
112‧‧‧多孔層間介電(ILD)層
114‧‧‧填充ILD層
116‧‧‧硬遮罩層
118‧‧‧光刻堆疊
120a‧‧‧凹槽開口
120b‧‧‧通孔開口
122‧‧‧圖案化層
126‧‧‧金屬層
126a‧‧‧凹槽型電互連
126b‧‧‧通孔型電互連
128a‧‧‧上凹槽部分
128b‧‧‧下通孔部分
1000‧‧‧運算系統
1002‧‧‧主機板
1004‧‧‧處理器
1006‧‧‧通訊晶片
圖1為依據本揭露之實施例之配置下層金屬化之積體電路(IC)之互連層之截面圖。
圖2為依據本揭露之實施例之形成介電包封層後，圖1之IC截面圖。
圖3為依據本揭露之實施例之形成多孔層間介電(ILD)層後，圖2之IC截面圖。
圖4為依據本揭露之實施例之於ILD層之孔 內沉積孔填充材料，藉以提供非多孔或低多孔填充ILD層後，圖3之IC截面圖。
圖5為依據本揭露之實施例之形成硬遮罩層後，圖4之IC截面圖。
圖6為依據本揭露之實施例之形成光刻堆疊後，圖5之IC截面圖。
圖7為依據本揭露之實施例之於其中形成一個或多個凹槽開口後，圖6之IC截面圖。
圖8為依據本揭露之實施例之形成圖案化層後，圖7之IC截面圖。
圖9為依據本揭露之實施例之於其中形成一個或多個通孔開口後，圖8之IC截面圖。
圖10為依據本揭露之實施例之移除硬遮罩層後，圖9之IC截面圖。
圖11為依據本揭露之實施例之形成障壁層及金屬層後，圖10之IC截面圖。
圖12為依據本揭露之實施例之平面化後，圖11之IC截面圖。
圖13為依據本揭露之實施例之從填充ILD層移除孔填充材料後，圖12之IC截面圖。
圖14描繪依據範例實施例，以使用揭露技術形成之積體電路結構或裝置實施之運算系統。
藉由讀取下列詳細描述結合文中所描述之圖式，將更加了解本實施例之該些及其他特徵。在圖式中， 在各圖中描繪之每一相同或近乎相同之組件可以相似數字表示。為求清晰，並非每一組件於每一圖中標示。此外，如將理解的，圖式不一定按照比例尺繪製，或不希望將所描繪之實施例侷限於所示特定組態。例如，雖然若干圖通常標示直線、直角、及平滑表面，揭露技術之實際實施可具有小於完美直線、直角等，且若干圖可具有表面形貌或為非平滑，而提供製造程序之真實世界侷限。簡言之，圖式僅提供用以顯示範例結構。
【發明內容及實施方式】
揭露於多孔介電材料中形成互連之技術。依據若干實施例，如鑑於本揭露將顯而易見的，例如可藉由以犧牲孔填充材料填充其孔，諸如氮化鈦(TiN)、二氧化鈦(TiO2)、或相較於互連之金屬化及介電材料具有高蝕刻選擇性之其他適當犧牲材料，主介電層之多孔可暫時減少。在填充介電層內形成所欲數量之互連後，可從主介電層之孔至少部分(例如幾乎完全)移除犧牲孔填充材料。在若干狀況下，可以對於例如主介電層之介電常數(κ值)、洩漏性能、及/或依時介電擊穿(TDDB)屬性最小或可忽略影響實施犧牲孔填充材料之移除及固化。可利用若干實施例，例如在包含高度多孔超低κ(ULK)介電材料之基於原子層沉積(ALD)及/或基於化學氣相沉積(CVD)後端金屬化之程序中。鑑於本揭露，許多組態及變化將顯而易見。
總體概述
互連持續縮小尺寸及速度更快，從而引發許多問題。其中一個問題關於減少尺寸引發之電阻器-電容器(RC)電路延遲之影響。為此，可將多孔導入至與線路後端(BEOL)互連結構共用的層間介電(ILD)材料以提供介電電容改進而減少RC延遲。然而，多孔導入至ILD層會導致機械力之減少與該些層易受電路製造程序所用化學製品及電漿的滲透之影響。例如，在用於IC金屬化之若干程序期間，諸如乾式蝕刻、濕式蝕刻、濕式化學清潔、化學機械平面化(CMP)、化學氣相沉積(CVD)、電漿增強CVD(PECVD)、及原子層沉積(ALD)，多孔ILD材料可暴露至氣態或液態先質，其可滲透及惡化介電層。
因而，依據本揭露之若干實施例，揭露於多孔介電材料中形成互連之技術。依據若干實施例，在形成特定互連之前，例如藉由以氮化鈦(TiN)、二氧化鈦(TiO2)、或相較於互連金屬化及介電材料具有高蝕刻選擇性之其他適當犧牲孔填充材料填充其孔，主介電層之多孔可暫時減少。在填充介電層內形成所欲數量互連後，可從主介電層之孔移除犧牲孔填充材料。如文中所討論，在移除後，孔填充材料之一個或多個微量構成組份會殘留在介電層之孔內。然而，在若干狀況下，可以對於例如主介電層之介電常數(κ值)、洩漏性能、及/或依時介電擊穿(TDDB)屬性最小或可忽略影響實施孔填充材料之移 除及固化。
可利用若干實施例，例如在形成高度多孔超低κ(ULK)介電材料中之互連的後端金屬化程序中。若干實施例可協助改進該等多孔ULK介電層之相容性，例如以基於ALD及/或基於CVD金屬化程序。可利用若干實施例，例如以具有大於或等於約25%體積之多孔的介電材料。而且，依據若干實施例，選擇之孔填充材料可協助改進主介電層之機械屬性，藉以改進其對抗整合處理期間(例如圖案化及蝕刻/清潔處理期間)損害之穩健性。例如，在若干狀況下，孔填充材料可協助減少凹槽蝕刻或相關蝕刻後介電線路失常。在若干狀況下，選擇之填充材料可協助增加對化學機械平面化(CMP)之穩定性。此外，依據若干實施例，選擇之孔填充材料可協助避免或減少例如於乾式蝕刻、濕式蝕刻、濕式化學清潔、CMP、CVD、PECVD、及/或ALD金屬化程序期間滲透進入使用液態及/或氣態先質材料之主介電層。
如先前所指出，若干實施例可利用基於氮化鈦(TiN)或基於二氧化鈦(TiO2)之孔填充材料。在若干狀況下，TiN或TiO2之剛性及相對高楊氏模數可協助例如提供對抗圖案失常及/或崩潰(例如在蝕刻凹槽或相關圖案上之濕式清潔後)之結構穩定性。而且，在若干狀況下，TiN可與例如高溫整合程序相容，做為其係具相對高熱穩定性之耐火材料的結果。此外，在若干狀況下，可利用TiN與例如現有蝕刻及圖案化程序之一般相容性以改 進流程整合。例如，在若干狀況下，依據若干實施例，傳統相容濕式蝕刻化學對於TiN是高度選擇性的，可用以相對容易地從主介電材料之孔移除基於TiN之孔填充材料。在若干狀況下，TiN之蝕刻選擇性可提供用於主介電層之輕便移除及恢復至希望之介電屬性。此外，在若干狀況下，可將基於TiN之孔填充材料用於例如處理節點中，其中凹槽深度或所欲TiN厚度可充分薄而對於光刻工具為透明，此可協助對準。亦可使用具有相較於互連之金屬化及介電材料可相媲美品質及適當蝕刻選擇性的其他材料。若干範例可包括二氧化鈦(TiO2)、二氧化矽(SiO2)、氮化矽(Si3N4)、非晶矽(a-Si)、及鎢(W)。鑑於本揭露，其他適當金屬氧化物及金屬氮化物將顯而易見。
如文中所討論，在若干狀況下，甚至在從主介電層之孔移除孔填充材料後，選擇之孔填充材料之一個或多個微量構成材料可保留在後。例如，在利用基於TiN之孔填充材料的若干狀況下，甚至在移除孔填充材料後，可測量之殘餘鈦(Ti)可保留在多孔介電材料內。因而，依據若干實施例，可檢測使用揭露之技術，例如藉由目視或其他檢查(例如顯微鏡等)及/或具有展現其孔內微量Ti並裝載如文中所描述組配之一個或多個互連結構之多孔介電層之特定IC或其他裝置的材料分析。依據若干實施例，可實施殘餘Ti(或犧牲孔填充材料之其他構成材料)之檢測，例如使用：能量散佈X光(EDX)光譜盒於透射電子顯微鏡(TEM)上掃描；能量散佈光譜(EDS)於高 解析度掃描電子顯微鏡(SEM)上掃描；及/或動態或飛行時間次級離子質譜(SIMS；TOESIMS)。
方法
圖1至13描繪依據本揭露之若干實施例之積體電路(IC)製造流程。程序始自圖1，其為依據本揭露之實施例之配置下層金屬化之積體電路(IC)100之互連層的截面圖。如同可見，IC 100最初可包括絕緣體層102，具有形成於其中之一個或多個互連108。在若干狀況下，絕緣體層102可裝載一個或多個邏輯裝置。
絕緣體層102可從任何適當電絕緣或介電材料(或該等材料之組合)形成。例如，在若干實施例中，絕緣體層102可從下列形成：氧化物，諸如二氧化矽(SiO2)或摻雜碳(C)氧化物；氮化物，諸如氮化矽(Si3N4)；聚合物，諸如全氟環丁烷或聚四氟乙烯；磷矽玻璃(PSG)；氟矽玻璃(ESG)；有機矽玻璃(OSG)，諸如倍半矽氧烷或矽氧烷、碳矽烷材料(例如甲基或乙基橋矽酸鹽或環狀碳矽烷結構，諸如1,3,5-三聚硫代甲衍生物)；及/或其任一或更多之組合。在更一般的意義上，絕緣體層102可包括任何介電材料(例如低κ電介質、高κ電介質、或其他)，如特定目標應用或終端使用之所欲。此外，依據若干實施例，絕緣體層102之尺寸(例如厚度)可客製化。絕緣體層102之其他適當材料及尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
而且，例如可在基板、晶圓、或使用任何適當技術(或技術組合)之任何其他適當表面上形成絕緣體層102。例如，在若干實施例中，可使用下列形成絕緣體層102：物理氣相沉積(PVD)程序；化學氣相沉積(CVD)程序，諸如電漿增強CVD(PECVD)；及/或旋塗沉積(SOD)程序。依據若干實施例，在沉積後，絕緣體層102可歷經一個或多個固化程序。例如，依據若干實施例，絕緣體層102可藉由暴露至大量擴散電子(例如藉由淹沒式電子束)而予固化。在若干其他實施例中，絕緣體層102之固化可利用例如大量紫外線(UV)光子及/或紅外線(IR)光子而予實施。在仍若干其他實施例中，熱處理可用以固化絕緣體層102；例如，絕緣體層102可暴露至約200至450℃範圍之溫度(例如約250至300℃、約300至350℃、約350至400℃、或約200至450℃範圍之任何其他子範圍)。在若干狀況下，任一該些範例固化技術之組合可用以固化絕緣體層102。形成絕緣體層102之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
如同進一步可見，依據若干實施例，絕緣體層102可以一個或多個開口104圖案化，例如用於其中形成一個或多個互連108。一個或多個開口104可使用任何適當技術(或技術組合)予以形成。例如，在若干實施例中，一個或多個開口104可使用任何適當光刻技術圖案化，包括通孔/凹槽圖案化及後續蝕刻(例如濕式蝕刻及 /或乾式蝕刻)程序，其後為拋光、清潔等，如典型作法。在絕緣體層102內形成開口104之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
而且，絕緣體層102之一個或多個開口104之幾何、尺寸、及/或間隔可客製化。例如，在若干實施例中，特定開口104可具有大體上井形或凹槽形組態，其具有實質上矩形截面輪廓(例如如同大體上從圖1可見)。在若干狀況下，特定開口104可組配為單鑲嵌部件(例如凹槽或通孔以裝載單鑲嵌互連)。在若干其他狀況下，特定開口104可組配為雙鑲嵌部件(例如其下通孔之凹槽以裝載雙鑲嵌互連)。在更一般的意義上，特定開口104可組配以裝載任何等向性或異向性互連結構，如特定目標應用或終端使用之所欲。絕緣體層102之一個或多個開口104之其他適當幾何、尺寸、及間隔將取決於特定應用且鑑於本揭露而將顯而易見。
依據若干實施例，可於絕緣體層102之特定開口104內形成可選障壁層106。當包括時，依據若干實施例，障壁層106可組配以：(1)侷限(例如避免或減少)特定互連108之金屬擴散進入絕緣體層102；及/或(2)充當特定互連108之金屬的晶種層。為此，可從任一廣泛適當材料形成障壁層106。例如，在若干實施例中，可從下列形成障壁層106：鉭(Ta)；氮化鉭(TaN)；鈦(Ti)；氮化鈦(TiN)；錳(Mn)；氮化錳(MnN)；鉬(Mo)；氮化鉬(MoN)；磷化鈷鎢 (CoWP)；鈷鎢硼(CoWB)；及/或其任何一個或多個之組合。如鑑於本揭露將理解的，可希望確保障壁層106係從提供充分高導電性之材料形成，以維持適當電子接觸，例如具特定覆蓋互連126a/b(以下討論)。可選障壁層106之其他適當材料將取決於特定應用並鑑於本揭露而將顯而易見。
而且，障壁層106可使用任何適當技術(或技術組合)而形成於IC 100上。例如，在若干實施例中，障壁層106可使用下列而予形成：化學氣相沉積(CVD)程序，諸如電漿增強CVD(PECVD)；及/或原子層沉積(ALD)程序。用於形成障壁層106之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，障壁層106之尺寸可客製化如特定目標應用或終端使用之所欲。例如，在若干實施例中，障壁層106可具有約0.1至40Å範圍(例如約1至15Å、約15至30Å、或約0.1至40Å範圍之任何其他子範圍)之厚度。在若干狀況下，障壁層106可具有提供之構形上之實質上均勻厚度，例如藉由具一個或多個開口104之圖案化其下絕緣體層102。在若干狀況下，障壁層106可提供做為該等構形上之實質上保形層。在若干其他狀況下，障壁層106可於該等構形上配置非均勻或不同厚度。例如，在若干狀況下，障壁層106之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。依據若干實施例，可提供障壁層106，例如做為單一層膜或多 層膜(例如雙層、三層等)，如同所欲。障壁層106之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
而且，如同從圖1可見，絕緣體層102之特定開口104可具有於其中形成之電互連108。在若干狀況下，特定互連108可直接形成於障壁層106上，同時在若干其他狀況下，同時在特定互連108及其鄰近障壁層106間可提供一個或多個中間層。依據若干實施例，特定互連108可具有任一廣泛組態，包括例如：單鑲嵌互連結構(例如凹槽；通孔)；雙鑲嵌互連結構(例如具其下通孔之凹槽)；異向性互連結構；及/或等向性互連結構。IC 100之一個或多個互連108的許多適當組態鑑於本揭露而將顯而易見。
可從任何適當導電材料(或該等材料之組合)形成特定互連108。例如，在若干實施例中，可從下列形成特定互連108：銅(Cu)；鈷(Co)；鉬(Mo)；銠(Rh)；鈹(Be)；鉻(Cr)；錳(Mn)；鋁(Al)；釕(Ru)；鈀(Pd)；鎢(W)；鎳(Ni)；磷化鈷鎢(CoWP)；鈷鎢硼(CoWB)；銅鍺(CuGe)；矽(Si)；及/或合金或其他其任一或更多之組合。IC 100之一個或多個互連108的其他適當材料將取決於特定應用並鑑於本揭露而將顯而易見。
而且，可使用任何適當技術(或技術組合)形成特定互連108。例如，在若干狀況下，可使用下列形 成特定互連108：電鍍程序；無電沉積程序；及/或化學氣相沉積(CVD)程序。形成IC 100之一個或多個互連108的其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，IC 100之特定互連108之幾何及/或尺寸可客製化如特定目標應用或終端使用之所欲。如鑑於本揭露將理解的，特定互連108之尺寸及幾何可至少部分取決於與其相關之開口104及/或障壁層106(及任何其餘中間層，若存在)的組態。因而，依據若干實施例，若絕緣體層102之特定開口104配置具有實質上矩形截面輪廓之大體上井形或凹槽形組態，則相應互連108可具有實質上類似輪廓。IC 100之一個或多個互連108之其他適當幾何及尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
如鑑於本揭露將理解的，在若干狀況下，可希望於形成其一個或多個互連108及障壁層106後平面化IC 100。為此，IC 100可歷經例如：化學機械平面化(CMP)程序；蝕刻及清潔程序；及/或任何其他適當平面化/拋光程序，如鑑於本揭露而將顯而易見。依據若干實施例，可實施IC 100之平面化，例如以移除下列各者任何不欲的過剩：(1)特定互連108(諸如以互連填充金屬對絕緣體層102之特定開口104裝填過量所呈現)；及/或(2)障壁層106(諸如延伸超過由絕緣體層102及任何鄰近互連108提供之上表面構形)。平面化IC 100 之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
在圖2中程序可持續，其為依據本揭露之實施例之形成介電包封層110後，圖1之IC 100之截面圖。依據若干實施例，介電包封層110可充當例如蝕刻中止層(例如憑藉其選擇蝕刻屬性)、氣密式密封(例如防水)、及/或其下互連108之電子遷移包封層。為此，可從任何適當介電包封層材料(或該等材料之組合)形成介電包封層110，如鑑於本揭露而將顯而易見。而且，如典型作法，介電包封層110可使用任何適當沉積技術(或該等技術之組合)而形成於IC 100之上。此外，介電包封層110之尺寸可客製化如特定目標應用或終端使用之所欲。在若干狀況下，介電包封層110可具有所提供構形上之實質上均勻厚度，例如，藉由IC 100之任何其下層(例如絕緣體層102；互連108；障壁層106)。在若干狀況下，介電包封層110可提供做為該等構形上之實質上保形層。在若干其他狀況下，介電包封層110可配置該等構形上之非均勻或不同厚度。例如，在若干狀況下，介電包封層110之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。形成介電包封層110之其他適當材料、尺寸、及技術將取決於特定應用並鑑於本揭露而將顯而易見。
在圖3中程序可持續，其為依據本揭露之實施例之形成多孔層間介電(ILD)層112後，圖2之IC 100之截面圖。ILD層112可從任一廣泛介電材料形成。ILD層112之若干範例適當材料包括：二氧化矽(SiO2)；摻雜碳(C)氧化矽；碳化矽氧烷；碳矽烷；任何其摻雜氮(N)變化；及/或前述任何一或更多之組合。在若干狀況下，可從超低κ(ULK)介電材料形成ILD層112。例如，在若干實施例中，可從具有約1.6至2.3範圍之介電常數(κ值)之材料形成ILD層112，其大體上可相應於約30至60%範圍之多孔值。在若干其他實施例中，可從具有小於或等於約1.6之κ值之材料形成ILD層112，其大體上可相應於大於或等於約60%之多孔值。在仍若干其他實施例中，可從具有約2.3至2.7範圍之κ值之材料形成ILD層112，其大體上可相應於約15至30%範圍之多孔值。在若干狀況下，可從具有約1至30nm範圍(例如約1至10nm、約10至30nm、或約1至30nm範圍之任何其他子範圍)之平均孔尺寸之多孔介電材料形成ILD層112。ILD層112之其他適當材料將取決於特定應用並鑑於本揭露而將顯而易見。
而且，ILD層112可使用任一廣泛技術而形成於IC 100之上。例如，在若干狀況下，可使用下列沉積ILD層112：物理氣相沉積(PVD)程序；化學氣相沉積(CVD)程序，諸如電漿增強CVD(PECVD)；及/或旋塗沉積(SOD)程序。依據若干實施例，在沉積後，ILD層112可歷經一個或多個固化程序。例如，依據若干實施例，ILD層112可藉由暴露至大量擴散電子(例如藉 由淹沒式電子束)而予固化。在若干其他實施例中，例如利用大量紫外線(UV)光子及/或紅外線(IR)光子可實施ILD層112之固化。在仍若干其他實施例中，熱處理可用以固化ILD層112；例如，ILD層112可暴露至約200至450℃範圍之溫度(例如約250至300℃、約300至350℃、約350至400℃、或約200至450℃範圍之任何其他子範圍)。在若干狀況下，任一該些範例固化技術之組合可用以固化ILD層112。依據若干實施例，ILD層112之固化可協助收縮其尺寸及/或增加其力量進行以一個或多個犧牲孔填充材料之後續填充，如文中所討論。形成ILD層112之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，ILD層112之尺寸可客製化如特定目標應用或終端使用之所欲。例如，在若干實施例中，ILD層112可具有約20至200nm範圍之厚度(例如約20至110nm、約110至200nm、或約20至200nm範圍之任何其他子範圍)。在若干其他實施例中，ILD層112可具有約200至3,000nm範圍之厚度(例如約200至1,600nm、約1,600至3,000nm、或約200至3,000nm範圍之任何其他子範圍)。在若干狀況下，ILD層112可具有所提供構形上之實質上均勻厚度，例如藉由其下介電包封層110。在若干狀況下，ILD層112可提供做為該等構形上之實質上保形層。在若干其他狀況下，ILD層112可配置該等構形上之非均勻或不同厚度。例如，在若干狀況下， ILD層112之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。ILD層112之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
在圖4中程序可持續，其為依據本揭露之實施例之於ILD層112之孔內沉積孔填充材料藉以提供非多孔或低多孔填充ILD層114後，圖3之IC 100之截面圖。ILD層112之孔可以任一廣泛孔填充材料填充。若干範例適當孔填充材料包括：氮化鈦(TiN)；二氧化鈦(TiO2)；二氧化矽(SiO2)；氮化矽(Si3N4)；非晶矽(a-Si)；鎢(W)；及/或其任一或更多之組合。在若干狀況下，相較於IC 100中呈現之其他材料(例如ILD層112；介電包封層110；絕緣體層102；互連108；互連126a/b)，可希望確保挑選之孔填充材料可選擇性蝕刻掉(例如以下參照圖13所描述)。而且，在若干狀況下，可希望確保選擇之孔填充材料包含充分小分子尺寸之分子以適於ILD層112之孔內(例如以上討論之平均孔尺寸)，並因而提供所欲孔填充程度以形成填充ILD層114。此外，在若干狀況下，可希望確保選擇之孔填充材料充分耐火，以與整合處理相容，其可包含約300至500℃範圍之溫度(例如約375至475℃、或約300至500℃範圍之任何其他子範圍)。然而，依據若干實施例，犧牲孔填充材料並不侷限於此範例處理溫度範圍，在更一般的意義上，充分耐火材料可包括耐受與後續處理相關熱之任何一個或多個材料。用作孔填充材料之其他適當材料將取 決於特定應用並鑑於本揭露而將顯而易見。
孔填充材料可使用提供充分高長寬比縫隙填充程度之任一廣泛技術而於ILD層112之孔內沉積。例如，若干範例適當技術包括：原子層沉積(ALD)程序；化學氣相沉積(CVD)程序；及/或旋塗沉積(SOD)程序。在若干其他狀況下，截流、超保形沉積程序可用於以孔填充材料填充ILD層112之孔。依據若干實施例，在孔填充材料沉積期間，ILD層112可選地歷經以上參照圖3討論之任何一個或多個範例固化程序(例如擴散電子、UV光子、IR光子、及/或熱體)。依據若干實施例，ILD層112之可選固化可協助維持歷經處理時填充ILD層114之結構。於ILD層112之孔內沉積孔填充材料以形成填充ILD層114之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
依據若干實施例，ILD層112之孔內呈現孔填充材料可藉由減少例如雙鑲嵌程序中之乾式蝕刻多孔ILD層112後呈現之凹槽底部粗糙，而協助促進形成清潔凹槽(例如文中參照圖7討論之凹槽開口120a)。而且，依據若干實施例，於ILD層112之孔內沉積孔填充材料可用以密封ILD層112之孔，並允許材料成為導電。結果，在若干狀況下，導電填充ILD層114可有助於形成金屬層126(圖11)，如文中所討論。在若干範例狀況下，其中利用基於TiN之孔填充材料，TiN之導電性及低片電阻可藉由分流電流至小部件而協助促進縫隙填充電鍍。
在圖5中程序可持續，其為依據本揭露之實施例之形成硬遮罩層116後，圖4之IC 100之截面圖。硬遮罩層116可從任一廣泛硬遮罩材料形成。如鑑於本揭露將理解，可希望確保用於形成硬遮罩層116之材料與例如用於填充其下填充ILD 114之孔之孔填充材料相容。因而，依據若干實施例，若氮化鈦(TiN)用作孔填充材料，則可從下列形成硬遮罩層116：可灰化高度含碳(C)硬遮罩(例如具有大於或等於約40%重量之碳含量)；含矽抗反射塗層(SiARC)；氧化鋁(Al2O3)；及/或氮化鈦(TiN)。依據若干實施例，硬遮罩層116可至少部分協助於填充ILD層114之自對準通孔(SAV)/凹槽蝕刻期間(例如參照圖7至10所討論)針對一個或多個凹槽開口120a之側壁特性保護(圖7)。硬遮罩層116之其他適當材料將取決於特定應用並鑑於本揭露而將顯而易見。
而且，可使用任一廣泛適當技術形成硬遮罩層116。例如，依據若干實施例，可使用下列形成硬遮罩層116：化學氣相沉積(CVD)程序，諸如電漿增強CVD(PECVD)；物理氣相沉積(PVD)程序；旋塗沉積(SOD)程序；及/或原子層沉積(ALD)程序。形成硬遮罩層116之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，硬遮罩層116之尺寸可客製化。例如，在若干實施例中，硬遮罩層116可具有約100至400 Å範圍之厚度(例如約150至250Å、約250至350Å、或約100至400Å範圍之任何其他子範圍)。在若干狀況下，硬遮罩層116可例如藉由其下填充ILD層114，而具有提供之構形上之實質上均勻厚度。在若干狀況下，硬遮罩層116可提供做為該等構形上之實質上保形層。在若干其他狀況下，硬遮罩層116可配置該等構形上之非均勻或不同厚度。例如，在若干狀況下，硬遮罩層116之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。硬遮罩層116之其他適當厚度將取決於特定應用並鑑於本揭露而將顯而易見。
在圖6中程序可持續，其為依據本揭露之實施例之形成光刻堆疊118後，圖5之IC 100之截面圖。可使用任何適當光阻或其他光刻材料(或該等材料之組合)形成光刻堆疊118，如鑑於本揭露而將顯而易見。而且，如典型作法，可使用任何適當光刻技術(或技術組合)形成光刻堆疊118。此外，光刻堆疊118之尺寸可客製化如特定目標應用或終端使用之所欲。此外，如文中所討論，光刻堆疊118可以一個或多個其中開口圖案化，例如其可用於圖案化一個或多個凹槽開口120a。形成光刻堆疊118之其他適當材料、尺寸、及技術將取決於特定應用並鑑於本揭露而將顯而易見。
在圖7中程序可持續，其為依據本揭露之實施例形成其中一個或多個凹槽開口120a後，圖6之IC 100之截面圖。可使用任何適當圖案化程序(或該等程序 之組合)於IC 100中形成一個或多個凹槽開口120a。例如，在若干狀況下，一個或多個凹槽開口120a可使用任何適當光刻技術圖案化，包括自對準通孔(SAV)/凹槽圖案化及後續蝕刻(例如濕式蝕刻及/或乾式蝕刻)程序，其後為拋光、清潔等，如典型作法。如鑑於本揭露將理解，在形成一個或多個凹槽開口120a中，可希望利用與例如填充ILD層114中利用之孔填充材料相容之蝕刻化學。例如，依據若干實施例，若氮化鈦(TiN)用作孔填充材料，則可使用基於鹵素之蝕刻化學蝕刻一個或多個凹槽開口120a，諸如基於氟(F)、基於氯(Cl)、及/或基於溴(Br)之蝕刻化學。如同從圖7進一步可見，在若干狀況下，在形成一個或多個凹槽開口120a期間，可消耗(例如蝕刻掉)光刻堆疊118。形成一個或多個凹槽開口120a之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
一個或多個凹槽開口120a之幾何及間隔可客製化，且在若干狀況下，可至少部分取決於光刻堆疊118中圖案化之一個或多個相應開口之尺寸(例如以上相對於圖6所提及)。在若干範例狀況下，特定凹槽開口120a可具有大體上井形或凹槽形組態，而具有實質上矩形截面輪廓(例如如同大體上從圖7可見)。在若干實施例中，鄰近凹槽開口120a可為實質上相互等距間隔(例如可展現實質上固定間隔)。然而，在若干其他實施例中，一個或多個凹槽開口120a之間隔可如同所欲改變。在若干範 例狀況下，鄰近凹槽開口120a可相互分離約5至100nm範圍之距離(例如約20至50nm、約50至80nm、或約5至100nm範圍之任何其他子範圍)。IC 100之一個或多個凹槽開口120a之其他適當幾何及間隔將取決於特定應用並鑑於本揭露而將顯而易見。
而且，特定凹槽開口120a之尺寸可客製化。例如，在若干實施例中，特定凹槽開口120a可具有約100至1000Å範圍之深度(例如約200至500Å、約500至800Å、或約100至1000Å範圍之任何其他子範圍)。在若干實施例中，特定凹槽開口120a可具有例如約50至500Å範圍之寬度(例如約100至250Å、約250至400Å、或約50至500Å範圍之任何其他子範圍)。在若干狀況下，特定凹槽開口120a可具有約1：1至10：1範圍之高寬比。如同可見，依據若干實施例，特定凹槽開口120a可經組配而不橫跨填充ILD層114之整個厚度，使得介電包封層110(或任何中間層)之上表面未暴露於蝕刻區之下。而且，在若干狀況下，特定凹槽開口120a之深度(例如凹槽深度)可至少部分取決於填充ILD層114中利用之孔填充材料(例如TiN)之厚度。此外，在若干狀況下，特定凹槽開口120a之尺寸可至少部分取決於光刻堆疊118中圖案化之相應開口之尺寸(例如以上相對於圖6所提及)。IC 100之一個或多個凹槽開口120a之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
在圖8中程序可持續，其為依據本揭露之實施例之形成圖案化層122後，圖7之IC 100之截面圖。圖案化層122可至少部分用於：(1)填充IC 100之一個或多個凹槽開口120a，因而提供IC 100實質上平坦表面，其上在形成一個或多個通孔開口120b之前可形成一個或多個光刻層；及/或(2)在形成一個或多個通孔開口120b期間保護其下區域免於損害。為此，可從任一廣泛材料形成圖案化層122。例如，依據若干實施例，可從下列形成圖案化層122：犧牲吸光材料(SLAM)；高度含碳(C)硬遮罩(例如具有大於或等於約40%重量之碳含量)；及/或含矽抗反射塗層(SiARC)。如鑑於本揭露將理解的，在若干狀況下，可希望確保形成圖案化層122中利用之材料與例如IC 100之任何其下層(例如硬遮罩層116；填充ILD層114之一個或多個孔填充材料)之材料相容。圖案化層122之其他適當材料將取決於特定應用並鑑於本揭露而將顯而易見。
而且，圖案化層122可使用任一廣泛技術而形成於IC 100之上。例如，依據若干實施例，圖案化層122可使用下列而予形成：化學氣相沉積(CVD)程序，諸如電漿增強CVD(PECVD)；及/或旋塗沉積(SOD)程序。形成圖案化層122之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，圖案化層122之尺寸可客製化如特定目標應用或終端使用之所欲。如鑑於本揭露將理解，圖案 化層122可於提供之構形上配置非均勻或不同厚度，例如藉由IC 100之任何其下層(例如圖案化硬遮罩層116；以一個或多個凹槽開口120a圖案化之填充ILD層114)。即，依據若干實施例，可於一個或多個凹槽開口120a內及/或圖案化硬遮罩層116之上表面上至少部分形成層122。圖案化層122之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
在圖9中程序可持續，其為依據本揭露之實施例之於其中形成一個或多個通孔開口120b後，圖8之IC 100之截面圖。如鑑於本揭露將理解的，圖9係沿例如IC 100中所形成之通孔開口120b之截面。因而，為更清楚描繪特定凹槽開口120a轉換至與其相關之其下通孔開口120b，圖中包括虛線以大體上表示該轉換。然而，如文中所描述，應注意的是圖中所包括之虛線以描繪特定凹槽開口120a轉換至其下通孔開口120b(及如文中所討論之從上凹槽部分128a至下通孔部分128b之特定互連的結果)係希望大體上代表該轉換，並不希望侷限可形成於IC 100中之圖案化開口或互連之尺寸、幾何、及/或其他特性。
可使用任何適當圖案化程序(或該等程序之組合)於IC 100中形成一個或多個通孔開口120b。例如，在若干狀況下，可使用任何適當光刻技術圖案化一個或多個通孔開口120b，包括自對準通孔(SAV)/凹槽圖案化及後續蝕刻(例如濕式蝕刻及/或乾式蝕刻)程序， 其後為拋光、清潔等，如典型作法。如鑑於本揭露將理解的，在形成一個或多個通孔開口120b中，可希望利用與例如填充ILD層114中利用之孔填充材料相容之蝕刻化學。例如，依據若干實施例，若氮化鈦(TiN)用作孔填充材料，則可使用基於鹵素之蝕刻化學，諸如基於氟(F)、基於氯(Cl)、及/或基於溴(Br)之蝕刻化學蝕刻一個或多個通孔開口120b。如先前所指出，依據若干實施例，圖案化層122可協助確保形成一個或多個通孔開口120b期間，可實質上不影響先前形成之一個或多個凹槽開口120a(例如尺寸及/或幾何，例如因圖案化層122之填充材料保護)。如同從圖9進一步可見，在形成一個或多個通孔開口120b後，可移除圖案化層122。形成一個或多個通孔開口120b之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
一個或多個通孔開口120b之幾何及間隔可客製化，且在若干狀況下，可至少部分取決於圖案化層122上形成之一個或多個光刻層(例如以上相對於圖8所提及)。在若干範例狀況下，特定通孔開口120b可具有大體上井形或通孔形組態，而具有實質上矩形截面輪廓(例如如同大體上從圖9可見)。在若干實施例中，鄰近通孔開口120b可為實質上相互等距間隔(例如可展現實質上固定間隔)。然而，在若干其他實施例中，一個或多個通孔開口120b之間隔可如同所欲改變。在若干範例狀況下，鄰近通孔開口120b可相互分離約5至100nm範圍之 距離(例如約20至50nm、約50至80nm、或約5至100nm範圍之任何其他子範圍)。IC 100之一個或多個通孔開口120b之其他適當幾何及間隔將取決於特定應用並鑑於本揭露而將顯而易見。
而且，特定通孔開口120b之尺寸可客製化如特定目標應用或終端使用之所欲。例如，在若干實施例中，特定通孔開口120b可具有約100至2,000Å範圍之深度(例如約200至500Å、約500至800Å、約800至1,100Å、約1,100至1,400Å、約1,400至1,700Å、或約100至2,000Å範圍之任何其他子範圍)。在若干實施例中，特定通孔開口120b可具有例如約50至500Å範圍之寬度(例如約100至250Å、約250至400Å、或約50至500Å範圍之任何其他子範圍)。在若干狀況下，特定通孔開口120b可具有約1：1至10：1範圍之高寬比。如同可見，特定通孔開口120b可經組配而不橫跨填充ILD層114之剩餘厚度(例如形成該通孔開口120b相關之特定凹槽開口120a後，剩餘之部分層114)。結果，依據若干實施例，於填充ILD層114之蝕刻區下可至少部分暴露特定其下互連108及障壁層106(若包括)。此外，在若干狀況下，特定通孔開口120b之尺寸可至少部分取決於圖案化層122上提供之一個或多個光刻層之尺寸(例如以上相對於圖8所提及)。IC 100之一個或多個通孔開口120b之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
在圖10中程序可持續，其為依據本揭露之實施例之可選移除硬遮罩層116後，圖9之IC 100之截面圖。可使用任何適當清潔處理器其他技術從IC 100移除硬遮罩層116。如鑑於本揭露將理解的，依據若干實施例，可希望確保選擇用於移除硬遮罩層116之程序與例如其下填充ILD層114中利用之特別孔填充材料相容。依據若干其他實施例，如參照圖12所討論，填充ILD層114上之硬遮罩層116可保留完整，例如直至IC 100平面化為止。移除硬遮罩層116之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
在圖11中程序可持續，其為依據本揭露之實施例之形成障壁層124及金屬層126後，圖10之IC 100之截面圖。如同從圖11可見，依據若干實施例，可於IC 100之上形成障壁層124，例如至少部分在IC 100之一個或多個凹槽開口120a及/或一個或多個通孔開口120b內。而且，依據若干實施例，障壁層124可經組配以例如：(1)侷限(例如避免或減少)特定互連126a/b之金屬擴散進入ILD層112；及/或(2)充當特定互連126a/b之金屬之晶種層。
為此，可從任一廣泛適當材料形成障壁層124。例如，依據若干實施例，可從以上參照障壁層106討論之任何一個或多個範例材料形成障壁層124。如鑑於本揭露將理解的，可希望確保從提供充分高導電性以維持適當電子接觸之材料形成障壁層124，例如以填充ILD層 114內所包含之犧牲孔填充材料(例如TiN、TiO2)。而且，可使用任何適當技術(或技術組合)形成障壁層124，諸如以上參照障壁層106討論之任何一個或多個範例技術。形成障壁層124之其他適當材料及技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，障壁層124之尺寸可客製化如特定目標應用或終端使用之所欲。例如，在若干實施例中，障壁層124可具有約0.1至40Å範圍之厚度(例如約1至15Å、約15至30Å、或約0.1至40Å範圍之任何其他子範圍)。在若干狀況下，障壁層124可具有提供之構形上之實質上均勻厚度，例如藉由以一個或多個凹槽開口120a及/或一個或多個通孔開口120b圖案化之其下填充ILD層114。而且，在若干狀況下，亦可在IC 100之一個或多個其下互連108及障壁層106(若包括)上至少部分形成障壁層124。在若干狀況下，障壁層124可提供做為該構形上之實質上保形層。在若干其他狀況下，於該構形上可配置非均勻或不同厚度之障壁層124。例如，在若干狀況下，障壁層124之第一部分可具有第一範圍內之厚度，同時其第二部分具有第二不同範圍內之厚度。依據若干實施例，可如同所欲提供障壁層124例如做為單一層膜或多層膜(例如雙層、三層等)。障壁層124之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
如同進一步從圖11可見，可於IC 100之上形成金屬層126。在若干狀況下，金屬層126可直接形成於 障壁層124之上，同時在若干其他狀況下，金屬層126及其下障壁層124間可提供一個或多個中間層。在任何該狀況下，依據若干實施例，金屬層126可至少部分形成於IC 100之一個或多個凹槽開口120a及一個或多個通孔開口120b內。可從任一廣泛導電金屬形成金屬層126。例如，依據若干實施例，可從以上參照一個或多個互連108討論之任何一個或多個範例材料形成金屬層126。金屬層126之其他適當材料將取決於特定應用並鑑於本揭露而將顯而易見。
而且，可使用任何適當技術(或技術組合)形成金屬層126。例如，在若干實施例中，可使用下列形成金屬層126：電鍍程序；無電沉積程序；及/或濕式晶種程序。如先前所指出，依據若干實施例，以孔填充材料填充ILD層112之孔可用以密封ILD層112之孔，並允許材料成為導電。結果，在若干狀況下，導電填充ILD層114可有助於使用任一前述技術形成金屬層126。在若干範例狀況下，其中利用基於TiN之孔填充材料，TiN之導電性及低片電阻可藉由分流電流至小部件而協助促進縫隙填充電鍍。形成金屬層126之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
此外，金屬層126之尺寸可客製化如特定目標應用或終端使用之所欲。例如，在若干實施例中，金屬層126可具有約0.1至1.0μm範圍之厚度(例如約0.2至0.5μm、約0.5至0.8μm、或約0.1至1.0μm範圍之任 何其他子範圍)。在若干狀況下，於提供之構形上可配置非均勻或不同厚度之金屬層126，例如藉由IC 100之任何其下層(例如障壁層124；以一個或多個凹槽開口120a及/或一個或多個通孔開口120b圖案化之填充ILD層114)。即，依據若干實施例，可於障壁層124之上形成金屬層126，例如在下列之內：(1)一個或多個凹槽開口120a；及/或(2)一個或多個通孔開口120b。金屬層126之其他適當尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
在圖12中程序可持續，其為依據本揭露之實施例之平面化後，圖11之IC 100之截面圖。如鑑於本揭露將理解，可希望在若干狀況下於形成金屬層126及障壁層124後平面化IC 100。為此，IC 100可歷經例如：化學機械平面化(CMP)程序；蝕刻及清潔程序；及/或任何其他適當平面化/拋光程序，如鑑於本揭露而將顯而易見。依據若干實施例，可實施IC 100之平面化例如以移除下列各者任何不欲的過剩：(1)金屬層126(諸如以互連填充金屬對填充ILD層114之特定開口120a/b裝填過量所呈現之過載)；(2)障壁層124(諸如延伸超過由填充ILD層114提供之構形之上表面；及/或(3)硬遮罩層116之任何剩餘。平面化IC 100之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
如同從圖12可見，在平面化後，IC 100可包括：(1)形成於其中之一個或多個凹槽型電互連126a； 及/或(2)形成於其中之一個或多個通孔型電互連126b。IC 100之特定互連126a/b之幾何及/或尺寸可客製化如特定目標應用或終端使用之所欲。如鑑於本揭露將理解，特定凹槽型互連126a之尺寸及幾何可至少部分取決於與其相關之凹槽開口120a及/或障壁層124之組態。因而，依據若干實施例，若填充ILD層114之特定凹槽開口120a配置具有實質上矩形截面輪廓之大體上井形或凹槽形組態，則相應凹槽型互連126a可具有實質上類似輪廓。如將進一步理解，特定通孔型互連126b之尺寸及幾何可至少部分取決於與其相關之通孔開口120b及/或障壁層124之組態。因而，依據若干實施例，若填充ILD層114之特定通孔開口120b配置具有實質上矩形截面輪廓之大體上井形或通孔形組態，則相應通孔型互連126b可具有實質上類似輪廓。在更一般的意義上，依據若干實施例，特定互連126a/b可具有任一廣泛組態，包括例如：單鑲嵌互連結構(例如凹槽；通孔)；雙鑲嵌互連結構(例如具其下通孔之凹槽)；異向性互連結構；及/或等向性互連結構。IC 100之一個或多個互連126a/b之其他適當幾何及尺寸將取決於特定應用並鑑於本揭露而將顯而易見。
在圖13中程序可持續，其為依據本揭露之實施例之從填充ILD層114移除孔填充材料後，圖12之IC 100之截面圖。可使用任一廣泛技術從填充ILD層114至少部分移除孔填充材料。例如，依據若干實施例，以乾式 及/或濕式蝕刻程序可從填充ILD層114至少部分移除孔填充材料。蝕刻化學可客製化如同所欲，且依據若干實施例，相較於IC 100中呈現之其他材料(例如ILD層112；絕緣體層102；互連108；互連128a/b)，可選擇蝕刻用以填充ILD層112之孔之材料。在若干狀況下，其中孔填充材料為基於TiN或基於TiO2，例如可希望利用濕式蝕刻化學實施移除。從填充ILD層114移除孔填充材料以返回至ILD層112之其他適當技術將取決於特定應用並鑑於本揭露而將顯而易見。
依據若干實施例，可以對於任何鄰近層(例如障壁層124；一個或多個互連126a/b；ILD層112)最小或可忽略影響而從填充ILD層114移除孔填充材料。然而，如先前所指出，甚至在實質上從填充ILD層114移除孔填充材料後，材料之一個或多個微量構成組份可保留於殘餘ILD層112內。例如，在若干狀況下，使用基於TiN之孔填充材料，在歷經選擇之移除程序後，微量殘餘Ti可保留於多孔ELD層112內。然而，在若干該等狀況下，依據若干實施例，儘管來自基於TiN之填充材料的可測量之殘餘Ti，主ILD層112可展現對於其κ值、洩漏、及/或依時介電擊穿(TDDB)之無影響或可忽略影響(例如相較於如文中所描述之未歷經孔填充之原始ILD)。
依據若干實施例，在移除孔填充材料後，ILD層112可歷經一個或多個固化程序。例如，依據若干實施 例，可藉由暴露至大量擴散電子(例如藉由淹沒式電子束)而固化ILD層112。在若干其他實施例中，可利用例如大量紫外線(UV)光子及/或紅外線(IR)光子實施ILD層112之固化。在仍若干其他實施例中，熱處理可用以固化ILD層112；例如，ILD層112可暴露至約200至450℃範圍之溫度(例如約250至300℃、約300至350℃、約350至400℃、或約200至450℃範圍之任何其他子範圍)。在若干狀況下，依據若干實施例，任一該些範例固化技術之組合可用以固化ILD層112。依據若干實施例，固化ILD層112可協助移除其濕氣及/或使材料疏水。在若干狀況下，固化ILD層112可協助增加其後續處理之彈性。在若干狀況下，固化ILD層112可協助其恢復至特定介電屬性組或改進其介電性能，如特定目標應用或終端使用之所欲。在若干狀況下，依據若干實施例，ILD層112可展現對於其κ值、洩漏、及/或依時介電擊穿(TDDB)之無影響或可忽略影響(例如相較於如文中所描述之未歷經孔填充之原始ILD)。
範例系統
圖14描繪以使用依據範例實施例之揭露技術形成之積體電路結構或裝置實施之運算系統1000。如同可見，運算系統1000容納主機板1002。主機板1002可包括若干組件，包括但不侷限於處理器1004及至少一個通訊晶片1006，每一者可實體或電耦接至主機板1002， 或整合於其中。如將理解的，主機板1002可為例如任何印刷電路板，不論是主板、安裝於主板上之子板、或僅系統1000之板等。依據其應用，運算系統1000可包括一個或多個其他組件，可或不可實體或電耦接至主機板1002。該些其他組件包括但不侷限於揮發性記憶體(例如DRAM)、非揮發性記憶體(例如ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻加解碼器、視訊加解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如硬碟機、光碟(CD)、數位影音光碟(DVD)等)。運算系統1000中所包括之任一組件可包括使用依據範例實施例之揭露技術形成之一個或多個積體電路結構或裝置。在若干實施例中，多個功能可整合於一個或多個晶片中(例如，請注意通訊晶片1006可為部分處理器1004或整合於其中)。
通訊晶片1006致能無線通訊進行資料轉移至及自運算系統1000。「無線」用詞及其衍生字可用以描述可經由使用調變電磁輻射而傳遞資料至非固態媒體之電路、裝置、系統、方法、技術、通訊通道等。此用詞未暗示相關裝置不包含任何線路，儘管在若干實施例中未包含任何線路。通訊晶片1006可實施任何若干無線標準或協定，包括但不侷限於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長期演進 (LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、其衍生字，以及指定作為3G、4G、5G及更先進之任何其他無線協定。運算系統1000可包括複數通訊晶片1006。例如，第一通訊晶片1006可專用於較短距離無線通訊諸如Wi-Fi及Bluetooth，及第二通訊晶片1006可專用於較長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
運算系統1000之處理器1004包括封裝於處理器1004內的積體電路晶粒。在若干實施中，處理器之積體電路晶粒包括以使用揭露技術形成之一個或多個積體電路結構或裝置實施之板載電路，如文中各式描述。「處理器」用詞可指處理例如來自暫存器及/或記憶體之電子資料，而將電子資料轉換為可儲存於暫存器及/或記憶體之其他電子資料的任何裝置或部分裝置。
通訊晶片1006亦可包括封裝於通訊晶片1006內之積體電路晶粒。依據若干該等範例實施例，通訊晶片之積體電路晶粒包括使用如文中所描述之揭露技術形成之一個或多個積體電路結構或裝置。如鑑於本揭露將理解的，請注意多標準無線能力可直接整合於處理器1004內(例如，其中任何晶片1006之功能係併入處理器1004，而非具有不同通訊晶片)。進一步請注意，處理器1004可為具有該等無線能力之晶片組。簡言之，可使用任何數量處理器1004及/或通訊晶片1006。同樣地，任一晶片 或晶片組可具有整合於其中之多個功能。
在各式實施中，運算系統1000可為膝上型電腦、輕省筆電、筆記型電腦、智慧手機、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、數位錄影機、或處理資料或使用揭露技術形成之一個或多個積體電路結構或裝置之任何其他電子裝置，如文中各式描述。
進一步範例實施例
下列範例關於進一步實施例，由此許多排列及組態將顯而易見。
範例1為積體電路，包括：具有沉積於其孔內之耐火材料的多孔絕緣體層；及形成於多孔絕緣體層內之第一互連。
範例2包括任一範例1及3至18之標的，其中，多孔絕緣體層包含二氧化矽(SiOi)、摻雜碳(C)氧化矽、碳化矽氧烷、碳矽烷、任何其摻雜氮(N)變化、及/或前述任何一或更多之組合之至少之一。
範例3包括任一範例1至2及6至18之標的，其中，多孔絕緣體層具有約1.6至2.3範圍之介電常數(κ值)。
範例4包括任一範例1至2及6至18之標的，其中，多孔絕緣體層具有小於或等於約1.6之介電常 數(κ值)。
範例5包括任一範例1至2及6至18之標的，其中，多孔絕緣體層具有約2.3至2.7範圍之介電常數(κ值)。
範例6包括任一範例1至5及7至18之標的，其中，多孔絕緣體層之孔具有約1至30nm範圍之平均孔尺寸。
範例7包括任一範例1至6及9至18之標的，其中，耐火材料包含氮化鈦(TiN)、二氧化鈦(TiO2)、二氧化矽(SiO2)、氮化矽(Si3N4)、非晶矽(a-Si)、鎢(W)、金屬氧化物、金屬氮化物、及/或其任一或更多之組合之至少之一。
範例8包括任一範例1至6及9至18之標的，其中，耐火材料包含鈦(Ti)。
範例9包括任一範例1至8及10至18之標的，其中，耐火材料與約300至500℃範圍之處理溫度相容。
範例10包括任一範例1至9及11至18之標的，其中，耐火材料與藉由原子層沉積(ALD)程序、化學氣相沉積(CVD)程序、及/或旋塗沉積(SOD)程序之至少之一之沉積相容。
範例11包括任一範例1至10及12至18之標的，其中，耐火材料與藉由截流、超保形沉積程序之沉積相容。
範例12包括任一範例1至11及14至18之標的，其中，第一互連組配為單鑲嵌互連。
範例13包括任一範例1至11及14至18之標的，其中，第一互連組配為雙鑲嵌互連。
範例14包括任一範例1至13及15至18之標的，其中，第一互連包含銅(Cu)、鈷(Co)、鉬(Mo)、銠(Rh)、鈹(Be)、鉻(Cr)、錳(Mn)、鋁(Al)、釕(Ru)、鈀(Pd)、鎢(W)、鎳(Ni)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、銅鍺(CuGe)、矽(Si)、及/或其任一或更多之組合之至少之一。
範例15包括任一範例1至14及16至18之標的，及進一步包括形成於第一互連及多孔絕緣體層間之第一障壁層。
範例16包括範例15之標的，其中，第一障壁層包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、錳(Mn)、氮化錳(MnN)、鉬(Mo)、氮化鉬(MoN)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、及/或其任一或更多之組合之至少之一。
範例17包括任一範例1至16及18至19之標的，其中，沉積於多孔介電層之孔內之耐火材料提供具導電性之層。
範例18包括任一範例1至17及19之標的，及進一步包括形成於多孔絕緣體層下之下金屬化層及/或 邏輯裝置。
範例19包括範例18之標的，及進一步包括形成於下金屬化層內之第二互連，其中，第二互連與第一互連電子接觸。
範例20為形成積體電路之方法，包括：於下電路層之上形成多孔絕緣體層；於多孔絕緣體層之孔內沉積耐火材料；於多孔絕緣體層內形成互連結構；及從多孔絕緣體層之孔移除至少若干耐火材料。
範例21包括任一範例20及22至41之標的，其中，多孔絕緣體層包含二氧化矽(SiO2)、摻雜碳(C)氧化矽、碳化矽氧烷、碳矽烷、任何其摻雜氮(N)變化、及/或前述任何一或更多之組合之至少之一。
範例22包括任一範例20至21及25至41之標的，其中，多孔絕緣體層具有約1.6至2.3範圍之介電常數(κ值)。
範例23包括任一範例20至21及25至41之標的，其中，多孔絕緣體層具有小於或等於約1.6之介電常數(κ值)。
範例24包括任一範例20至21及25至41之標的，其中，多孔絕緣體層具有約2.3至2.7範圍之介電常數(κ值)。
範例25包括任一範例20至24及26至41之標的，其中，多孔絕緣體層具有約1至30nm範圍之平均 孔尺寸。
範例26包括任一範例20至25及27至41之標的，其中，耐火材料包含氮化鈦(TiN)、二氧化鈦(TiO2)、二氧化矽(SiO2)、氮化矽(Si3N4)、非晶矽(a-Si)、鎢(W)、金屬氧化物、金屬氮化物、及/或其任一或更多之組合之至少之一。
範例27包括任一範例20至26及28至41之標的，其中，於多孔絕緣體層之孔內沉積耐火材料包含使用原子層沉積(ALD)程序、化學氣相沉積(CVD)程序、及/或旋塗沉積(SOD)程序之至少之一。
範例28包括任一範例20至27及29至41之標的，其中，於多孔絕緣體層之孔內沉積耐火材料包含使用截流、超保形沉積程序。
範例29包括任一範例20至28及30至41之標的，其中，於多孔絕緣體層內形成互連結構包含：於多孔絕緣體層中形成開口；於開口內形成障壁層；及於障壁層之上沉積導電材料。
範例30包括範例29之標的，其中，開口包含至少一凹槽開口及/或通孔開口。
範例31包括範例29之標的，其中，障壁層包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、錳(Mn)、氮化錳(MnN)、鉬(Mo)、氮化鉬(MoN)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、及/或其任一或更多之組合之至少之一。
範例32包括範例29之標的，其中，導電材料包含銅(Cu)、鈷(Co)、鉬(Mo)、銠(Rh)、鈹(Be)、鉻(Cr)、錳(Mn)、鋁(Al)、釕(Ru)、鈀(Pd)、鎢(W)、鎳(Ni)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、銅鍺(CuGe)、矽(Si)、及/或其任一或更多之組合之至少之一。
範例33包括任一範例20至32及34至41之標的，其中，於多孔絕緣體層內形成互連結構包含：於具有沉積於其孔內之耐火材料之多孔絕緣體層之上形成硬遮罩層。
範例34包括範例32之標的，其中，硬遮罩層包含具有大於或等於約40%重量之碳含量之可灰化含碳(C)硬遮罩、含矽抗反射塗層(SiARC)、氧化鋁(Al2O3)、及/或氮化鈦(TiN)之至少之一。
範例35包括任一範例20至34及36至41之標的，其中，於多孔絕緣體層內形成互連結構包含：於具有沉積於其孔內之耐火材料之多孔絕緣體層之上形成圖案化層。
範例36包括範例35之標的，其中，圖案化層包含犧牲吸光材料(SLAM)、具有大於或等於約40%重量之碳含量之含碳(C)硬遮罩、及/或含矽抗反射塗層(SiARC)之至少之一。
範例37包括任一範例20至36及38至41之標的，其中，從多孔絕緣體層之孔內移除至少若干耐火材 料包含使用濕式蝕刻程序。
範例38包括任一範例20至37及39至41之標的，及進一步包括固化多孔絕緣體層。
範例39包括範例38之標的，其中，利用暴露於擴散電子束、紫外線(UV)光子、紅外線(IR)光子、及/或約200至450℃範圍之溫度之至少之一固化多孔絕緣體層。
範例40包括任一範例20至39及41之標的，其中，下電路層包括金屬化及/或邏輯裝置之至少之一。
範例41為使用包括任一範例20至40之標的之方法形成之積體電路。
範例42為積體電路，包括：具有沉積於其孔內之鈦(Ti)、氮化鈦(TiN)、或二氧化鈦(TiO2)之多孔介電層；及形成於多孔介電層內之互連。
範例43包括任一範例42及44至50之標的，其中，多孔介電層包含二氧化矽(SiO2)、摻雜碳(C)氧化矽、碳化矽氧烷、碳矽烷、任何其摻雜氮(N)變化、及/或前述任何一或更多之組合之至少之一。
範例44包括任一範例42至43及45至50之標的，其中，多孔介電層具有小於或等於約2.7之介電常數(κ值)。
範例45包括任一範例42至44及46至50之 標的，其中，多孔介電層具有約20至200nm範圍之厚度。
範例46包括任一範例42至45及47至50之標的，其中，互連包含銅(Cu)、鈷(Co)、鉬(Mo)、銠(Rh)、鈹(Be)、鉻(Cr)、錳(Mn)、鋁(Al)、釕(Ru)、鈀(Pd)、鎢(W)、鎳(Ni)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、銅鍺(CuGe)、矽(Si)、及/或其任一或更多之組合之至少之一。
範例47包括任一範例42至46及49至50之標的，其中，互連組配為單鑲嵌結構。
範例48包括任一範例42至46及49至50之標的，其中，互連組配為雙鑲嵌結構。
範例49包括任一範例42至48及50之標的，及進一步包括形成於互連及多孔介電層間之障壁層。
範例50包括範例49之標的，其中，障壁層包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、錳(Mn)、氮化錳(MnN)、鉬(Mo)、氮化鉬(MoN)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、及/或其任一或更多之組合之至少之一。
已為描繪及描述而呈現範例實施例之前述描述。不希望窮舉或侷限本揭露為精確揭露形式。鑑於本揭露，許多修改及變化可行。希望本揭露之範圍並非侷限於此詳細描述，而係侷限於所附申請項。主張本申請案之優 先權的未來提交之申請案可以不同方式主張揭露之標的，通常可包括如文中各式揭露或展示之一或多限制之任何組合。
100‧‧‧積體電路
102‧‧‧絕緣體層
104‧‧‧開口
106、124‧‧‧障壁層
108‧‧‧互連
110‧‧‧介電包封層
112‧‧‧多孔層間介電(ILD)層
126a‧‧‧凹槽型電互連
126b‧‧‧通孔型電互連

Claims (25)

  1. 一種積體電路，包含：多孔絕緣體層，具有沉積於其孔內之耐火材料，其中該耐火材料沉積於整個該多孔絕緣體層之該孔內；以及第一互連，形成於該多孔絕緣體層內。
  2. 如申請專利範圍第1項之積體電路，其中，該多孔絕緣體層包含二氧化矽(SiO2)、摻雜碳(C)氧化矽、碳化矽氧烷、碳矽烷、任何其摻雜氮(N)變化、及/或前述任何一或更多之組合之至少之一。
  3. 如申請專利範圍第1項之積體電路，其中，該多孔絕緣體層具有約1.6至2.3範圍之介電常數(κ值)。
  4. 如申請專利範圍第1項之積體電路，其中，該多孔絕緣體層具有小於或等於約1.6之介電常數(κ值)。
  5. 如申請專利範圍第1項之積體電路，其中，該多孔絕緣體層具有約2.3至2.7範圍之介電常數(κ值)。
  6. 如申請專利範圍第1項之積體電路，其中，該多孔絕緣體層之該孔具有約1至30nm範圍之平均孔尺寸。
  7. 如申請專利範圍第1項之積體電路，其中，該耐火材料包含氮化鈦(TiN)、二氧化鈦(TiO2)、二氧化矽(SiO2)、氮化矽(Si3N4)、非晶矽(a-Si)、鎢(W)、金屬氧化物、金屬氮化物、及/或其任一或更多之組合之至少之一。
  8. 如申請專利範圍第1項之積體電路，其中，該耐火材料包含鈦(Ti)。
  9. 如申請專利範圍第1項之積體電路，其中，該耐火材料與約300至500℃範圍之處理溫度相容。
  10. 如申請專利範圍第1項之積體電路，其中，沉積於該多孔介電層之該孔內的該耐火材料提供具導電性之層。
  11. 如申請專利範圍第1至10項的任一項之積體電路，進一步包含形成於該多孔絕緣體層下之下金屬化層及/或邏輯裝置。
  12. 一種形成積體電路之方法，該方法包含：於下電路層之上形成多孔絕緣體層；於該多孔絕緣體層之孔內沉積耐火材料；於該多孔絕緣體層內形成互連結構；以及從該多孔絕緣體層之該孔移除至少若干該耐火材料。
  13. 如申請專利範圍第12項之方法，其中，該多孔絕緣體層包含二氧化矽(SiO2)、摻雜碳(C)氧化矽、碳化矽氧烷、碳矽烷、任何其摻雜氮(N)變化、及/或前述任何一或更多之組合之至少之一。
  14. 如申請專利範圍第12項之方法，其中，該耐火材料包含氮化鈦(TiN)、二氧化鈦(TiO2)、二氧化矽(SiO2)、氮化矽(Si3N4)、非晶矽(a-Si)、鎢(W)、金屬氧化物、金屬氮化物，及/或其任一或更多之組合之至少之一。
  15. 如申請專利範圍第12項之方法，其中，於該多孔絕緣體層之該孔內沉積該耐火材料包含使用原子層沉積 (ALD)程序、化學氣相沉積(CVD)程序、及/或旋塗沉積(SOD)程序之至少之一。
  16. 如申請專利範圍第12項之方法，其中，於該多孔絕緣體層之該孔內沉積該耐火材料包含使用截流、超保形沉積程序。
  17. 如申請專利範圍第12項之方法，其中，從該多孔絕緣體層之該孔移除至少若干該耐火材料包含使用濕式蝕刻程序。
  18. 如申請專利範圍第12項之方法，進一步包含：固化該多孔絕緣體層。
  19. 如申請專利範圍第18項之方法，其中，固化該多孔絕緣體層利用暴露至擴散電子束、紫外線(UV)光子、紅外線(IR)光子、及/或約200至450℃範圍之溫度之至少之一。
  20. 一種藉由如申請專利範圍第12至19項的任一項之方法形成之積體電路，其中該耐火材料沉積於整個該多孔絕緣體層之該孔內。
  21. 一種積體電路，包含：多孔介電層，具有沉積於其孔內之鈦(Ti)、氮化鈦(TiN)、或二氧化鈦(TiO2)，其中該鈦(Ti)、該氮化鈦(TiN)、或該二氧化鈦(TiO2)沉積於整個該多孔絕緣體層之該孔內；以及互連，形成於該多孔介電層內。
  22. 如申請專利範圍第21項之積體電路，其中，該 多孔介電層包含二氧化矽(SiO2)、摻雜碳(C)氧化矽、碳化矽氧烷、碳矽烷、任何其摻雜氮(N)變化、及/或前述任何一或更多之組合之至少之一。
  23. 如申請專利範圍第21項之積體電路，其中，該多孔介電層具有小於或等於約2.7之介電常數(κ值)。
  24. 如申請專利範圍第21項之積體電路，其中，該互連包含銅(Cu)、鈷(Co)、鉬(Mo)、銠(Rh)、鈹(Be)、鉻(Cr)、錳(Mn)、鋁(Al)、釕(Ru)、鈀(Pd)、鎢(W)、鎳(Ni)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、銅鍺(CuGe)、矽(Si)、及/或其任一或更多之組合之至少之一。
  25. 如申請專利範圍第21項之積體電路，進一步包含形成於該互連及該多孔介電層間之障壁層，其中，該障壁層包含鉭(Ta)、氮化鉭(TaN)、鈦(Ti)、氮化鈦(TiN)、錳(Mn)、氮化錳(MnN)、鉬(Mo)、氮化鉬(MoN)、磷化鈷鎢(CoWP)、鈷鎢硼(CoWB)、及/或其任一或更多之組合之至少之一。
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