TWI543177B - 半導體裝置及其檢驗方法與其驅動方法 - Google Patents

Description

半導體裝置及其檢驗方法與其驅動方法

本發明有關半導體裝置。

記憶體裝置在容量上增加愈多，則故障之記憶體胞格存在的機率會變成更高。針對此理由，在某些情況中，冗餘記憶體係設置於大容量的記憶體裝置中，以致使故障之記憶體胞格以冗餘記憶體中之記憶體胞格(冗餘記憶體胞格)而予以取代。特別地，具有用以使用雷射而自週邊電路斷開故障之記憶體胞格，及使用雷射而連接冗餘記憶體中之正常的記憶體胞格至該等週邊電路的方法於發貨前之檢驗中。

進一步地，關於在發貨前之檢驗中並未被檢驗出以及在發貨後才產生的故障記憶體胞格，係提供其中無需使用雷射而以冗餘記憶體胞格來自動取代故障記憶體胞格的電路(下文中稱為冗餘電路)。因而，在某些情況中，可延長產品的壽命且可增進可靠度(見專利文獻1)。

在其中提供冗餘電路的情況中，該冗餘電路的功能必須在發貨之前被檢驗。針對該目的，例如，故障之記憶體胞格必須藉由使正常之記憶體胞格無法寫入而被有意地製造出。做為該方法之實例，可給定用以使用雷射而斷開所連接至記憶體胞格之佈線的第一方法，以及用以探測所連接至記憶體胞格之佈線及供應固定電壓的第二方法。

將參照顯示反熔絲記憶體裝置之實例的第2A圖來敘述第一方法之實例。基本上，在第2A圖中所示之記憶體胞格具有正常的功能。該記憶體胞格係暫時地或永久地製成為無法被寫入。

在第2A圖中所示的記憶體胞格中，位元線101係透過佈線102而連接至n通道選擇電晶體104之源極及汲極的其中一者；字線103係連接至選擇電晶體104之閘極；反熔絲元件105的一端係連接至選擇電晶體104之源極及汲極的另一者，且該反熔絲元件105的另一端係接地。

在檢驗冗餘電路之功能時，佈線102係以雷射而予以斷開。因此，即使當施加寫入電壓至位元線101時，該寫入電壓也不被施加至反熔絲元件105，而導致寫入之失敗。

當冗餘電路正常地作用時，則寫入資料至記憶體胞格的失敗會被偵測出，而該記憶體胞格係以冗餘記憶體胞格來取代，且資料係寫入至該冗餘記憶體胞格。正常的資料可自該冗餘記憶體胞格讀取。

當冗餘電路並非正常地作用且資料寫入之失敗係存在時，則記憶體胞格並未以冗餘記憶體胞格來取代，且因而，資料係無處寫入。因此，無法讀取正常資料。在此方式中，可判斷該冗餘電路是否正常地作用。

第二方法的實例係顯示於第2B圖之中。在第2B圖中所示之記憶體胞格具有與第2A圖中所示之記憶體胞格相同的組態。注意的是，一端接地之探測器106的另一端係置放而與字線103接觸。因而，接地電位係施加至選擇電晶體104之閘極，以致使選擇電晶體104不導通。因此，即使當施加寫入電壓至位元線101時，該寫入電壓也不被施加至反熔絲元件105，而導致寫入之失敗。

無法被寫入之記憶體胞格被有意地製造出，且資料係如上述地寫入及讀取；因而，可判斷冗餘電路是否正常地作用。

[參考文件]

[專利文獻]

[專利文獻1]日本公開專利申請案第2005-174533號

冗餘電路可以以上述方式而檢驗，但具有以下之問題。首先，在該第一方法中，要再使用其中佈線被斷開之記憶體胞格係困難的。上述問題可藉由以冗餘記憶體中之正常記憶體胞格來取代使用雷射之該記憶體胞格，而予以解決；然而，當故障之記憶體胞格係在發貨之後產生時，則存在有其中操作之冗餘記憶體的數目降低之問題。而且，因為具有雷射之步驟係必要的，所以存在有其中檢驗過程係複雜之問題。

在該第二方法中，存在有其中亦使所探測的佈線(位元線或字線)中之其他的記憶體胞格無法被寫入，以致使檢驗的準確度劣化之問題。進一步地，在其中同時使不同的位元線或字線中之記憶體胞格無法被寫入的情況中，探測器之數目必須與所作成之無法被寫入的記憶體胞格之數目相同；因此，存在有其中當所作成之無法被寫入的記憶體胞格之數目增加時，則檢驗過程會變複雜之問題。

此外，在該第一方法及該第二方法二者中，並非檢驗目標之佈線可能由於失誤而隨著雷射處理或探測而損壞。此問題會在當由於記憶體裝置之更高的積集度而使佈線寬度變窄時增加。

本發明之一實施例的目的在於提供用以檢驗冗餘功能而無需斷開或探測記憶體裝置中之諸如字線或位元線的佈線(記憶體佈線)之方法。進一步地，係提供其中對一或更多個確定的記憶體胞格之資料的寫入係無需斷開或探測記憶體裝置中之諸如字線或位元線的佈線(記憶體佈線)而被禁止之驅動方法。

除了上述目的之外，在本發明之一實施例中之目的在於提供新穎的半導體裝置(特別地，記憶體裝置)。進一步地，目的在於提供用以驅動新穎半導體裝置的方法(特別地，用以驅動記憶體裝置的方法)或用以檢驗新穎半導體裝置的方法(特別地，用以檢驗記憶體裝置的方法)。在本發明中，將達成上述該等目的之其中至少一者。

本發明之一實施例係使用包含暫存器及邏輯電路之半導體裝置的檢驗方法或該半導體裝置的驅動方法，而該暫存器係儲存其中資料寫入被禁止之記憶體胞格的位址資料，以及該邏輯電路係根據所儲存於該暫存器之中的位址資料而對該記憶體胞格禁止資料之寫入。

進一步地，本發明之一實施例係包含暫存器及主邏輯電路之半導體裝置的檢驗方法或該半導體裝置的驅動方法。儲存其中資料寫入被禁止之記憶體胞格的位址資料之步驟，自主邏輯電路輸出位址資料之步驟，比較暫存器中所儲存的該位址資料與自該主邏輯電路所輸出的該位址資料之步驟係包含於該半導體裝置的檢驗方法或該半導體裝置的驅動方法中。

當實施該半導體裝置的檢驗方法或該半導體裝置的驅動方法時，傳送資料至暫存器係必要的。針對該目的，可額外地設置檢驗墊，且可探測該檢驗墊，而傳送資料。

上述該等方法可使用於包含寫入電路之所有的記憶體裝置。進一步地，上述該等方法可使用於諸如DRAM、SRAM、OTPROM、EPROM、FeRAM、MRAM、及PRAM之記憶體裝置。再者，上述該等方法可使用於包含在一基板上之該等記憶體裝置的任一者之半導體裝置。

透過上述電路的使用，可無需斷開或探測記憶體佈線而檢驗冗餘功能。注意的是，本發明並未受限於上述該等實施例，且可解決上述目的之本發明的其他實施例將以以下之實施例而敘述於下文。

依據本發明之一實施例，可無需斷開或探測記憶體佈線而檢驗冗餘功能。在使用雷射之該第一方法中，要再使用其中佈線被斷開之記憶體胞格係困難的；惟，此問題並不會在本發明之一實施例中發生，因為佈線並未被斷開。進一步地，可解決由於雷射步驟的必要所導致之複雜檢驗過程的問題。

此外，在使用探測器之該第二方法中，係使相同的位元線或相同的字線中之其他記憶體胞格無法被寫入，以致使檢驗的準確度劣化。然而，在本發明之一實施例中，可指明確定的記憶體胞格，且禁止對該記憶體胞格之資料寫入，而可藉以解決此問題。

進一步地，並非檢驗目標之佈線可能由於失誤而隨著雷射處理或探測而損壞的問題可予以解決。再者，由於所作成之無法被寫入的記憶體胞格之數目的增加所造成之複雜檢驗過程的問題亦可予以解決。

尤其，在其中佈線之寬度變窄，且難以使用雷射而斷開佈線或不易探測佈線之高度積集的大容量記憶體中，可獲得大大的功效。例如，透過雷射之使用的處理準確度約係將被使用之雷射的波長。此外，當考慮到處理時之熱的衝擊時，則在其中佈線寬度係小於或等於400奈米的情況中，無法實施該處理。

同樣地，當執行探測時，則在其中佈線寬度係小於或等於200奈米的情況中，存在有大大的技術難度。針對該理由，本發明之一實施例係較佳地使用於其中佈線寬度小於或等於200奈米的記憶體裝置。

在下文中，將參照附圖來敘述實施例。注意的是，該等實施例可以以各式各樣的模式而予以實施。熟習於本項技藝之該等人士將立即理解的是，模式及細節可以以各式各樣的方式來加以改變，而不會背離本發明之精神及範疇。因此，本發明不應被解讀為受限於下文之該等實施例的說明。

在下文該等實施例之任一者中所揭示的結構，條件，及其類似者可與其他實施例中所揭示的該等結構，條件，及其類似者適當地結合。注意的是，在下文所敘述之該等結構中，相同的部分或具有相似功能的部分係藉由相同的參考符號而表示於不同的圖式中，且在某些情況中，其詳細說明將不予以重複。

(實施例1)

在此實施例中，將參照第3A至3C圖來敘述用以檢驗冗餘功能而無需斷開或探測記憶體佈線的方法中所使用之裝置的實例。在第3A圖中，寫入禁止電路201包含檢驗墊202、暫存器203、及寫入禁止邏輯電路204。該等電路係設置於將被檢驗之半導體裝置(積體電路)上。

檢驗墊202係使用以傳送資料至暫存器203，且具體地，探測器係置放而與檢驗墊202接觸，以及資料係傳送至該暫存器203。

檢驗墊202可包含至少三個檢驗墊。例如，用以輸入資料信號的檢驗墊202_D、用以輸入時脈信號的檢驗墊202_C、及用以輸入重設信號的檢驗墊202_R係包含在內，如第3A圖中所示。因此，在其中提供複數個檢驗墊的情況中，該等檢驗墊在某些情況中具有不同的用途；然而，在此實施例中，該等檢驗墊係在某些情況中統稱為檢驗墊202。

所輸入至該等檢驗墊202_D、202_C、及202_R之信號係透過資料信號線301、時脈信號線302、及重設信號線303，而分別傳送至暫存器203。注意的是，資料信號線301、時脈信號線302、及重設信號線303係在第3A圖中連接至暫存器203；然而，在某些情況中，該等信號線係在其他圖式中統一地顯示為一信號線。

進一步地，可使用積體電路中之信號做為時脈信號及重設信號，以取代自該等檢驗墊所獲得的信號。因此，可使用其中並未設置用以輸入時脈信號之檢驗墊202_C及用以輸入重設信號的檢驗墊202_R之任一者或二者的組態。

可使用任何種類之裝置於該暫存器203，只要其可儲存所輸入之資料及輸出該資料即可。例如，可使用如第3C圖中所示之其中結合D型正反器電路的裝置。在第3C圖中，N個(N係大於或等於1之整數)D型正反器電路304_1、304_2、304_3、…、及304_N係串聯連接。時脈信號線302及重設信號線303係連接至該等D型正反器電路，且時脈信號線及重設信號線係分別輸入至時脈信號線302及重設信號線303。

資料信號線301係連接至第一級中之D型正反器電路304_1。在前一級中之D型正反器電路的輸出係輸入至另一個D型正反器電路。該等D型正反器電路之各自的輸出係寫入禁止致能資料218，寫入禁止行位址資料219，及寫入禁止列位址資料220的任一者。此根據來自資料信號線301所輸入之資料的順序而定。

所傳送至暫存器203之資料係處理於寫入禁止邏輯電路204中，且該寫入禁止邏輯電路204輸出包含可禁止資料寫入之信號的資料。

寫入禁止電路201係形成於如第3B圖中所示之包含記憶體胞格陣列210的積體電路205上。在該寫入禁止電路201中，暫存器203及寫入禁止邏輯電路204係以與積體電路205上的其他電路之方式相似的方式而形成；因此，暫存器203及寫入禁止邏輯電路204並未被顯示於此。為了要易於執行探測，只要積體電路的積集度係可接受，則增加檢驗墊202_D、202_C、及202_R的面積便係較佳的。

包含檢驗冗餘功能的電路之積體電路205的電路組態將參照第4圖而予以說明。該積體電路205包含寫入禁止電路201，介面206，主邏輯電路207，列解碼器208，行解碼器209，及記憶體胞格陣列210。該寫入禁止電路201包含檢驗墊202，暫存器203，及寫入禁止邏輯電路204。

主邏輯電路207具有寫入資料至記憶體胞格陣列210的功能，以及以冗餘記憶體胞格來取代其中資料寫入已失敗之記憶體胞格的冗餘功能。寫入禁止邏輯電路204具有當主邏輯電路207寫入資料至記憶體胞格陣列210中之對應於暫存器203之中所儲存的位址資料之位址時，禁止資料寫入的功能。

冗餘功能係以以下方式而檢驗。探測檢驗墊202，且將其中資料寫入被禁止之記憶體胞格的位址資料儲存於暫存器203中。接著，資料係藉由主邏輯電路207而寫入至記憶體胞格陣列210中之對應於暫存器203之中所儲存的位址資料之位址。結果，因為資料寫入係由於寫入禁止邏輯電路204的功能而被禁止，所以此資料寫入失敗。主邏輯電路207偵測該資料寫入的失敗，且其中資料寫入已失敗之記憶體胞格係藉由該主邏輯電路207的冗餘功能，而以冗餘記憶體胞格來加以取代。

如上述地，冗餘功能可無需斷開或探測記憶體佈線而予以檢驗。

(實施例2)

將參照第7圖來敘述當安裝寫入禁止電路於實施例1中之包含一般記憶體裝置的積體電路之上時之寫入禁止邏輯電路的具體電路組態。注意的是，在此實施例中，記憶體裝置的行位址及列位址係各自地描繪有2位元。

在第7圖中，積體電路包含主邏輯電路207、列解碼器208，行解碼器209、記憶體胞格陣列210、檢驗墊202、暫存器203、及寫入禁止邏輯電路204。資料可透過介面(未顯示)而自外部輸入至主邏輯電路207。如實施例1中所敘述地，自檢驗墊202所輸入之資料係儲存於暫存器203之中。

寫入禁止致能資料218，寫入禁止行位址資料219，及寫入禁止列位址資料220係由暫存器203所輸出。主邏輯電路207具有寫入資料至記憶體胞格陣列210的功能，以及在資料寫入失敗的情況中以冗餘記憶體胞格來取代其中資料寫入已失敗之記憶體胞格的冗餘功能。該主邏輯電路207輸出寫入致能資料215，寫入行位址資料216，及寫入列位址資料217。

寫入禁止邏輯電路204包含XNOR閘211a、XNOR閘211b、XNOR閘212a、XNOR閘212b、NAND閘213，及AND閘214。寫入行位址資料216的最大有效位元(MSB)及寫入禁止行位址資料219的MSB係輸入至XNOR閘211a。寫入行位址資料216的最小有效位元(LSB)及寫入禁止行位址資料219的LSB係輸入至XNOR閘211b。寫入列位址資料217的MSB及寫入禁止列位址資料220的MSB係輸入至XNOR閘212a。寫入列位址資料217的LSB及寫入禁止列位址資料220的LSB係輸入至XNOR閘212b。

XNOR閘211a的輸出信號，XNOR閘211b的輸出信號，XNOR閘212a的輸出信號、XNOR閘212b的輸出信號，以及寫入禁止致能資料218係輸入至NAND閘213。

寫入致能資料215及NAND閘213的輸出信號係輸入至AND閘214。寫入行位址資料216及AND閘214的輸出信號係輸入至行解碼器209。寫入列位址資料217係輸入至列解碼器208。

將參照第1圖中所示之流程圖來敘述此情況中的操作。首先，探測檢驗墊202，且將其中資料寫入被禁止之記憶體胞格的行位址資料及列位址資料儲存於暫存器203中。此外，用以禁止資料寫入之致能資料係儲存於暫存器203中。

接著，為了要寫入資料至記憶體裝置，將寫入資料之記憶體胞格的行位址資料、將寫入資料之記憶體胞格的列位址資料、及寫入致能資料係自主邏輯電路207輸出。此時，當寫入致能資料係LOW(低)時，則不寫入資料。當寫入致能資料係HI(高)時，則執行以下之處理。

當寫入禁止致能資料係LOW時，則資料係正常地寫入。當寫入禁止致能資料係HI時，則將暫存器203中所儲存之位址資料與自邏輯電路207所輸出之位址資料作比較。當該等位址資料係彼此互相不同時，則正常地寫入資料。當該等位址資料係相同時，則不寫入資料。

透過上述步驟，將禁止寫入資料至對應於暫存器中所儲存之位址資料的記憶體胞格中之位址。在其中偵測出資料寫入失敗的情況中，記憶體胞格係藉由冗餘功能而以冗餘記憶體胞格來予以取代。若該冗餘功能係正常時，則將資料寫入至該冗餘記憶體胞格。在此方式中，可檢驗冗餘功能。

在此實施例之記憶體裝置中，行位址及列位址係各自地描繪有2位元；惟，當此實施例的半導體裝置係透過適當數目之XNOR閘的使用而予以擴充時，則此實施例的半導體裝置可應用至其中行位址及列位址係各自地描繪以任意數目之位元的記憶體裝置。例如，在其中行位址係描繪有3位元的情況中，可將第7圖中之XNOR閘(211a及211b)的數目自二改變為三，且在其中列位址係描繪有4位元的情況中，可將第7圖中之XNOR閘(212a及212b)的數目自二改變為四。

(實施例3)

在實施例3中，資料可透過積體電路中的邏輯電路來加以儲存，而無需使用檢驗墊。於此情況中之半導體裝置的組態將參照第5圖而予以說明。

在第5圖中，積體電路205包含寫入禁止電路201、介面206、主邏輯電路207、列解碼器208、行解碼器209、及記憶體胞格陣列210。寫入禁止電路201包含暫存器203及寫入禁止邏輯電路204。

主邏輯電路207具有傳送其中資料寫入被禁止之記憶體胞格的資料至暫存器203的功能，寫入資料至記憶體胞格陣列210的功能，以及在對記憶體胞格陣列210之寫入資料失敗的情況中以冗餘記憶體胞格來取代其中資料寫入已失敗之記憶體胞格的冗餘功能。

寫入禁止邏輯電路204具有當主邏輯電路207寫入資料至記憶體胞格陣列210中之對應於暫存器203之中所儲存的位址資料之位址時，禁止資料寫入的功能。

此實施例之半導體裝置可以以以下方式來予以驅動。首先，其中資料寫入被禁止之記憶體胞格的位址資料係自介面206輸入。然後，主邏輯電路207儲存該輸入的資料於暫存器203中。接著，資料係藉由主邏輯電路207而寫入至記憶體胞格陣列210中之對應於暫存器203之中所儲存的位址資料之位址。

此資料寫入係由於寫入禁止邏輯電路204的功能而被禁止，以致使此資料寫入因而失敗。主邏輯電路207偵測該資料寫入的失敗，且其中資料寫入已失敗之記憶體胞格係藉由該主邏輯電路207的冗餘功能，而以冗餘記憶體胞格來加以取代。

如上述地，冗餘功能可無需斷開或探測記憶體佈線而予以檢驗。此外，檢驗可無需探測檢驗墊而執行，因而，可使檢驗過程簡化。

在其中積體電路205係安裝於電子裝置上，而該電子裝置並不具有以接點而與外部交換資料的功能時(例如，RF標籤(RFID標籤)或無接點IC卡)，則必須無線供應用以驅動該積體電路205所需之電源供應電壓、信號、及其類似者，且必須不以探測而檢驗主邏輯電路207之冗餘功能。該檢驗可藉由使用此實施例而予以實現。

注意的是，此時，設定用於此實施例中之檢驗的命令於諸如RF標籤或無接點IC卡之電子裝置中，且使該電子裝置適當反應，係較佳的。

(實施例4)

實施例2係根據對一記憶體胞格(1位元)而禁止資料寫入作前提。不用多說地，亦可對複數個記憶體胞格而禁止資料寫入。在此實施例中，將敘述對二記憶體胞格(2位元)而禁止資料寫入。以相似之方式，可對三或更多個記憶體胞格而禁止資料寫入。

在第8圖中所示的積體電路包含主邏輯電路207，列解碼器208，行解碼器209，記憶體胞格陣列210，檢驗墊202，暫存器203，及寫入禁止邏輯電路204。資料係透過介面(未顯示)而自外部輸入至主邏輯電路207。做為暫存器203，例如，可使用如第3C圖中所示之串聯連接的D型正反器電路。

寫入禁止致能資料218，第一寫入禁止行位址資料219_1，第一寫入禁止列位址資料220_1，第二寫入禁止行位址資料219_2，及第二寫入禁止列位址資料220_2係由暫存器203所輸出。該等資料係自檢驗墊202而輸入至暫存器203，且儲存於該暫存器203中。

第一寫入禁止行位址資料219_1及第一寫入禁止列位址資料220_1對應於其中資料寫入被禁止之第一記憶體胞格的位址。第二寫入禁止行位址資料219_2及第二寫入禁止列位址資料220_2對應於其中資料寫入被禁止之第二記憶體胞格的位址。

主邏輯電路207具有寫入資料至記憶體胞格陣列210的功能，以及在資料寫入失敗的情況中以冗餘記憶體胞格來取代其中資料寫入已失敗之記憶體胞格的冗餘功能。該主邏輯電路207輸出寫入致能資料215，寫入行位址資料216，及寫入列位址資料217。

進一步地，寫入禁止邏輯電路204包含XNOR閘211a_1、XNOR閘212a_1、XNOR閘211b_1、XNOR閘212b_1、XNOR閘211a_2、XNOR閘212a_2、XNOR閘211b_2、XNOR閘212b_2、NAND閘213，及AND閘214。

如第8圖中所示地，寫入行位址資料216的MSB及寫入禁止行位址資料219_1的MSB係輸入至XNOR閘211a_1。寫入行位址資料216的LSB及寫入禁止行位址資料219_1的LSB係輸入至XNOR閘211b_1。寫入列位址資料217的MSB及寫入禁止列位址資料220_1的MSB係輸入至XNOR閘212a_1。寫入列位址資料217的LSB及寫入禁止列位址資料220_1的LSB係輸入至XNOR閘212b_1。寫入行位址資料216的MSB及寫入禁止行位址資料219_2的MSB係輸入至XNOR閘211a_2。寫入行位址資料216的LSB及寫入禁止行位址資料219_2的LSB係輸入至XNOR閘211b_2。寫入列位址資料217的MSB及寫入禁止列位址資料220_2的MSB係輸入至XNOR閘212a_2。寫入列位址資料217的LSB及寫入禁止列位址資料220_2的LSB係輸入至XNOR閘212b_2。

XNOR閘211a_1的輸出信號，XNOR閘212a_1的輸出信號，XNOR閘211b_1的輸出信號，XNOR閘212b_1的輸出信號，XNOR閘211a_2的輸出信號，XNOR閘212a_2的輸出信號，XNOR閘211b_2的輸出信號，XNOR閘212b_2的輸出信號，及寫入禁止致能資料218係輸入至NAND閘213。寫入致能資料215及NAND閘213的輸出信號係輸入至AND閘214。

寫入列位址資料217係輸入至列解碼器208。寫入行位址資料216及AND閘214的輸出信號係輸入至行解碼器209。

在其中對三或更多個記憶體胞格(3位元或更多)禁止資料寫入的情況中，XNOR閘211a、XNOR閘211b、XNOR閘212a、及XNOR閘212b之組合的數目係較佳地與位元的數目相同。

當使用上述之半導體裝置時，所需之探測器的數目係與用於探測所需之探測器的數目相同，而不管其中資料寫入被禁止之記憶體胞格的數目。因此，可解決當其中資料寫入被禁止之記憶體胞格的數目增加時之檢驗的整個檢驗步驟複雜化之習知問題。

(實施例5)

在實施例5中，當複數個檢驗墊係依據用以指明位址所需之記憶體胞格的數目而設置時，可無需提供暫存器而對於對應之位址禁止資料的寫入。具體而言，當資料寫入係對記憶體裝置中之N個記憶體胞格而禁止，且其中列位址及行位址係分別以R個位元及C個位元而描繪時，則檢驗墊的數目可係[(R+C)×N+1]。寫入禁止致能資料係輸入至一檢驗墊，且其中資料寫入被禁止之記憶體胞格的列位址資料或行位址資料係輸入至其他的檢驗墊。

將參照第6圖而敘述於下文。第6圖顯示對二記憶體胞格而禁止資料之寫入的實例，其中列位址及行位址係各自地以2位元來加以說明。製備九個檢驗墊202_D0，202_D1，202_D2，202_D3，202_D4，202_D5，202_D6，202_D7，及202_D8。然後，輸入寫入禁止致能資料218至檢驗墊202_D0。第一記憶體胞格之行位址資料的MSB係輸入至檢驗墊202_D1。第一記憶體胞格之行位址資料的LSB係輸入至檢驗墊202_D2。第一記憶體胞格之列位址資料的MSB係輸入至檢驗墊202_D3。第一記憶體胞格之列位址資料的LSB係輸入至檢驗墊202_D4。第二記憶體胞格之行位址資料的MSB係輸入至檢驗墊202_D5。第二記憶體胞格之行位址資料的LSB係輸入至檢驗墊202_D6。第二記憶體胞格之列位址資料的MSB係輸入至檢驗墊202_D7。第二記憶體胞格之列位址資料的LSB係輸入至檢驗墊202_D8。

所輸入至該等檢驗墊的資料係傳送至寫入禁止電路201，做為寫入禁止致能資料218、第一寫入禁止行位址資料219a_1、第一寫入禁止行位址資料219b_1、第一寫入禁止列位址資料220a_1、第一寫入禁止列位址資料220b_1、第二寫入禁止行位址資料219a_2、第二寫入禁止行位址資料219b_2、第二寫入禁止列位址資料220a_2、及第二寫入禁止列位址資料220b_2。做為該寫入禁止電路201，例如，可使用其中可對二記憶體胞格禁止資料之寫入且係與實施例4中所述之電路相似的電路。不用多說地，亦可使用另外的電路。

在第6圖中的實例中，其中資料寫入被禁止之記憶體胞格的數目係二；然而，當使用更多個檢驗墊時，則可對更多數的記憶體胞格禁止資料之寫入。

此申請案係根據2010年8月19日在日本專利局所申請之日本專利申請案序號2010-183748，該申請案的全部內容係結合於本文以供參考。

201．．．寫入禁止電路

202，202_D，202_C，202_R．．．檢驗墊

203．．．暫存器

204．．．寫入禁止邏輯電路

301．．．資料信號線

302．．．時脈信號線

303．．．重設信號線

304_1～304_N．．．D型正反器電路

218．．．寫入禁止致能資料

219．．．寫入禁止行位址資料

220．．．寫入禁止列位址資料

210．．．記憶體胞格陣列

205．．．積體電路

206．．．介面

207．．．主邏輯電路

208．．．行解碼器

209．．．列解碼器

215．．．寫入致能資料

216．．．寫入行位址資料

217．．．寫入列位址資料

211a，211b，212a，212b．．．XNOR閘

213．．．NAND閘

214．．．AND閘

第1圖係流程圖，顯示用以對記憶體胞格禁止資料之寫入的邏輯結構；

第2A及2B圖顯示用以對記憶體胞格禁止資料之寫入的習知方法；

第3A至3C圖顯示本發明之電路的實例；

第4圖顯示本發明之電路的實例；

第5圖顯示本發明之電路的實例；

第6圖顯示本發明之電路的實例；

第7圖顯示本發明之電路的實例；以及

第8圖顯示本發明之電路的實例；

201．．．寫入禁止電路

203．．．暫存器

204．．．寫入禁止邏輯電路

205．．．積體電路

206．．．介面

207．．．主邏輯電路

208．．．行解碼器

209．．．列解碼器

210．．．記憶體胞格陣列

Claims (14)

1. 一種半導體裝置的驅動方法，包含以下步驟：儲存其中資料寫入被禁止之記憶體胞格的位址資料至暫存器內；以及根據所儲存至該暫存器內之該記憶體胞格的該位址資料，而禁止寫入資料至包含該記憶體胞格之記憶體元件，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
2. 一種半導體裝置的驅動方法，包含以下步驟：儲存其中資料寫入被禁止之記憶體胞格的位址資料至暫存器內；自主邏輯電路輸出位址資料；以及在寫入禁止邏輯電路中比較該暫存器中所儲存之該位址資料與自該主邏輯電路所輸出之該位址資料，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
3. 如申請專利範圍第2項之半導體裝置的驅動方法，進一步包含當該暫存器中所儲存之該記憶體胞格的該位址資料對應於自該主邏輯電路所輸出之該位址資料時，則禁止寫入資料至該記憶體胞格的步驟。
4. 一種半導體裝置的驅動方法，包含以下步驟：儲存其中資料寫入被禁止之記憶體胞格的位址資料至暫存器內；以及在寫入禁止邏輯電路中比較該暫存器的輸出與主邏輯 電路的輸出，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
5. 一種半導體裝置的檢驗方法，包含以下步驟：儲存其中資料寫入被禁止之記憶體胞格的位址資料至暫存器內；在寫入禁止電路中比較該暫存器的輸出與主邏輯電路的輸出，且輸出信號，而藉以檢驗冗餘功能；以及在其中寫入資料至該記憶體胞格已失敗的情況中，以冗餘之記憶體胞格來取代該記憶體胞格，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
6. 一種半導體裝置，包含：暫存器，其儲存其中資料寫入被禁止之記憶體胞格的位址資料；以及寫入禁止邏輯電路，其根據該位址資料而禁止寫入資料至該記憶體胞格，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
7. 一種半導體裝置，包含：主邏輯電路；暫存器；以及寫入禁止邏輯電路，其比較該暫存器的輸出與該主邏輯電路的輸出，且輸出信號， 其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
8. 一種半導體裝置，包含：主邏輯電路，其係在其中寫入資料至記憶體胞格已失敗的情況中，以冗餘之記憶體胞格來取代該記憶體胞格；暫存器，其儲存其中資料寫入被禁止之記憶體胞格的位址資料；以及寫入禁止邏輯電路，其比較該暫存器的輸出與該主邏輯電路的輸出，且輸出信號，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料。
9. 一種半導體裝置，包含：主邏輯電路，在其中寫入資料至該記憶體胞格已失敗的情況中，以冗餘之記憶體胞格來取代該記憶體胞格；暫存器，儲存其中資料寫入被禁止之記憶體胞格的位址資料；以及寫入禁止邏輯電路，比較該暫存器的輸出與該主邏輯電路的輸出，且輸出信號，其中所輸入至該暫存器的信號包含寫入禁止致能資料、寫入禁止行位址資料、及寫入禁止列位址資料，以及其中該寫入禁止邏輯電路包含二XNOR閘、NAND閘、及AND閘。
10. 如申請專利範圍第6、7、8或9項之半導體裝置，進一步包含記憶體裝置，該記憶體裝置包含寫入電 路。
11. 如申請專利範圍第6、7、8或9項之半導體裝置，進一步包含DRAM、SRAM、OTPROM、EPROM、FeRAM、MRAM、及PRAM之其中任一者。
12. 如申請專利範圍第6、7、8或9項之半導體裝置，進一步包含檢驗墊，用以藉由探測而儲存資料至該暫存器。
13. 如申請專利範圍第6、7、8或9項之半導體裝置，其中該暫存器包含D型正反器電路。
14. 如申請專利範圍第6或7項之半導體裝置，其中該寫入禁止邏輯電路包含二XNOR閘、NAND閘、及AND閘。