KR20150033553A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20150033553A
KR20150033553A KR20140124913A KR20140124913A KR20150033553A KR 20150033553 A KR20150033553 A KR 20150033553A KR 20140124913 A KR20140124913 A KR 20140124913A KR 20140124913 A KR20140124913 A KR 20140124913A KR 20150033553 A KR20150033553 A KR 20150033553A
Authority
KR
South Korea
Prior art keywords
transistor unit
interconnect
transistor
transistors
bonding member
Prior art date
Application number
KR20140124913A
Other languages
English (en)
Inventor
요시나오 미우라
다까시 나까무라
다다또시 단노
Original Assignee
르네사스 일렉트로닉스 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 르네사스 일렉트로닉스 가부시키가이샤 filed Critical 르네사스 일렉트로닉스 가부시키가이샤
Publication of KR20150033553A publication Critical patent/KR20150033553A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45014—Ribbon connectors, e.g. rectangular cross-section
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H01L2224/48096—Kinked the kinked part being in proximity to the bonding area on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30101—Resistance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Geometry (AREA)

Abstract

복수의 트랜지스터 유닛 사이에 소스 상호접속부 및 드레인 상호접속부가 교대로 제공된다. 한 본딩 와이어는 복수의 지점에서 소스 상호접속부에 연결된다. 다른 본딩 와이어는 복수의 지점에서 소스 상호접속부에 연결된다. 또한, 한 본딩 와이어는 복수의 지점에서 드레인 상호접속부에 연결된다. 또한, 다른 본딩 와이어는 복수의 지점에서 드레인 상호접속부에 연결된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 출원은 그의 내용이 본 출원에 참조로 포함된 일본 특허출원 제2013-196874호를 기초로 한다.
본 발명은 반도체 장치, 및 예를 들어 트랜지스터 및 상호접속부를 갖는 반도체 장치에 적용가능한 기술에 관한 것이다.
반도체 칩이 사용될 경우, 반도체 칩은 본딩 와이어 등에 의해 리드 단자와 같은 외부 단자에 연결될 필요가 있다.
본딩 와이어를 이용한 반도체 장치에 관한 기술은, 예를 들어 일본 미심사 특허공개 제2000-133730호에 개시된 기술을 포함한다. 일본 미심사 특허공개 제2000-133730호에서, 반도체 칩에 바이폴라 트랜지스터 및 유니폴라 트랜지스터가 형성된다. 복수의 지점에서 바이폴라 트랜지스터의 에미터 전극에 연결된 상호접속부에 동일한 와이어가 연결된다. 또한, 복수의 지점에서 유니폴라 트랜지스터의 드레인 전극에 연결된 상호접속부에 동일한 와이어가 연결된다. 일본 미심사 특허공개 제2000-133730호는 와이어의 연결 지점의 수를 증가시켜 트랜지스터의 반응 지연 시간이 단축됨을 개시한다.
한편, 채널로서 화합물 반도체 층을 이용한 트랜지스터가 최근 개발되었다. 상기 트랜지스터는 낮은 온-저항 특성을 갖는다.
한편, 일본 미심사 특허공개 제2009-206140호 및 일본 미심사 특허공개 제2011-210771호는 절연 게이트 바이폴라 트랜지스터(IGBT)를 갖는 반도체 장치에서 와이어가 복수의 지점에서 IGBT의 표면 전극에 연결됨을 개시한다.
트랜지스터를 갖는 반도체 장치에서, 온-저항을 낮출 것이 요구된다. 그러한 온-저항에는 트랜지스터에 의해 유발된 성분 및 상호접속부에 의해 유발된 성분이 포함된다. 본 발명자들은 상호접속부에 의해 유발된 저항 성분을 낮추는 것을 연구하였다. 본 명세서의 설명 및 첨부 도면으로부터 다른 문제점들 및 신규한 특징들이 더 명확해질 것이다.
한 실시형태에서, 반도체 장치는 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛을 포함한다. 상기 트랜지스터 유닛들은 제1 방향으로 상기 순서대로 나란히 배치되며, 모두, 게이트 전극이 제1 방향으로 연장된 복수의 트랜지스터를 포함한다. 제1 상호접속부는 제1 트랜지스터 유닛과 제2 트랜지스터 유닛 사이에 연장되며, 제2 상호접속부는 제1 트랜지스터 유닛이 그 사이에 개재되어 제1 상호접속부에 대향하는 측 상에 연장되고, 제3 상호접속부는 제2 트랜지스터 유닛과 제3 트랜지스터 유닛 사이에 연장되고, 제4 상호접속부는 제3 트랜지스터 유닛이 그 사이에 개재되어 제3 상호접속부에 대향하는 측 상에 연장된다. 제1 상호접속부는 제1 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극, 및 제2 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극에 연결된다. 제2 상호접속부는 제1 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극에 연결된다. 제3 상호접속부는 제2 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극, 및 제3 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극에 연결된다. 제4 상호접속부는 제2 방향으로 연장되며, 제3 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극에 연결된다. 반도체 장치는 제1 본딩 부재, 제2 본딩 부재, 제3 본딩 부재 및 제4 본딩 부재를 포함한다. 제1 본딩 부재는 복수의 지점에서 제1 상호접속부와 연결되며, 제2 본딩 부재는 복수의 지점에서 제2 상호접속부에 연결되고, 제3 본딩 부재는 복수의 지점에서 제3 상호접속부에 연결되고, 제4 본딩 부재는 복수의 지점에서 제4 상호접속부에 연결된다.
실시형태에 따라, 트랜지스터를 갖는 반도체 장치에서 상호접속부에 의해 유발된 저항 성분을 감소시키는 것이 가능하다.
본 발명의 상기 및 다른 목적, 장점 및 특징은 하기와 같은 첨부 도면과 함께 제공된 특정 바람직한 실시형태의 후속하는 설명으로부터 더욱 명백할 것이다:
도 1은 제1 실시형태에 따른 반도체 장치의 구성을 예시하는 평면도이다.
도 2는 도 1의 선 A-A'를 따라 제공된 단면도이다.
도 3은 본딩 와이어가 드레인 상호접속부에 연결된 지점들을 예시하는 도해이다.
도 4는 트랜지스터 유닛의 구성을 예시하는 평면도이다.
도 5는 도 4의 단면 B-B'의 제1 실시예를 예시하는 도해이다.
도 6은 도 4의 단면 B-B'의 제2 실시예를 예시하는 도해이다.
도 7은 도 4의 단면 B-B'의 제3 실시예를 예시하는 도해이다.
도 8은 도 4의 단면 B-B'의 제4 실시예를 예시하는 도해이다.
도 9는 도 4의 단면 B-B'의 제5 실시예를 예시하는 도해이다.
도 10은 도 4의 선 C-C'를 따라 제공된 단면도이다.
도 11은 제2 실시형태에 따른 반도체 장치의 구성을 예시하는 평면도이다.
도 12는 제3 실시형태에 따른 반도체 장치의 구성을 예시하는 평면도이다.
도 13은 도 12의 변형 실시예를 예시하는 도해이다.
도 14는 제4 실시형태에 따른 반도체 장치의 구성을 예시하는 평면도이다.
도 15는 도 14에 도시된 반도체 장치의 선 D-D'를 따라 제공된 단면도이다.
도 16은 제5 실시형태에 따른 반도체 장치의 구성을 예시하는 도해이다.
도 17은 제6 실시형태에 따른 전자 장치의 구성을 예시하는 도해이다.
도 18은 도 17의 변형 실시예를 예시하는 도해이다.
본 발명을 이제 예시적 실시형태를 참조로 본 출원에서 설명할 것이다. 당업자는, 본 발명의 교시를 이용하여 다수의 다른 실시형태가 달성될 수 있고 본 발명은 설명의 목적을 위해 예시된 실시형태로 제한되지 않음을 인지할 것이다.
이후에, 본 발명의 실시형태는 첨부 도면을 참조로 설명될 것이다. 모든 도면에서, 유사한 요소들은 유사한 참조 부호로 언급되며 그의 설명이 반복되지 않을 것이다.
(제1 실시형태)
도 1은 제1 실시형태에 따른 반도체 장치(SD)의 구성을 예시하는 평면도이다. 도 2는 도 1의 선 A-A'를 따라 제공된 단면도이다. 도면에 도시된 반도체 장치(SD)는 복수의 트랜지스터 유닛(TRU)(제1 트랜지스터 유닛(TRU1), 제2 트랜지스터 유닛(TRU2), 및 제3 트랜지스터 유닛(TRU3)), 복수의 드레인 상호접속부(DRI)(제2 상호접속부 및 제3 상호접속부), 및 복수의 소스 상호접속부(SOI)(제1 상호접속부 및 제4 상호접속부)를 포함한다.
복수의 트랜지스터 유닛(TRU)은 제1 방향(도면에서 Y 방향)으로 나란히 배치되고 복수의 트랜지스터(TR)(이후에 설명됨)를 포함한다. 트랜지스터(TR)는, 예를 들어 전원 제어용 트랜지스터이고, 게이트 전극(GE)(도 4를 참조로 이후에 설명됨)은 제1 방향으로 연장된다. 복수의 트랜지스터 유닛(TRU)은 모두 기판(SUB)을 이용하여 형성된다.
드레인 상호접속부(DRI) 및 소스 상호접속부(SOI)는 트랜지스터 유닛(TRU)들 사이에 교대로 위치하며, 예를 들어 제1 방향에 수직인 방향인, 제1 방향에 교차하는 방향(제2 방향: 도면에서 X 방향)으로 연장된다. 즉, 드레인 상호접속부(DRI)는 트랜지스터 유닛(TRU)들 사이에 교대로 형성되고, 소스 상호접속부(SOI)는 트랜지스터 유닛(TRU)들 사이에서 드레인 상호접속부(DRI)가 배치되지 않은 부분에 형성된다. 즉, 제1 소스 상호접속부(SOI1)(제1 상호접속부)는 제1 트랜지스터 유닛(TRU1)과 제2 트랜지스터 유닛(TRU2) 사이에 연장되며, 제2 드레인 상호접속부(DRI2)(제3 상호접속부)는 제2 트랜지스터 유닛(TRU2)과 제3 트랜지스터 유닛( TRU3) 사이에 연장된다. 제1 드레인 상호접속부(DRI1)(제2 상호접속부)는 제1 소스 상호접속부(SOI1)가 그 사이에 개재되어 제1 트랜지스터 유닛(TRU1)에 대향하는 측 상에 연장되고, 제2 소스 상호접속부(SOI2)(제4 상호접속부)는 제2 드레인 상호접속부(DRI2)가 그 사이에 개재되어 제3 트랜지스터 유닛(TRU3)에 대향하는 측 상에 연장된다.
제1 트랜지스터 유닛(TRU1)에 포함된 트랜지스터(TR)의 소스 전극(SOE) 및 제2 트랜지스터 유닛(TRU2)에 포함된 트랜지스터(TR)의 소스 전극(SOE)은 제1 소스 상호접속부(SOI1)에 연결된다. 제1 트랜지스터 유닛(TRU1)에 포함된 트랜지스터(TR)의 드레인 전극(DRE)은 제1 드레인 상호접속부(DRI1)에 연결된다. 제2 트랜지스터 유닛(TRU2)에 포함된 트랜지스터(TR)의 드레인 전극(DRE) 및 제3 트랜지스터 유닛(TRU3)에 포함된 트랜지스터(TR)의 드레인 전극(DRE)은 제2 드레인 상호접속부(DRI2)에 연결된다. 제3 트랜지스터 유닛(TRU3)에 포함된 트랜지스터(TR)의 소스 전극(SOE)은 제2 소스 상호접속부(SOI2)에 연결된다.
한편, 도면에 도시된 실시예에서, 반도체 장치(SD)는 3개의 트랜지스터 유닛(TRU)만을 포함하지만, 다수의 더 많은 트랜지스터 유닛(TRU)을 포함할 수 있다. 이 경우, 제1 트랜지스터 유닛(TRU1)에 이웃하여 배치된 트랜지스터 유닛(TRU)(미도시)에 포함된 트랜지스터(TR)의 드레인 전극은 제1 드레인 상호접속부(DRI1)에 추가로 연결된다. 또한, 제3 트랜지스터 유닛(TRU3)에 이웃하여 배치된 트랜지스터 유닛(TRU)(미도시)에 포함된 트랜지스터(TR)의 소스 전극은 제2 소스 상호접속부(SOI2)에 추가로 연결된다.
반도체 장치(SD)는 복수의 본딩 와이어(WIR1) 및 복수의 본딩 와이어(WIR2)를 추가로 포함한다. 본딩 와이어(WIR1)의 한쪽 단부는 소스 상호접속부(SOI)에 연결되며, 본딩 와이어(WIR2)의 한쪽 단부는 드레인 상호접속부(DRI)에 연결된다.
구체적으로, 한 본딩 와이어(WIR1)(제1 본딩 와이어(WIR11))는 복수의 지점에서 소스 상호접속부(SOI1)(제1 상호접속부)에 연결된다. 다른 본딩 와이어(WIR1)(제4 본딩 와이어(WIR12))는 복수의 지점에서 소스 상호접속부(SOI2)(제4 상호접속부)에 연결된다. 또한, 한 본딩 와이어(WIR2)(제2 본딩 와이어(WIR21))는 복수의 지점에서 드레인 상호접속부(DRI1)(제2 상호접속부)에 연결된다. 또한, 다른 본딩 와이어(WIR2)(제3 본딩 와이어(WIR22))는 복수의 지점에서 드레인 상호접속부(DRI2)(제3 상호접속부)에 연결된다.
한편, 본딩 와이어(WIR1)의 다른 단부 및 본딩 와이어(WIR2)의 다른 단부 모두 외부 단자(예를 들어, 리드 프레임의 리드 단자)에 연결된다.
도면에 도시된 실시예에서, 기판(SUB)은 직사각형이다. 평면도에서 보았을 경우, 각 본딩 와이어(WIR1)는 기판(SUB)의 측부(SID1)(본 실시형태에서 제1 측부)에서 기판(SUB)의 외부까지 연장되며, 각 본딩 와이어(WIR2)는 기판(SUB)의 측부(SID1)에 대향하는 측 상인 측부(SID2)(본 실시형태에서 제3 측부)에서 기판(SUB)의 외부까지 연장된다. 따라서, 본딩 와이어(WIR1)와 본딩 와이어(WIR2) 간의 절연 파괴(dielectric breakdown) 발생의 위험을 감소시키는 것이 가능하다. 한편, 측부 SID1 및 SID2 모두, 기판(SUB)의 네 측부의 소스 상호접속부(SOI) 및 드레인 상호접속부(DRI)가 연장되는 방향과 교차하는 측부이다.
도 3은 본딩 와이어(WIR2)가 드레인 상호접속부(DRI)에 연결되는 지점을 예시하는 도해이다. 상술한 바와 같이, 본딩 와이어(WIR2)는 복수의 지점에서 드레인 상호접속부(DRI)에 연결된다. 연결 지점의 수가 n으로 설정될 경우, 드레인 상호접속부(DRI)의 길이는 L로 설정되고, 연결 지점들 간의 간격은 L/n이 된다. 또한, 드레인 상호접속부(DRI)의 단부에 가장 가까운 연결 지점과 드레인 상호접속부(DRI)의 단부 간의 간격은 L/(2n)이다. 도면에 도시된 실시예에서, n=3의 관계가 수립되고, 연결 지점들 간의 간격은 L/3이다. 드레인 상호접속부(DRI)의 단부에 가장 가까운 연결 지점과 드레인 상호접속부(DRI)의 단부 간의 간격은 L/6이다. 이 방식으로, 드레인 상호접속부(DRI)의 특정 부분 상에 전류가 집중되는 것을 억제하는 것이 가능하다.
한편, 본딩 와이어(WIR1)가 소스 상호접속부(SOI)에 연결되는 지점들도 또한 도 3에 도시된 실시예와 유사하다.
도 4는 트랜지스터 유닛(TRU)의 구성을 예시하는 평면도이다. 반도체 장치(SD)는 기판(SUB)을 이용하여 형성된다. 기판(SUB)에 소자 분리 영역(EI)이 형성된다. 소자 분리 영역(EI)은 복수의 트랜지스터(TR)가 형성되는 영역(이하에서, 소자 형성 영역으로 나타냄)을 다른 영역들로부터 분리한다. 소자 분리 영역(EI)은, 예를 들어 배리어 층(BAR)(도 5를 참조로 이후에 설명됨) 및 채널 층(CNL)(도 5를 참조로 이후에 설명됨)으로 고 농도(B)를 도입함으로써 저항이 증가하는 영역이다. 소자 분리 영역(EI)의 하단부는 버퍼 층(BUF)의 표면층에 위치한다.
각 트랜지스터 유닛(TRU)에 소자 형성 영역이 제공된다. 소자 형성 영역에 복수의 트랜지스터(TR)가 형성된다. 복수의 트랜지스터(TR)는 제2 방향(X 방향)으로 일렬로 세워진다. 복수의 트랜지스터(TR)는 게이트 전극(GE)을 갖는다. 복수의 게이트 전극(GE)은 먼저 한 방향(Y 방향)으로 서로에 대해 평행하게 연장된다. 구체적으로, 소자 형성 영역은 직사각형이다. 게이트 전극(GE)은 소자 형성 영역의 단측에 평행하게 연장된다. 게이트 전극(GE)은, 예를 들어 Au 또는 Al을 포함하는 금속으로 형성된다.
게이트 전극(GE)의 양 단부는 소자 분리 영역(EI) 상에 위치한다. 게이트 전극(GE)의 한 단부는 게이트 상호접속부(GEI)가 그 사이에 개재되어 게이트 플레이트(GEP)에 연결된다. 게이트 상호접속부(GEI)는 소자 분리 영역(EI) 위에 형성되고, 제2 방향(X 방향)으로 연장된다. 즉, 게이트 전극(GE)은 빗살형 형태를 갖는다.
소스 전극(SOE) 및 드레인 전극(DRE)은 게이트 전극(GE)들 사이에 교대로 제공된다. 즉, 소스 전극(SOE), 게이트 전극(GE), 드레인 전극(DRE) 및 게이트 전극(GE)은 제2 방향(X 방향)을 따라 상기 순서대로 소자 형성 영역에 반복적으로 배치된다. 복수의 소스 전극(SOE)은 소스 상호접속부(SOI)가 그 사이에 개재되어 서로에 대해 평행하게 연결되며, 복수의 드레인 전극(DRE)은 드레인 상호접속부(DRI)가 그 사이에 개재되어 서로에 대해 연결된다.
소스 상호접속부(SOI)는 소스 전극(SOE)과 일체형으로 형성되어, 소스 전극(SOE)의 일부일 수 있다. 유사하게, 드레인 상호접속부(DRI)는 드레인 전극(DRE)과 일체형으로 형성되어 드레인 전극(DRE)의 일부일 수 있다. 즉, 본 실시형태에서, 소스 전극(SOE) 및 드레인 전극(DRE)은 모두 빗살형 형태를 갖는다. 한편, 소스 전극(SOE) 및 드레인 전극(DRE)은 예를 들어 Al이다.
한편, 서로 인접한 트랜지스터 유닛(TRU)에 포함된 소스 상호접속부(SOI)는 소스 상호접속부(SOI)가 연장된 방향(도면에서 X 방향)으로 교대로 배치되고, 서로 인접한 트랜지스터 유닛(TRU)에 포함된 드레인 상호접속부(DRI)도 또한 교대로 배치된다.
도 5는 도 4의 단면 B-B'의 제1 실시예를 예시하는 도해이다. 기판(SUB)은 버퍼 층(BUF), 채널 층(CNL) 및 배리어 층(BAR)이 상기 순서대로 기판(SUB2) 상에 에피택셜 성장한 구성을 갖는다. 기판(SUB2)은, 예를 들어 p+ 형 벌크의 실리콘 기판이다. 버퍼 층(BUF)은 채널 층(CNL)과 기판(SUB2) 간의 버퍼이다. 버퍼 층(BUF)은 화합물 반도체 층, 예를 들어 AlN/GaN이 반복적으로 적층된 질화물 반도체 층이다. 채널 층(CNL)은 버퍼 층(BUF) 상에 에피택셜 성장한 층이다. 채널 층(CNL)은, 예를 들어 GaN이지만, AlGaN과 같은 다른 질화물 반도체 층일 수 있다. 배리어 층(BAR)은 채널 층(CNL)의 격자 상수와 상이한 격자 상수를 갖는 재료로 형성된다. 배리어 층(BAR)은 예를 들어 AlGaN이다. 배리어 층(BAR)이 형성되고, 따라서 캐리어로서 작용하는 2차원 전자 기체가 채널 층(CNL)에서 생성된다.
배리어 층(BAR) 상에 드레인 전극(DRE) 및 소스 전극(SOE)이 형성된다. 또한, 드레인 전극(DRE)과 소스 전극(SOE) 사이에 위치한 배리어 층(BAR) 영역 상에 절연 필름(INS2) 및 게이트 전극(GE)이 형성된다. 도면에 도시된 실시예에서, 절연 필름(INS2)은 또한 게이트 절연 필름으로서 작용한다. 도면에 도시된 실시예에서, 절연 필름(INS2)은, 예를 들어 비정질 상태의 Al2O3 또는 SiO2이다. 도면에 도시된 실시예에서, 게이트 전극(GE)에서 드레인 전극(DRE)까지의 거리는, 게이트와 드레인 간에 내전압(withstand voltage)을 제공하기 위해 게이트 전극(GE)에서 소스 전극(SOE)까지의 거리보다 더 길다.
도 6은 도 4의 단면 B-B'의 제2 실시예를 예시하는 도해이다. 도면에 도시된 실시예는, 게이트 전극(GE)과 배리어 층(BAR) 사이에 게이트 절연 필름(GINS) 대신에 화합물 반도체 층(GSL)이 형성되는 점을 제외하고는, 도 3에 도시된 제1 실시예의 구성과 동일한 구성을 갖는다. 화합물 반도체 층(GSL)은 기판(SUB2)의 도전형과 동일한 도전형(예를 들어, p형)을 갖는 질화물 반도체 층(예를 들어, AlGaN 또는 GaN)이다. 한편, 도면에 도시된 실시예에서, 배리어 층(BAR) 및 채널 층(CNL)은 기판(SUB2)의 도전형과 반대 도전형(예를 들어, n형)을 갖는 화합물 반도체 층이다.
도 7은 도 4의 단면 B-B'의 제3 실시예를 예시하는 도해이다. 도면에 도시된 실시예에서, 트랜지스터(TR)는 금속-절연체-반도체 헤테로접합 전계-효과 트랜지스터(metal-insulator-semiconductor hetero-junction field-effect transistor) (MIS-HJ-FET)이다. 구체적으로, 게이트 전극(GE)의 일부가 절연 필름(INS2)에 매립되고, 절연 필름(INS1)이 그 사이에 개재되어 배리어 층(BAR)에 연결된다. 절연 필름(INS2) 상에, 및 절연 필름(INS2)과 게이트 전극(GE) 사이에 절연 필름(INS1)이 형성된다. 도면에 도시된 실시예에서, 절연 필름(INS1)은 또한 게이트 절연 필름으로서도 작용한다. 도면에 도시된 실시예에서, 절연 필름(INS2)은 예를 들어 SiN 필름이다. 절연 필름(INS1)은, 예를 들어 비정질 상태의 Al2O3 또는 SiO2이다. 상기 구조에서, 채널 층(CNL)에 형성된 2차원 전자 기체는 게이트 전극(GE) 아래에 위치한 부분에서 차단된다. 상기 이유로 인해, 게이트 전극(GE)에 문턱 전압보다 더 작은 전압이 인가된 상태에서, 전류는 채널 층(CNL)을 통해 흐르지 않는다. 게이트 전극(GE)에 전압이 인가될 경우, 전류는 채널 층(CNL)을 통해 흐른다.
도 8은 도 4의 단면 B-B'의 제4 실시예를 예시하는 도해이다. 도면에 도시된 실시예에서, 트랜지스터(TR)는 금속-절연체-반도체 전계-효과 트랜지스터(MIS-FET)이며, 노멀리-오프(normally-off)형 트랜지스터이다. 구체적으로, 게이트 전극(GE)의 일부는 절연 필름(INS2) 및 배리어 층(BAR)을 통과하며 채널 층(CNL)에 닿는다. 절연 필름(INS2), 배리어 층(BAR) 및 채널 층(CNL)과 게이트 전극(GE) 사이에 절연 필름(INS1)이 형성된다. 절연 필름(INS1 및 INS2)의 구성은 도 6에 도시된 제2 실시예의 구성과 동일하다. 절연 필름(INS1)은 또한 게이트 절연 필름으로서도 작용한다. 채널 층(CNL)에 형성된 2차원 전자 기체는 게이트 전극(GE)에 의해 분리된다. 상기 이유로 인해, 게이트 전극(GE)에 전압이 인가되지 않은 상태에서, 전류는 채널 층(CNL)을 통해 흐르지 않는다. 문턱 전압 이상의 전압이 게이트 전극(GE)에 인가될 경우, 전류는 채널 층(CNL)을 통해 흐른다.
도 9는 도 4의 단면 B-B'의 제5 실시예를 예시하는 도해이다. 도면에 도시된 실시예에서, 트랜지스터(TR)는 접합 전계-효과 트랜지스터(J-FET)이며, 노멀리-오프형 트랜지스터이다. 구체적으로, 배리어 층(BAR)과 게이트 전극(GE) 사이에 제1 도전형 층(SEM)이 형성된다. 제1 도전형 층(SEM)은, 예를 들어 AlGaN이다.
도 10은 도 4의 선 C-C'를 따라 제공된 단면도이다. 소자 분리 영역(EI) 상에 절연 필름(INS2)이 또한 형성된다. 절연 필름(INS2) 상에 게이트 상호접속부(GEI)가 위치한다. 절연 필름(INS2) 상에 및 게이트 상호접속부(GEI) 상에 절연 중간층(INSL1)이 형성된다. 절연 중간층(INSL1)은, 예를 들어 SiN 필름으로 형성된다. 절연 중간층(INSL1)은 소자 형성 영역 상에 형성되지 않는다. 절연 중간층(INSL1) 상에 소스 상호접속부(SOI) 및 드레인 상호접속부(DRI)가 형성된다.
이어서, 반도체 장치(SD)의 제조 방법의 실시예를 설명할 것이다. 먼저, 버퍼 층(BUF), 채널 층(CNL) 및 배리어 층(BAR)을 상기 순서대로 기판(SUB2) 상에 에피택셜 성장시킨다. 한편, 기판(SUB2) 상에 버퍼 층(BUF) 및 채널 층(CNL)이 형성된 기판이 제조될 수 있다. 이어서, 배리어 층(BAR) 및 채널 층(CNL)에 소자 분리 영역(EI)이 형성된다.
이어서, 예를 들어 CVD법을 이용하여 배리어 층(BAR) 및 소자 분리 영역(EI) 상에 절연 필름(INS2)을 형성한다. 이어서, 스퍼터링 법을 이용하여 게이트 전극(GE), 게이트 상호접속부(GEI) 및 게이트 플레이트(GEP)로서 작용하는 필름을 절연 필름(INS2) 상에 형성한다. 이어서, 상기 필름을 선택적으로 제거한다. 그로써, 게이트 전극(GE), 게이트 상호접속부(GEI) 및 게이트 플레이트(GEP)가 형성된다. 이어서, CVD법을 이용하여 게이트 전극(GE) 및 절연 필름(INS2) 상에 절연 중간층(INSL1)을 형성한다.
이어서, 절연 중간층(INSL1) 상에 마스크 패턴을 형성하고, 마스크로서 마스크 패턴을 이용하여 절연 중간층(INSL1)을 식각한다. 그로써, 소자 형성 영역에 위치한 절연 중간층(INSL1) 부분을 제거한다. 이후에, 마스크 패턴을 제거한다.
이어서, 소스 전극(SOE), 소스 상호접속부(SOI), 드레인 전극(DRE) 및 드레인 상호접속부(DRI)로서 작용하는 금속 필름을, 예를 들어 스퍼터링 법을 이용하여 절연 중간층(INSL1) 상에, 및 소자 형성 영역 내에 위치한 배리어 층(BAR) 상에 형성한다. 이어서, 상기 금속 필름을 선택적으로 제거한다. 이로써, 소스 전극(SOE), 소스 상호접속부(SOI), 드레인 전극(DRE), 및 드레인 상호접속부(DRI)가 형성된다.
이후에, 본딩 와이어(WIR1)가 복수의 지점에서 소스 상호접속부(SOI)에 연결되고, 본딩 와이어(WIR2)가 복수의 지점에서 드레인 상호접속부(DRI)에 연결된다.
이어서, 본 실시형태의 효과를 설명할 것이다. 본 실시형태에 따라, 제1 트랜지스터 유닛(TRU1)에 포함된 소스 전극(SOE) 및 제2 트랜지스터 유닛(TRU2)에 포함된 소스 전극(SOE)에 제1 소스 상호접속부(SOI)가 연결된다. 또한, 제2 트랜지스터 유닛(TRU2)에 포함된 드레인 전극(DRE) 및 제3 트랜지스터 유닛(TRU3)에 포함된 드레인 전극(DRE)에 제1 드레인 상호접속부(DRI)가 연결된다. 상기 이유로 인해, 서로 인접한 트랜지스터 유닛(TRU)들 사이에 드레인 상호접속부(DRI) 및 소스 상호접속부(SOI) 중 임의의 하나만이 제공될 것이 요구된다. 따라서, 서로 인접한 트랜지스터 유닛(TRU)들 사이에 드레인 상호접속부(DRI) 및 소스 상호접속부(SOI) 모두가 배치된 경우에 비해, 서로 인접한 드레인 상호접속부(DRI) 및 소스 상호접속부(SOI) 사이에 필요하지 않은 간격 정도까지 상호접속부 폭이 증가할 수 있다. 따라서, 반도체 장치(SD)에 포함된 기생 저항에서 상호접속부에 의해 유발된 저항 성분을 감소시키는 것이 가능하다.
또한, 본딩 와이어(WIR1)는 복수의 지점에서 소스 상호접속부(SOI)에 연결되고, 본딩 와이어(WIR2)는 복수의 지점에서 드레인 상호접속부(DRI)에 연결된다. 따라서, 본딩 와이어(WIR1) 및 소스 상호접속부(SOI) 사이의 연결 저항, 및 본딩 와이어(WIR2) 및 드레인 상호접속부(DRI) 사이의 연결 저항 모두가 감소한다. 또한, 단위 길이당 본딩 와이어(WIR1 및 WIR2)의 저항이 반도체 칩 내의 소스 상호접속부 또는 드레인 상호접속부의 저항보다 훨씬 더 작으므로, 전체 상호접속부 저항 성분도 또한 감소한다.
특히, 본 실시형태에서, 트랜지스터(TR)의 채널이 채널 층(CNL)에 형성된다. 채널 층(CNL)은 화합물 반도체 층이며, 실리콘의 저항보다 낮은 저항을 갖는다. 이 경우, 트랜지스터(TR)의 기생 저항이 감소된 경우에도, 상호접속부 저항 또는 연결 저항이 더 크게 된 상태에서 화합물 반도체 층을 이용하는 의미가 감소한다. 본 실시형태에서, 상호접속부에 의해 유발된 저항 성분이 감소될 수 있으므로, 트랜지스터(TR)의 채널 층에 화합물 반도체 층을 사용하는 효과가 증가한다.
(제2 실시형태)
도 11은 제2 실시형태에 따른 반도체 장치(SD)의 구성을 예시하는 평면도이다. 본 실시형태에 따른 반도체 장치(SD)는, 후속하는 사항들을 제외하고는 제1 실시형태에 따른 반도체 장치(SD)의 구성과 동일한 구성을 갖는다.
먼저, 반도체 장치(SD)는 본딩 와이어(WIR1) 대신에 본딩 리본(LB1)(제1 본딩 리본(LB11) 및 제4 본딩 리본(LB12))을 포함하고, 본딩 와이어(WIR2) 대신에 본딩 리본(LB2)(제2 본딩 리본(LB21) 및 제3 본딩 리본(LB22))을 포함한다. 본딩 리본(LB1 및 LB2)은 모두 본딩 와이어(WIR1 및 WIR2)의 폭보다 더 큰 폭을 가지며, 단위 길이당 더 낮은 저항을 갖는다. 본딩 리본(LB1 및 LB2)의 폭은, 예를 들어 본딩 리본(LB1 및 LB2)의 두께의 10배보다 더 크다.
본딩 리본(LB1)이 연결되는 소스 상호접속부(SOI) 부분의 폭은 소스 상호접속부(SOI)의 다른 부분의 폭보다 더 크다. 유사하게, 본딩 리본(LB2)이 연결되는 드레인 상호접속부(DRI) 부분의 폭은 드레인 상호접속부(DRI)의 다른 부분의 폭보다 더 크다. 한편, 도면에 도시된 실시예에서, 소스 상호접속부(SOI) 및 드레인 상호접속부(DRI)의 폭은 제1 트랜지스터 유닛(TRU1)(또는 제3 트랜지스터 유닛(TRU3))을 향해 더 크게 되지만, 제2 트랜지스터 유닛(TRU2)을 향한 방향으로는 폭이 더 크게 되지 않는다. 상기 이유로 인해, 제2 트랜지스터 유닛(TRU2)의 유효 면적이 감소하지 않는다.
본 실시형태에서, 제1 실시형태에서와 동일한 효과가 또한 수득된다. 또한, 본딩 와이어(WIR1 및 WIR2) 대신에 본딩 리본(LB1 및 LB2)이 사용되므로, 드레인 상호접속부(DRI) 및 소스 상호접속부(SOI)와 외부 단자 간의 저항을 감소시키는 것이 가능하다. 또한, 각 연결 지점의 면적도 또한 증가하므로, 드레인 상호접속부(DRI)와 본딩 리본(LB2) 간의 연결 저항도 또한 감소할 뿐만 아니라, 소스 상호접속부(SOI)와 본딩 리본(LB1) 간의 연결 저항도 감소한다. 따라서, 트랜지스터(TR)의 채널 층에 화합물 반도체 층을 사용하는 효과가 더욱 증가한다.
(제3 실시형태)
도 12는 제3 실시형태에 따른 반도체 장치(SD)의 구성을 예시하는 평면도이다. 본 실시형태에 따른 반도체 장치(SD)는 후속하는 사항들을 제외하고는 제1 실시형태에 따른 반도체 장치(SD)의 구성과 동일한 구성을 갖는다.
먼저, 본딩 와이어(WIR1) 및 본딩 와이어(WIR2)는 모두 소스 상호접속부(SOI) 및 드레인 상호접속부(DRI)에 교차하는 방향(예를 들어, 수직인 방향)으로 연장된다. 각 본딩 와이어(WIR1)는 모든 소스 상호접속부(SOI)(예를 들어, 소스 상호접속부(SOI1)(제1 상호접속부) 및 소스 상호접속부(SOI2)(제4 상호접속부))에 연결된다. 또한, 각 본딩 와이어(WIR2)는 모든 드레인 상호접속부(DRI)(예를 들어, 드레인 상호접속부(DRI1)(제2 상호접속부) 및 드레인 상호접속부(DRI2)(제3 상호접속부))에 연결된다.
평면도에서 보았을 경우, 소스 상호접속부(SOI)에 연결되지 않은 측부 상의 본딩 와이어(WIR1) 단부는 측부(SID1 및 SID2)와 상이한 측부(SID3)(본 실시형태에서 제1 측부), 즉, 소스 상호접속부(SOI) 및 드레인 상호접속부(DRI)에 평행한 방향의 측부에서 기판(SUB)의 외부까지 연장된다. 또한, 드레인 상호접속부(DRI)에 연결되지 않은 측부 상의 본딩 와이어(WIR2) 단부는 측부(SID3)에 대향하는 측 상의 측부(SID4) (본 실시형태에서 제2 측부)에서 기판(SUB)의 외부까지 연장된다.
본 실시형태에 따라, 복수의 본딩 와이어(WIR1)는 하나의 소스 상호접속부(SOI)에 연결되고, 복수의 본딩 와이어(WIR2)는 하나의 드레인 상호접속부(DRI)에 연결된다. 상기 이유로 인해, 본딩 와이어(WIR1)와 소스 상호접속부(SOI) 간의 연결 저항 및 본딩 와이어(WIR2)와 드레인 상호접속부(DRI) 간의 연결 저항 모두가 감소한다. 따라서, 제1 실시형태에서와 동일한 효과가 수득된다.
한편, 본 실시형태에서, 도 13에 도시된 바와 같이, 본딩 와이어(WIR1 및 WIR2) 대신에 본딩 리본(LB1 및 LB2)을 사용할 수 있다. 이 경우, 제2 실시형태에서와 동일한 효과가 수득된다. 또한, 본딩 리본에 연결된 소스 상호접속부(SOI) 및 드레인 상호접속부(DRI) 부분이 넓혀질 필요가 없다. 따라서, 제2 실시형태와 비교하여, 트랜지스터 유닛(TRU)의 유효 면적을 증가시키는 것이 가능하다.
또한, 평면도에서 볼 경우, 본딩 리본(LB1) 및 본딩 리본(LB2)은 서로 반대 방향으로 연장된다. 따라서, 본딩 리본(LB1)과 본딩 리본(LB2) 간의 절연 파괴 발생 위험을 감소시키는 것이 가능하다.
(제4 실시형태)
도 14는 제4 실시형태에 따른 반도체 장치(SD)의 구성을 예시하는 평면도이며, 도 15는 도 14에 도시된 반도체 장치(SD)의 선 D-D'을 따라 제공된 단면도이다. 도 14는 제1 실시형태의 도 1에 상응하고, 도 15는 제1 실시형태의 도 10에 상응한다. 본 실시형태에 따른 반도체 장치(SD)는 후속하는 사항들을 제외하고는 제1 또는 제2 실시형태에 따른 반도체 장치(SD)의 구성과 동일한 구성을 갖는다. 도면들은 제1 실시형태에서와 동일한 경우를 도시한다.
먼저, 반도체 장치(SD)는 복수의 드레인 패드 전극(DRP)(제2 상부층 도전성 패턴 및 제3 상부층 도전체 패턴), 복수의 드레인 콘택(DRC)(제2 연결 부재 및 제3 연결 부재), 복수의 소스 패드 전극(SOP)(제1 상부층 도전성 패턴 및 제4 상부층 도전체 패턴), 및 복수의 소스 콘택(SOC)(제1 연결 부재 및 제4 연결 부재)를 포함한다.
소스 패드 전극(SOP) 및 드레인 패드 전극(DRP)은 모두 드레인 상호접속부(DRI) 및 소스 상호접속부(SOI) 위에 제공되고, 드레인 상호접속부(DRI) 및 소스 상호접속부(SOI)의 폭보다 큰 폭을 갖는다. 소스 패드 전극(SOP) 및 드레인 패드 전극(DRP)은 제2 방향(도면에서 X 방향)으로 연장된다.
도 14에 도시된 바와 같이, 소스 패드 전극(SOP)의 적어도 일부는 소스 상호접속부(SOI)와 중첩되며, 드레인 패드 전극(DRP)의 적어도 일부는 드레인 상호접속부(DRI)와 중첩된다. 복수의 소스 콘택(SOC)은 소스 패드 전극(SOP) 및 소스 상호접속부(SOI)가 서로 중첩되는 영역에 위치한다. 또한, 복수의 드레인 콘택(DRC)은 드레인 패드 전극(DRP) 및 드레인 상호접속부(DRI)가 서로 중첩되는 영역에 위치한다. 소스 콘택(SOC)은 소스 상호접속부(SOI)를 소스 패드 전극(SOP)에 연결하고, 드레인 콘택(DRC)은 드레인 상호접속부(DRI)를 드레인 패드 전극(DRP)에 연결한다. 소스 상호접속부(SOI)의 피상 저항(apparent resistance)을 낮추기 위해 소스 패드 전극(SOP)이 제공되며, 드레인 상호접속부(DRI)의 피상 저항을 낮추기 위해 드레인 패드 전극(DRP)이 제공된다.
도 15에 도시된 바와 같이, 소스 상호접속부(SOI), 드레인 상호접속부(DRI) 및 절연 중간층(INSL1) 상에 절연 중간층(INSL2)이 형성된다. 절연 중간층(INSL2)은, 예를 들어 실리콘 산화물 필름이다. 절연 중간층(INSL2) 상에 소스 패드 전극(SOP) 및 드레인 패드 전극(DRP)을 형성하고, 절연 중간층(INSL2)에 소스 콘택(SOC) 및 드레인 콘택(DRC)이 매립된다. 소스 콘택(SOC)은 소스 패드 전극(SOP)과 일체형으로 형성될 수 있다. 유사하게, 드레인 콘택(DRC)은 드레인 패드 전극(DRP)과 일체형으로 형성될 수 있다. 소스 패드 전극(SOP) 및 드레인 패드 전극(DRP)은, 예를 들어 Al과 같은 금속으로 형성된다.
또한, 도 14에 도시된 바와 같이, 평면도에서 보았을 경우, 제1 드레인 상호접속부(DRI1)에 연결된 드레인 패드 전극(DRP)(제1 드레인 패드 전극(DRP1))의 일부는 제1 트랜지스터 유닛(TRU1)과 중첩된다. 또한, 제1 소스 상호접속부(SOI1)에 연결된 소스 패드 전극(SOP)(제1 소스 패드 전극(SOP1))의 일부는 제1 트랜지스터 유닛(TRU1) 및 제2 트랜지스터 유닛(TRU2) 중 적어도 하나와 중첩된다. 또한, 제2 드레인 상호접속부(DRI2)에 연결된 제2 드레인 패드 전극(DRP2)의 일부는 제2 트랜지스터 유닛(TRU2) 및 제3 트랜지스터 유닛(TRU3) 중 적어도 하나와 중첩된다. 또한, 제2 소스 상호접속부(SOI2)에 연결된 제2 소스 패드 전극(SOP2)의 일부는 제3 트랜지스터 유닛(TRU3)과 중첩된다. 이 방식으로, 반도체 장치(SD)의 평면 형태가 증가하지 않은 경우에도, 드레인 패드 전극(DRP) 및 소스 패드 전극(SOP)의 평면 형태를 증가시키는 것이 가능하고, 소스 전극(SOE)의 피상 저항 및 드레인 전극(DRE)의 피상 저항을 추가로 감소시키는 것이 가능하다.
도면에 도시된 실시예에서, 제1 소스 패드 전극(SOP1)의 일부는 제1 트랜지스터 유닛(TRU1)과 중첩되고, 제1 소스 패드 전극(SOP1)의 다른 일부는 제2 트랜지스터 유닛(TRU2)과 중첩된다. 제1 트랜지스터 유닛(TRU1)과 중첩되는 제1 소스 패드 전극(SOP1) 부분의 폭 및 제2 트랜지스터 유닛(TRU2)과 중첩되는 제1 소스 패드 전극(SOP1) 부분의 폭은 서로 실질적으로 동일하다. 또한, 제2 드레인 패드 전극(DRP2)의 일부는 제2 트랜지스터 유닛(TRU2)과 중첩되고, 제2 드레인 패드 전극(DRP2)의 다른 일부는 적어도 하나의 제3 트랜지스터 유닛(TRU3)과 중첩된다. 제2 트랜지스터 유닛(TRU2)과 중첩되는 제2 드레인 패드 전극(DRP2) 부분의 폭 및 제3 트랜지스터 유닛(TRU3)과 중첩되는 제2 드레인 패드 전극(DRP2) 부분의 폭은 서로 실질적으로 동일하다.
하지만, 제1 트랜지스터 유닛(TRU1)과 중첩되는 제1 소스 패드 전극(SOP1) 부분의 폭 및 제2 트랜지스터 유닛(TRU2)과 중첩되는 제1 소스 패드 전극(SOP1) 부분의 폭은 서로 상이할 수 있다. 또한, 제2 트랜지스터 유닛(TRU2)과 중첩되는 제2 드레인 패드 전극(DRP2) 부분의 폭 및 제3 트랜지스터 유닛(TRU3)과 중첩되는 제2 드레인 패드 전극(DRP2) 부분의 폭도 또한 서로 상이할 수 있다.
또한, 제1 드레인 패드 전극(DRP1)은 제2 트랜지스터 유닛(TRU2)과만 중첩될 수 있으며, 제2 소스 패드 전극(SOP2)은 제3 트랜지스터 유닛(TRU3)과만 중첩될 수 있다.
또한, 도 15에 도시된 바와 같이, 게이트 패드 전극(GEP)은 소스 패드 전극(SOP) 및 드레인 패드 전극(DRP)과 동일한 층 상에 형성된다. 게이트 패드 전극(GEP2)은 절연 중간층(INSL2)에 매립된 게이트 콘택(GEC)을 통해 게이트 플레이트(GEP)에 연결된다.
본딩 리본(LB1)(또는 본딩 와이어(WIR1))은 소스 패드 전극(SOP)에 연결되고, 본딩 리본(LB2)(또는 본딩 와이어(WIR2))은 드레인 패드 전극(DRP)에 연결된다. 소스 패드 전극(SOP)에 대한 본딩 리본(LB1)(또는 본딩 와이어(WIR1))의 연결 구조는 제1 또는 제2 실시형태에서의 소스 상호접속부(SOI)에 대한 본딩 와이어(WIR1)의 연결 구조와 동일하다. 또한, 드레인 패드 전극(DRP)에 대한 본딩 리본(LB2)(또는 본딩 와이어(WIR2))의 연결 구조는 제1 또는 제2 실시형태에서의 드레인 상호접속부(DRI)에 대한 본딩 와이어(WIR2)의 연결 구조와 동일하다.
본 실시형태에서, 제1 또는 제2 실시형태에서와 동일한 효과가 또한 수득된다. 또한, 소스 패드 전극(SOP) 및 드레인 패드 전극(DRP)이 제공되므로, 소스 전극(SOE)의 피상 저항 및 드레인 전극(DRE)의 피상 저항을 낮추는 것이 가능하다.
(제5 실시형태)
도 16은 제5 실시형태에 따른 반도체 장치(SD)의 구성을 예시하는 도해이다. 본 실시형태에 따른 반도체 장치(SD)는 후속하는 사항을 제외하고는 제3 실시형태에 따른 반도체 장치(SD)의 구성과 동일한 구성을 갖는다.
먼저, 반도체 장치(SD)는 제4 실시형태에 따른 드레인 패드 전극(DRP) 및 소스 패드 전극(SOP)을 포함한다. 본딩 리본(LB1)(또는 본딩 와이어(WIR1))이 소스 패드 전극(SOP)에 연결되고, 본딩 리본(LB2)(또는 본딩 와이어(WIR2))이 드레인 패드 전극(DRP)에 연결된다. 소스 패드 전극(SOP)에 대한 본딩 리본(LB1)(또는 본딩 와이어(WIR1)의 연결 구조는 제3 실시형태에서의 소스 상호접속부(SOI)에 대한 본딩 와이어(WIR1)의 연결 구조와 동일하다. 또한, 드레인 패드 전극(DRP)에 대한 본딩 리본(LB2)(또는 본딩 와이어(WIR2))의 연결 구조는 제3 실시형태에서의 드레인 상호접속부(DRI)에 대한 본딩 와이어(WIR2)의 연결 구조와 동일하다.
본 실시형태에서, 제4 실시형태에서와 동일한 효과가 또한 수득된다.
(제6 실시형태)
도 17은 제6 실시형태에 따른 전자 장치(ED)의 구성을 예시하는 도해이다. 전자 장치(ED)는 반도체 장치(SD)를 포함한다. 반도체 장치(SD)의 구성은 제1 내지 제5 실시형태 중 임의의 것에 도시된 것과 같다.
반도체 장치(SD)는 지지 부재(HLD) 상에 장착된다. 지지 부재(HLD)는, 예를 들어 반도체 패키지의 리드 프레임이며, 게이트 단자(GET), 소스 단자(SOT) 및 드레인 단자(DRT)를 포함한다. 게이트 단자(GET)는 본딩 와이어(WIR3)(또는 본딩 리본)을 통해 게이트 패드 전극(GEP2)에 연결된다. 소스 단자(SOT)는 본딩 와이어(WIR1)(또는 본딩 리본(LB1))을 통해 소스 패드 전극(SOP)에 연결되며, 드레인 단자(DRT)는 본딩 와이어(WIR2)(또는 본딩 리본(LB2))를 통해 드레인 패드 전극(DRP)에 연결된다. 도면에 도시된 실시예에서, 소스 단자(SOT), 드레인 단자(DRT) 및 게이트 단자(GET)는 반도체 장치(SD)를 기준으로 동일한 방향에 위치한다. 한편, 반도체 장치(SD)는 다이 패드(DP) 상에 장착된다.
하지만, 도 18에 도시된 바와 같이, 소스 단자(SOT) 및 드레인 단자(DRT)는 반도체 장치(SD)를 기준으로 서로 대향하는 측 상에 위치할 수 있다. 이 경우, 비교적 낮은 전위를 갖는 소스 단자(SOT)와 동일한 측 상에 게이트 단자(GET)가 위치하는 것이 바람직하다. 이 방식으로, 게이트 단자(GET)와 다른 단자 사이에서 절연 파괴의 발생을 억제하는 것이 가능하다.
본 실시형태에서, 제1 내지 제5 실시형태 중 임의의 것과 동일한 효과가 또한 수득된다.
상술한 바와 같이, 본 발명자들에 의해 고안된 본 발명을 그의 실시형태를 기초로 구체적으로 설명하였지만, 본 발명은 상술한 실시형태들로 제한되지 않으며, 본 발명의 범위에서 벗어나지 않고 다양한 변형 및 변경이 이루어질 수 있음은 물론이다.
본 발명은 상기 실시형태로 제한되지 않으며 본 발명의 범위 및 사상으로부터 벗어나지 않고 변형 및 변경될 수 있음이 명백하다.

Claims (10)

  1. 반도체 장치로서,
    기판; 및
    상기 기판에 형성되며 제1 방향으로 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛의 순서로 나란히 배치되는, 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛
    을 포함하고,
    상기 제1 트랜지스터 유닛, 상기 제2 트랜지스터 유닛 및 상기 제3 트랜지스터 유닛은 모두 게이트 전극들이 상기 제1 방향으로 연장된 복수의 트랜지스터를 포함하고,
    상기 반도체 장치는,
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 트랜지스터 유닛과 상기 제2 트랜지스터 유닛 사이에 연장되고, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들 및 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제1 상호접속부;
    상기 제1 트랜지스터 유닛이 그 사이에 개재되어 상기 제1 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제2 상호접속부;
    상기 제2 방향으로 상기 제2 트랜지스터 유닛과 상기 제3 트랜지스터 유닛 사이에 연장되며, 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들 및 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제3 상호접속부;
    상기 제3 트랜지스터 유닛이 그 사이에 개재되어 상기 제3 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제4 상호접속부;
    복수의 지점에서 상기 제1 상호접속부에 연결된 제1 본딩 부재;
    복수의 지점에서 상기 제2 상호접속부에 연결된 제2 본딩 부재;
    복수의 지점에서 상기 제3 상호접속부에 연결된 제3 본딩 부재; 및
    복수의 지점에서 상기 제4 상호접속부에 연결된 제4 본딩 부재
    를 더 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 본딩 부재, 상기 제2 본딩 부재, 상기 제3 본딩 부재 및 상기 제4 본딩 부재는 본딩 와이어인 반도체 장치.
  3. 제1항에 있어서,
    상기 기판은 직사각형이고,
    평면도에서 보았을 경우,
    상기 제1 본딩 부재 및 상기 제4 본딩 부재는 상기 기판의 제1측으로부터 상기 기판의 외부까지 연장되고,
    상기 제2 본딩 부재 및 상기 제3 본딩 부재는 상기 기판의 제1측에 대향하는 제2측으로부터 상기 기판의 외부까지 연장되는 반도체 장치.
  4. 제1항에 있어서,
    상기 연결 지점의 수가 n으로 설정되고 상기 본딩 부재가 연결되는 상호접속부의 길이가 L로 설정될 경우,
    상기 제1 본딩 부재, 상기 제2 본딩 부재, 상기 제3 본딩 부재 및 상기 제4 본딩 부재는 각각, 상기 연결 지점들 간의 간격이 L/n이고,
    상기 상호접속부의 단부에 가장 가까운 연결 지점과 상기 상호접속부의 단부 간의 간격이 L/(2n)이도록 구성되는 반도체 장치.
  5. 반도체 장치로서,
    기판; 및
    상기 기판에 형성되고 제1 방향으로 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛의 순서로 나란히 배치되는, 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛
    을 포함하고,
    상기 제1 트랜지스터 유닛, 상기 제2 트랜지스터 유닛 및 상기 제3 트랜지스터 유닛은 모두 게이트 전극들이 상기 제1 방향으로 연장된 복수의 트랜지스터를 포함하고,
    상기 반도체 장치는,
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 트랜지스터 유닛과 상기 제2 트랜지스터 유닛 사이에 연장되고, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들 및 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제1 상호접속부;
    상기 제1 트랜지스터 유닛이 그 사이에 개재되어 상기 제1 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제2 상호접속부;
    상기 제2 방향으로 상기 제2 트랜지스터 유닛과 상기 제3 트랜지스터 유닛 사이에 연장되며, 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들 및 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제3 상호접속부;
    상기 제3 트랜지스터 유닛이 그 사이에 개재되어 상기 제3 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제4 상호접속부;
    평면도에서 보았을 경우 상기 제1 상호접속부 및 상기 제4 상호접속부에 교차하는 방향으로 연장되며, 상기 제1 상호접속부 및 상기 제4 상호접속부 각각에 연결된 제1 본딩 부재; 및
    평면도에서 보았을 경우 상기 제2 상호접속부 및 상기 제3 상호접속부에 교차하는 방향으로 연장되며, 상기 제2 상호접속부 및 상기 제3 상호접속부 각각에 연결된 제2 본딩 부재
    를 더 포함하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 본딩 부재 및 상기 제2 본딩 부재는 본딩 리본인 반도체 장치.
  7. 제5항에 있어서,
    복수의 상기 제1 본딩 부재 및 복수의 상기 제2 본딩 부재를 더 포함하는 반도체 장치.
  8. 제5항에 있어서,
    상기 기판은 직사각형이고,
    평면도에서 보았을 경우,
    상기 제1 본딩 부재는 상기 기판의 제1측으로부터 상기 기판의 외부까지 연장되고,
    상기 제2 본딩 부재는 상기 기판의 제1측에 대향하는 제2측으로부터 상기 기판의 외부까지 연장되는 반도체 장치.
  9. 반도체 장치로서,
    제1 방향으로 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛의 순서로 나란히 배치되는, 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛을 포함하고,
    상기 제1 트랜지스터 유닛, 상기 제2 트랜지스터 유닛 및 상기 제3 트랜지스터 유닛은 모두 게이트 전극들이 상기 제1 방향으로 연장된 복수의 트랜지스터를 포함하고,
    상기 반도체 장치는,
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 트랜지스터 유닛과 상기 제2 트랜지스터 유닛 사이에 연장되고, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들 및 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제1 상호접속부;
    상기 제1 트랜지스터 유닛이 그 사이에 개재되어 상기 제1 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제2 상호접속부;
    상기 제2 방향으로 상기 제2 트랜지스터 유닛과 상기 제3 트랜지스터 유닛 사이에 연장되며, 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들 및 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제3 상호접속부;
    상기 제3 트랜지스터 유닛이 그 사이에 개재되어 상기 제3 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제4 상호접속부;
    상기 제1 상호접속부 위에 제공되며, 상기 제1 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제1 상부층 도전성 패턴;
    상기 제1 상호접속부를 상기 제1 상부층 도전성 패턴에 연결하는 제1 연결 부재;
    상기 제2 상호접속부 위에 제공되며, 상기 제2 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제2 상부층 도전성 패턴;
    상기 제2 상호접속부를 상기 제2 상부층 도전성 패턴에 연결하는 제2 연결 부재;
    상기 제3 상호접속부 위에 제공되며, 상기 제3 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제3 상부층 도전체 패턴;
    상기 제3 상호접속부를 상기 제3 상부층 도전체 패턴에 연결하는 제3 연결 부재;
    상기 제4 상호접속부 위에 제공되며, 상기 제4 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제4 상부층 도전체 패턴;
    복수의 지점에서 상기 제1 상부층 도전성 패턴에 연결된 제1 본딩 부재;
    복수의 지점에서 상기 제2 상부층 도전성 패턴에 연결된 제2 본딩 부재;
    복수의 지점에서 상기 제3 상부층 도전체 패턴에 연결된 제3 본딩 부재; 및
    복수의 지점에서 상기 제4 상부층 도전체 패턴에 연결된 제4 본딩 부재
    를 더 포함하는 반도체 장치.
  10. 반도체 장치로서,
    제1 방향으로 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛의 순서로 나란히 배치되는, 제1 트랜지스터 유닛, 제2 트랜지스터 유닛 및 제3 트랜지스터 유닛을 포함하고,
    상기 제1 트랜지스터 유닛, 상기 제2 트랜지스터 유닛 및 상기 제3 트랜지스터 유닛은 모두 게이트 전극들이 상기 제1 방향으로 연장되는 복수의 트랜지스터를 포함하고,
    상기 반도체 장치는,
    상기 제1 방향과 교차하는 제2 방향으로 상기 제1 트랜지스터 유닛과 상기 제2 트랜지스터 유닛 사이에 연장되고, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들 및 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제1 상호접속부;
    상기 제1 트랜지스터 유닛이 그 사이에 개재되어 상기 제1 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제1 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제2 상호접속부;
    상기 제2 방향으로 상기 제2 트랜지스터 유닛과 상기 제3 트랜지스터 유닛 사이에 연장되며, 상기 제2 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들 및 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 드레인 전극들에 연결된 제3 상호접속부;
    상기 제3 트랜지스터 유닛이 그 사이에 개재되어 상기 제3 상호접속부에 대향하는 측 상에 위치하고, 상기 제2 방향으로 연장되며, 상기 제3 트랜지스터 유닛의 복수의 트랜지스터의 소스 전극들에 연결된 제4 상호접속부;
    상기 제1 상호접속부 위에 제공되며, 상기 제1 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제1 상부층 도전성 패턴;
    상기 제1 상호접속부를 상기 제1 상부층 도전성 패턴에 연결하는 제1 연결 부재;
    상기 제2 상호접속부 위에 제공되며, 상기 제2 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제2 상부층 도전성 패턴;
    상기 제2 상호접속부를 상기 제2 상부층 도전성 패턴에 연결하는 제2 연결 부재;
    상기 제3 상호접속부 위에 제공되며, 상기 제3 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제3 상부층 도전체 패턴;
    상기 제3 상호접속부를 상기 제3 상부층 도전체 패턴에 연결하는 제3 연결 부재;
    상기 제4 상호접속부 위에 제공되며, 상기 제4 상호접속부의 폭보다 더 큰 폭을 갖고 상기 제2 방향으로 연장된 제4 상부층 도전체 패턴;
    평면도에서 보았을 경우 상기 제1 상부층 상호접속부 및 상기 제4 상부층 상호접속부에 교차하는 방향으로 연장되며, 상기 제1 상부층 상호접속부 및 상기 제4 상부층 상호접속부 각각에 연결된 제1 본딩 부재; 및
    평면도에서 보았을 경우 상기 제2 상부층 상호접속부 및 상기 제3 상부층 상호접속부에 교차하는 방향으로 연장되며, 상기 제2 상부층 상호접속부 및 상기 제3 상부층 상호접속부 각각에 연결된 제2 본딩 부재
    를 더 포함하는 반도체 장치.
KR20140124913A 2013-09-24 2014-09-19 반도체 장치 KR20150033553A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013196874A JP6211867B2 (ja) 2013-09-24 2013-09-24 半導体装置
JPJP-P-2013-196874 2013-09-24

Publications (1)

Publication Number Publication Date
KR20150033553A true KR20150033553A (ko) 2015-04-01

Family

ID=52690208

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20140124913A KR20150033553A (ko) 2013-09-24 2014-09-19 반도체 장치

Country Status (4)

Country Link
US (1) US10032736B2 (ko)
JP (1) JP6211867B2 (ko)
KR (1) KR20150033553A (ko)
CN (2) CN204216038U (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6827776B2 (ja) 2016-11-15 2021-02-10 ローム株式会社 半導体デバイス
JP2019121785A (ja) * 2017-12-27 2019-07-22 ローム株式会社 半導体装置およびその製造方法
JP7178184B2 (ja) * 2018-06-07 2022-11-25 ローム株式会社 半導体装置
US10763334B2 (en) 2018-07-11 2020-09-01 Cree, Inc. Drain and/or gate interconnect and finger structure
US10600746B2 (en) 2018-07-19 2020-03-24 Cree, Inc. Radio frequency transistor amplifiers and other multi-cell transistors having gaps and/or isolation structures between groups of unit cell transistors
JP7128715B2 (ja) * 2018-10-19 2022-08-31 新電元工業株式会社 半導体リレー素子及び半導体リレーモジュール
JP7260224B2 (ja) 2019-01-18 2023-04-18 ローム株式会社 半導体装置
US11417746B2 (en) * 2019-04-24 2022-08-16 Wolfspeed, Inc. High power transistor with interior-fed fingers
JP7061983B2 (ja) * 2019-04-26 2022-05-02 三菱電機株式会社 半導体装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01268038A (ja) * 1988-04-19 1989-10-25 Sanyo Electric Co Ltd ワイヤボンディング方法とボンディングツール及び半導体装置
US6222210B1 (en) * 1998-04-14 2001-04-24 The United States Of America As Represented By The Secretary Of The Air Force Complementary heterostructure integrated single metal transistor apparatus
JP2000133730A (ja) 1998-10-22 2000-05-12 Fuji Electric Co Ltd 半導体装置
JP3712111B2 (ja) * 2001-03-30 2005-11-02 ユーディナデバイス株式会社 電力増幅用半導体装置
KR100918180B1 (ko) * 2003-03-04 2009-09-22 삼성전자주식회사 쉬프트 레지스터
US20040217488A1 (en) * 2003-05-02 2004-11-04 Luechinger Christoph B. Ribbon bonding
KR100553935B1 (ko) * 2003-08-20 2006-02-24 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
JP2007243018A (ja) * 2006-03-10 2007-09-20 Toshiba Corp 半導体装置のセル配置方法
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
CN101371345B (zh) * 2006-07-12 2010-06-02 株式会社东芝 高频用半导体器件
JP5192163B2 (ja) * 2007-03-23 2013-05-08 住友電工デバイス・イノベーション株式会社 半導体装置
US7882482B2 (en) * 2007-10-12 2011-02-01 Monolithic Power Systems, Inc. Layout schemes and apparatus for high performance DC-DC output stage
JP5106041B2 (ja) * 2007-10-26 2012-12-26 株式会社東芝 半導体装置
JP2009206140A (ja) 2008-02-26 2009-09-10 Sumitomo Electric Ind Ltd パワーモジュール
JP2010278333A (ja) * 2009-05-29 2010-12-09 Furukawa Electric Co Ltd:The 半導体装置およびその製造方法
JP5577628B2 (ja) * 2009-06-05 2014-08-27 トヨタ自動車株式会社 半導体装置
JP5293666B2 (ja) 2010-03-29 2013-09-18 富士電機株式会社 半導体装置
JP2012015203A (ja) * 2010-06-29 2012-01-19 On Semiconductor Trading Ltd 半導体装置およびその製造方法
JP5707413B2 (ja) 2010-10-01 2015-04-30 シャープ株式会社 窒化物半導体装置
JP2012109455A (ja) * 2010-11-18 2012-06-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2012174996A (ja) * 2011-02-23 2012-09-10 Fujitsu Ltd 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
CN204216038U (zh) 2015-03-18
US20150084135A1 (en) 2015-03-26
CN104465610B (zh) 2018-10-19
US10032736B2 (en) 2018-07-24
JP6211867B2 (ja) 2017-10-11
JP2015065213A (ja) 2015-04-09
CN104465610A (zh) 2015-03-25

Similar Documents

Publication Publication Date Title
JP6338832B2 (ja) 半導体装置
JP6211867B2 (ja) 半導体装置
JP6347685B2 (ja) 半導体装置
JP5608322B2 (ja) 双方向スイッチ
JP5728258B2 (ja) 半導体装置
JP6096109B2 (ja) アイランドトポロジを用いる高密度窒化ガリウム装置
JP6348703B2 (ja) 半導体装置及びその製造方法
CN105789307A (zh) 半导体器件及其制造方法
US10069002B2 (en) Bond-over-active circuity gallium nitride devices
JP2014036115A (ja) 半導体装置
US9153683B2 (en) Semiconductor device
US11245007B2 (en) Wide-bandgap semiconductor device including gate fingers between bond pads
US9893015B2 (en) Semiconductor device
JP2017201722A (ja) 半導体装置
WO2018159018A1 (ja) 半導体装置
US20240088282A1 (en) Semiconductor device and semiconductor module
CN106558579B (zh) 半导体装置

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid