TWI536733B - 共模雜訊抑制裝置 - Google Patents

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TWI536733B
TWI536733B TW103119076A TW103119076A TWI536733B TW I536733 B TWI536733 B TW I536733B TW 103119076 A TW103119076 A TW 103119076A TW 103119076 A TW103119076 A TW 103119076A TW I536733 B TWI536733 B TW I536733B
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吳宗霖
黃揚智
蕭志穎
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國立臺灣大學
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Description

共模雜訊抑制裝置
本發明是有關於一種裝置，特別是指一種共模雜訊抑制裝置。
習知共模雜訊抑制裝置主要是利用集總式元件來實現，其通常利用對稱差動傳輸線中間電位等效上接地的特性，將習知共模雜訊抑制裝置所包含的二個差動傳輸路徑分別以一電感耦合式全通濾波器或一低通濾波器來實現。
因此，習知共模雜訊抑制裝置具有以下缺點：
1.難以設計。當使用該等電感耦合式全通濾波器來實現該等差動傳輸路徑時，需要於每一差動傳輸路徑中設置二個相互電磁性耦合的電感器，同時微調該等電感器的自感與互感的大小以達到所需的頻率響應，造成習知共模雜訊抑制裝置的設計較困難且費時。
2.使用頻率範圍受限。當使用該等低通濾波器來實現該等差動傳輸路徑時，會造成習知共模雜訊抑制裝置的使用頻率範圍較受限。
因此，本發明之目的，即在提供一種易於設計的共模雜訊抑制裝置。
於是本發明共模雜訊抑制裝置，包含至少一個電容性全通濾波模組。
該電容性全通濾波模組包括：一第一參考節點及第一及第二差動傳輸電路。
該第一及第二差動傳輸電路分別電連接該第一參考節點，該第一及第二差動傳輸電路中的每一者具有一輸入端及一輸出端並包括：第一及第二電容性元件、一第一電感器、一第三電容性元件及一第二電感器。
串聯的該第一及第二電容性元件電連接在該輸入端及該輸出端之間。
該第一電感器電連接在該輸入端與該輸出端之間。
串聯的該第三電容性元件及該第二電感器電連接在該第一及第二電容性元件之一第一共同節點與該第一參考節點之間。
10‧‧‧電容性全通濾波模組
30‧‧‧電感耦合式全通濾波模組
1‧‧‧第一差動傳輸電路
1’‧‧‧第二差動傳輸電路
11‧‧‧第一電容性元件
111‧‧‧電容器
11a‧‧‧第一電容性元件
112‧‧‧二極體
11b‧‧‧第一電容性元件
113‧‧‧電晶體
12‧‧‧第二電容性元件
121‧‧‧電容器
12a‧‧‧第二電容性元件
122‧‧‧二極體
12b‧‧‧第二電容性元件
123‧‧‧電晶體
13‧‧‧第一電感器
14‧‧‧第三電容性元件
141‧‧‧電容器
14a‧‧‧第三電容性元件
142‧‧‧二極體
14b‧‧‧第三電容性元件
143‧‧‧電晶體
15‧‧‧第二電感器
2‧‧‧第一雜訊抑制電路
21‧‧‧電容器
2a‧‧‧第一雜訊抑制電路
22‧‧‧二極體
2b‧‧‧第一雜訊抑制電路
23‧‧‧電晶體
3‧‧‧第三差動傳輸電路
3’‧‧‧第四差動傳輸電路
31‧‧‧第三電感器
32‧‧‧第四電感器
33‧‧‧第一電容器
34‧‧‧第二電容器
4‧‧‧第二雜訊抑制電路
41‧‧‧開關
5‧‧‧第三雜訊抑制電路
51‧‧‧電感器
Cs‧‧‧控制信號
Q1‧‧‧第一參考節點
Q2‧‧‧第一共同節點
Q3‧‧‧第二共同節點
P1‧‧‧第二參考節點
P2‧‧‧第二共同節點
S21‧‧‧***損耗
Sdd21‧‧‧***損耗
Scc21‧‧‧***損耗
M1~M3‧‧‧互感值
Z1、Z2‧‧‧共振零點
本發明之其他的特徵及功效，將於參照圖式的實施方式中清楚地呈現，其中：圖1是一電路圖，說明本發明共模雜訊抑制裝置之一第一較佳實施例；圖1a是一電路圖，說明該第一較佳實施例的第一至第三電容性元件的一實施態樣； 圖1b是一電路圖，說明該第一較佳實施例的該第一至第三電容性元件的另一實施態樣；圖1c是一模擬圖，說明該第一較佳實施例之一差動輸入信號及一共模雜訊信號的***損耗對頻率的變化；圖2是一電路圖，說明本發明共模雜訊抑制裝置之一第二較佳實施例；圖2a是一模擬圖，說明該第二較佳實施例之一差動輸入信號及一共模雜訊信號的***損耗對頻率的變化；圖3是一電路圖，說明本發明共模雜訊抑制裝置之一第三較佳實施例；圖3a是一模擬圖，說明該第三較佳實施例之一差動輸入信號及一共模雜訊信號的***損耗對頻率的變化；圖3b是一電路圖，說明該第三較佳實施例的另一實施態樣；圖3c是一電路圖，說明該第三較佳實施例的又另一實施態樣；圖4是一電路圖，說明本發明共模雜訊抑制裝置之一第四較佳實施例；圖4a是一模擬圖，說明該第四較佳實施例之一差動輸入信號及一共模雜訊信號的***損耗對頻率的變化；圖4b是一模擬圖，說明該第四較佳實施例之該差動輸入信號的群延遲對頻率的變化；圖4c是一電路圖，說明該第四較佳實施例之一等效電路； 圖5是一電路圖，說明本發明共模雜訊抑制裝置之一第五較佳實施例；圖6a是一結構圖，說明該第一至第五較佳實施例之一電感器的實施態樣；圖6b是一結構圖，說明該第一至第五較佳實施例之該電感器的另一實施態樣；及圖7是一結構圖，說明該第一至第五較佳實施例之一電容器的實施態樣。
在本發明被詳細描述之前，應當注意在以下的說明內容中，類似的元件是以相同的編號來表示。
<第一較佳實施例>
參閱圖1，本發明共模雜訊抑制裝置之第一較佳實施例包含一電容性全通濾波模組10，該電容性全通濾波模組10包括一第一參考節點Q1及第一及第二差動傳輸電路1、1’。
第一及第二差動傳輸電路1、1’分別電連接第一參考節點Q1，且該第一及第二差動傳輸電路1、1’中的每一者具有一輸入端及一輸出端並包括第一及第二電容性元件11、12、一第一電感器13、一第三電容性元件14及一第二電感器15。在此實施例中，第一及第二差動傳輸電路1、1’之該等輸入端分別用來接收一正相輸入信號及一負相輸入信號，且正相輸入信號及負相輸入信號組合成一差動輸入信號，第一及第二差動傳輸電路1、1’之該等輸出端分 別輸出一正相輸出信號及一負相輸出信號，且正相輸出信號及負相輸出信號組合成一差動輸出信號。
於第一及第二差動傳輸電路1、1’中的每一者中，串聯的第一及第二電容性元件11、12電連接在輸入端及輸出端之間，第一電感器13電連接在輸入端與輸出端之間，串聯的第三電容性元件14及第二電感器15電連接在第一及第二電容性元件11、12之一第一共同節點Q2與第一參考節點Q1之間。在此實施例中，第一及第二差動傳輸電路1、1’中的每一者中之第一至第三電容性元件11、12、14分別包括一電容器111、121、141，且該等電容器111、121為相同的電容器。
於第一及第二差動傳輸電路1、1’中的每一者中，第一電容性元件11的電容器111電連接在輸入端與第一共同節點Q2之間，第二電容性元件12的電容器121電連接在輸出端與第一共同節點Q2之間，第三電容性元件14的電容器141電連接在第一共同節點Q2與第二電感器15之間，但不限於此。
舉例來說，參閱圖1a、1b，圖1a繪示第一至第三電容性元件11a、12a、14a作為第一至第三電容性元件11、12、14(見圖1)的另一實施態樣，且圖1b繪示第一至第三電容性元件11b、12b、14b作為第一至第三電容性元件11、12、14(見圖1)的又另一實施態樣。
參閱圖1a，第一至第三電容性元件11a、12a、14a分別包括一二極體112、122、142，且該等二極體112 、122為相同的二極體。
於第一及第二差動傳輸電路1、1’中的每一者中，第一電容性元件11a的二極體112具有一電連接輸入端的陰極，及一電連接第一共同節點Q2的陽極，第二電容性元件12a的二極體122具有一電連接輸出端的陰極，及一電連接第一共同節點Q2的陽極，第三電容性元件14a的二極體142具有一電連接第一共同節點Q2的陰極，及一電連接第二電感器15的陽極。
參閱圖1b，在此實施態樣中，第一及第二電容性元件11b、12b更電連接第三電容性元件14b及第二電感器15之一第二共同節點Q3，且第一至第三電容性元件11b、12b、14b分別包括一電晶體113、123、143，且該等電晶體113、123為相同的電晶體。
於第一及第二差動傳輸電路1、1’中的每一者中，第一至第三電容性元件11b、12b、14b之每一者的電晶體113、123、143具有一第一端、一第二端、及一電連接第二共同節點Q3的控制端，且第一及第二電容性元件11b、12b之該等電晶體113、123的該等第一端分別電連接輸入端與第一共同節點Q2，第一及第二電容性元件11b、12b之該等電晶體113、123的該等第二端分別電連接第一共同節點Q2與輸出端，第三電容性元件14b之電晶體143的第一與第二端分別電連接第一與第二共同節點Q2、Q3。在此實施態樣中，第一及第二差動傳輸電路1、1’中的每一者中之該等電晶體113、123、143各自為一N型金氧半場效電 晶體，其中汲極、源極及閘極分別為該等電晶體113、123、143中的每一者的第一端、第二端及控制端。
詳細來說，於第一較佳實施例中，共模雜訊抑制裝置會產生並聯共振，並於一第一共振零點頻率w1(即，，L為第一電感器13的電感值，C為電容器111的電容值)時，對共模雜訊抑制裝置中的一共模雜訊信號形成高阻抗，達到抑制共模雜訊信號的效果。
參閱圖1c，為第一較佳實施例之差動輸入信號及共模雜訊信號兩者的***損耗(insertion loss)對頻率變化的模擬圖，其中，參數S21為一***損耗，參數Sdd21為差動輸入信號的***損耗，參數Scc21為共模雜訊信號的***損耗。圖1c顯示差動輸入信號於共模雜訊抑制裝置中能夠正常傳輸，而共模雜訊信號於共模雜訊抑制裝置中會受影響及抑制。
<第二較佳實施例>
參閱圖2，本發明共模雜訊抑制裝置之第二較佳實施例與第一較佳實施例相似，二者不同之處在於：於第一及第二差動傳輸電路1、1’中，該等第一電感器13相互電磁性耦合，且該等第二電感器15相互電磁性耦合，但不限於此。在其他實施例中，亦可為該等第一電感器13相互電磁性耦合，或該等第二電感器15相互電磁性耦合。
詳細來說，於第二較佳實施例中，共模雜訊抑制裝置也會產生並聯共振，並於一第二共振零點頻率w2(即，，L為第一電感器13的電感值，C為電 容器111的電容值，M1為該等第一電感器13相互電磁性耦合所產生的一互感值)時，對共模雜訊抑制裝置中的共模雜訊信號形成高阻抗，達到抑制共模雜訊信號的效果。
需注意的是，在此實施例中，由於第二共振零點頻率w2是反相關於電感值L、電容值C及互感值M1，相較於第一共振零點頻率w1是反相關於電感值L及電容器C，因此，當第二較佳實施例欲達到與第一較佳實施例相同的共振零點頻率時，藉由調整互感值M1(即，增加互感值M1)可使第二較佳實施例所需的電感值L及電容值C小於第一較佳實施例所需的電感值L及電容值C，藉此，更可縮小共模雜訊抑制裝置所需的電路面積。
參閱圖2a，為第二較佳實施例之差動輸入信號及共模雜訊信號兩者的***損耗對頻率變化的模擬圖。圖2a顯示差動輸入信號於共模雜訊抑制裝置中能夠正常傳輸，而共模雜訊信號於共模雜訊抑制裝置中會受影響及抑制。
<第三較佳實施例>
參閱圖3，本發明共模雜訊抑制裝置之第三較佳實施例與第一較佳實施例相似，二者不同之處在於：電容性全通濾波模組10還包含一第一雜訊抑制電路2，電連接第一參考節點Q1。
在此實施例中，第一雜訊抑制電路2包括一電容器21，電連接在第一參考節點Q1與地之間，但不限於此。在其他實施例中，電容器21可由未顯示於圖中的一開 關、一電阻器、一電感器、一二極體、一電晶體及一矽基整流器中的其中一者，或其組合來取代。
詳細來說，於第三較佳實施例中，藉由接地的第一雜訊抑制電路2，使得共模雜訊抑制裝置會產生串聯共振，並對共模雜訊抑制裝置中的共模雜訊信號形成低阻抗，使共模雜訊信號被經由第一雜訊抑制電路2導引至地，更可有效抑制共模雜訊信號。
需注意的是，由於差動輸入信號不會通過第一雜訊抑制電路2，因此第一雜訊抑制電路2的改變不會造成差動輸入信號的變化。
參閱圖3a，為第三較佳實施例之差動輸入信號及共模雜訊信號兩者的***損耗對頻率變化的模擬圖。圖3a顯示差動輸入信號於共模雜訊抑制裝置中不受第一雜訊抑制電路2影響，且能夠正常傳輸，而共模雜訊信號會受共模雜訊抑制裝置中所形成的二個共振零點Z1、Z2影響及抑制。
參閱圖3b，其繪示第三較佳實施例的另一實施態樣，且圖3b與圖1a相似，二者不同之處在於：電容性全通濾波模組10還包含一第一雜訊抑制電路2a，電連接第一參考節點Q1，且第一雜訊抑制電路2a包括一二極體22，具有一電連接在第一參考節點Q1的陰極，及一接地的陽極。
需注意的是，在此另一實施態樣中，於第一及第二差動傳輸電路1、1’中，當該等二極體112、142、22 導通時，第一差動傳輸電路1的該等二極體112、142及該第二電感器15與二極體22構成一靜電消除路徑，第二差動傳輸電路1’的該等二極體112、142及該第二電感器15與二極體22構成一靜電消除路徑。
參閱圖3c，其繪示第三較佳實施例的又另一實施態樣，且圖3c與圖1b相似，二者不同之處在於：電容性全通濾波模組10還包含一第一雜訊抑制電路2b，電連接第一參考節點Q1，且第一雜訊抑制電路2b包括一電晶體23，具有一電連接在第一參考節點Q1的第一端，及一接地的第二端與控制端。
需注意的是，在此又另一實施態樣中，於第一及第二差動傳輸電路1、1’中，當該等電晶體113、143、23導通時，第一差動傳輸電路1的該等電晶體113、143及該第二電感器15與電晶體23構成一靜電消除路徑，第二差動傳輸電路1’的該等電晶體113、143及該第二電感器15與電晶體23構成一靜電消除路徑。
<第四較佳實施例>
參閱圖4，本發明共模雜訊抑制裝置之第四較佳實施例與第一較佳實施例相似，二者不同之處在於：共模雜訊抑制裝置包含J個電容性全通濾波模組10，且共模雜訊抑制裝置還包含K個電感耦合式全通濾波模組30及L個第二雜訊抑制電路4，其中，在J個電容性全通濾波模組10及K個電感耦合式全通濾波模組30中的任二相鄰者之間電連接一個對應的第二雜訊抑制電路4，J≧1，K≧1，L =J+K-1。在此實施例中，舉J=2，K=1，L=2為例，但不限於此。第二個電容性全通濾波模組10之第一及第二差動傳輸電路1、1’之該等輸出端分別輸出一正相輸出信號及一負相輸出信號，且正相輸出信號及負相輸出信號組合成一差動輸出信號。
在此實施例中，該等電容性全通濾波模組10彼此串接，且電感耦合式全通濾波模組30串接第一個電容性全通濾波模組10，並包括一第二參考節點P1、第三及第四差動傳輸電路3、3’及一第三雜訊抑制電路5。
第二參考節點P1電連接第一個第二雜訊抑制電路4。第三及第四差動傳輸電路3、3’分別電連接第二參考節點P1，且第三及第四差動傳輸電路3、3’中的每一者具有一輸入端及一輸出端並包括第三及第四電感器31、32、一第一電容器33及一第二電容器34。在此實施例中，第三及第四差動傳輸電路3、3’中之該等輸入端分別用來接收一正相輸入信號及一負相輸入信號，且正相輸入信號及負相輸入信號組合成一差動輸入信號。
於第三及第四差動傳輸電路3、3’中的每一者中，串聯的第三及第四電感器31、32電連接在輸入端與輸出端之間，且第三及第四電感器31、32相互電磁性耦合，第一電容器33電連接在輸入端與輸出端之間，第二電容器34電連接在第三及第四電感器31、32之一第二共同節點P2與第二參考節點P1之間。其中，該等電容性全通濾波模組10中的該等第一差動傳輸電路1及電感耦合式全通濾波模 組30中的第三差動傳輸電路3彼此串聯連接，該等電容性全通濾波模組10中的該等第二差動傳輸電路1’及電感耦合式全通濾波模組30中的第四差動傳輸電路3’彼此串聯連接。
第三雜訊抑制電路5電連接第二參考節點P1，且包括一電感器51，電連接在第二參考節點P1與地之間，但不限於此。在其他實施例中，電感器51可由未顯示於圖中的一開關、一電阻器、一電容器、一二極體、一電晶體及一矽基整流器中的其中一者，或其組合來取代。
第一個第二雜訊抑制電路4電連接在電感耦合式全通濾波模組30的第二參考節點P1與第一個電容性全通濾波模組10的第一參考節點Q1之間，第二個第二雜訊抑制電路4電連接在該等電容性全通濾波模組10的該等第一參考節點Q1之間，且每一第二雜訊抑制電路4包括一開關41。第一個第二雜訊抑制電路4的開關41電連接在第二參考節點P1與第一個電容性全通濾波模組10的第一參考節點Q1之間，第二個第二雜訊抑制電路4的開關41電連接在該等電容性全通濾波模組10的該等第一參考節點Q1之間，每一開關41受來自一控制電路(圖未示)之一控制信號Cs控制而導通或不導通。
需注意的是，在此實施例中，每一第二雜訊抑制電路4包括開關41，且第一個電容性全通濾波模組10中的該等電感器13、15與第二個電容性全通濾波模組10中的該等電感器13、15的電感值不相同，第一個電容性全 通濾波模組10中的該等電容器111、121、141與第二個電容性全通濾波模組10中的該等電容器111、121、141的電容值相同，但不限於此。在其他實施例中，該開關41可由未顯示於圖中的一電阻器、一電容器、一二極體、一電晶體及一電感器中的其中一者，或其組合來取代，且第一個電容性全通濾波模組10中的該等電感器13、15與第二個電容性全通濾波模組10中的該等電感器13、15的電感值可相同，第一個電容性全通濾波模組10中的該等電容器111、121、141與第二個電容性全通濾波模組10中的該等電容器111、121、141的電容值可不相同。
參閱圖4a，為第四較佳實施例之差動輸入信號及共模雜訊信號兩者的***損耗對頻率變化的模擬圖。圖4a顯示差動輸入信號於共模雜訊抑制裝置中不受影響且能夠正常傳輸，而共模雜訊信號於共模雜訊抑制裝置中會受該等電容性全通濾波模組10及電感耦合式全通濾波模組30影響及抑制。因此，在此實施例中，共模雜訊抑制裝置可於更多共振零點頻率處實現共模雜訊抑制。
此外，在此實施例中，由於共模雜訊抑制裝置的群延遲響應是相關於該等電容器141的電容值，所以藉由調整該等電容器141的電容值可改變共模雜訊抑制裝置的群延遲響應。參閱圖4b，為第四較佳實施例之差動輸入信號的群延遲對頻率變化的模擬圖。圖4b顯示共模雜訊抑制裝置確實具有較陡峭的群延遲特性。
參閱圖4c，為第四較佳實施例之一等效電路圖 ，圖4、4c不同之處在於：當每一開關41受控制信號Cs控制而導通時，電感耦合式全通濾波模組30的第二參考節點P1及該等電容性全通濾波模組10的該等第一參考節點Q1彼此電連接。
<第五較佳實施例>
參閱圖5，本發明共模雜訊抑制裝置之第五較佳實施例與第四較佳實施例相似，二者不同之處在於：於每一電容性全通濾波模組10之第一及第二差動傳輸電路1、1’中，該等第一電感器13相互電磁性耦合，且該等第二電感器15相互電磁性耦合，但不限於此。在其他實施例中，亦可為該等第一電感器13相互電磁性耦合，或該等第二電感器15相互電磁性耦合。
在此實施例中，由於抑制共模雜訊信號的共振零點頻率是反相關於第一電感器13的電感值L、電容器111的電容值C，及該等第一電感器13相互電磁性耦合所產生的互感值M1，因此，當第五較佳實施例欲達到與第四較佳實施例相同的共振零點頻率時，藉由調整互感值M1(即，增加互感值M1)可使第五較佳實施例所需的電感值L及電容值C小於第四較佳實施例所需的電感值L及電容值C，藉此，更可縮小共模雜訊抑制裝置所需的電路面積。
參閱圖6a、6b，其顯示本發明之每一電容性全通濾波模組10中的每一電感器13、15的可實施態樣，但不限於此。
參閱圖7，其顯示本發明之每一電容性全通濾波 模組10中的每一電容器111、121、141的可實施態樣。在此實施態樣中，以易於設計的平板式電容作為每一電容器111、121、141，但不限於此。在其他實施態樣中，也可以指叉行電容作為每一電容器111、121、141。
綜上所述，上述實施例具有以下優點：
1.易於設計。由於該等電感器13、15可不相互電磁性耦合，且藉由不需相互電磁性耦合的該等電容器111、121取代習知共模雜訊抑制裝置需要設計兩個相互電磁性耦合的電感器，使得共模雜訊抑制裝置的設計較簡化且省時。
2.使用頻率範圍較不受限。藉由該等電容性全通濾波模組10取代習知共模雜訊抑制裝置之低通濾波器，使得共模雜訊抑制裝置的使用頻率範圍較不受限。
3.可縮小電路面積。該等第一電感器13可不相互電磁性耦合，也可相互電磁性耦合，當該等第一電感器13相互電磁性耦合時，此時共振零點頻率是相關於第一電感器13的電感值L、電容器111的電容值C及該等第一電感器13的互感值M1，因此，當欲達到一共振零點頻率時，藉由調整互感值M1(即，增加互感值M1)可使共模雜訊抑制裝置所需要的電感值L及電容值C變小，藉此可縮小共模雜訊抑制裝置所需要的電路面積。
4.可有效控制群延遲響應。由於共模雜訊抑制裝置的群延遲響應是相關於該等電容器141的電容值，所以藉由調整該等電容器141的電容值，可有效控制共模雜 訊抑制裝置的群延遲響應。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及專利說明書內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
10‧‧‧電容性全通濾波模組
1‧‧‧第一差動傳輸電路
1’‧‧‧第二差動傳輸電路
11‧‧‧第一電容性元件
12‧‧‧第二電容性元件
111、121‧‧‧電容器
13‧‧‧第一電感器
14‧‧‧第三電容性元件
141‧‧‧電容器
15‧‧‧第二電感器
Q1‧‧‧第一參考節點
Q2‧‧‧第一共同節點

Claims (16)

  1. 一種共模雜訊抑制裝置，包含：至少一個電容性全通濾波模組，包括一第一參考節點，及第一及第二差動傳輸電路，分別電連接該第一參考節點，該第一及第二差動傳輸電路中的每一者具有一輸入端及一輸出端並包括串聯的第一及第二電容性元件，電連接在該輸入端及該輸出端之間，一第一電感器，電連接在該輸入端與該輸出端之間，及串聯的一第三電容性元件及一第二電感器，電連接在該第一及第二電容性元件之一第一共同節點與該第一參考節點之間。
  2. 如請求項1所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中，該等第一電感器相互電磁性耦合，且該等第二電感器相互電磁性耦合。
  3. 如請求項1所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中，該等第一電感器相互電磁性耦合，或該等第二電感器相互電磁性耦合。
  4. 如請求項1所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中的每一者中，該第一至第三電容性元件分別包括一電容器。
  5. 如請求項4所述的共模雜訊抑制裝置，其中，於該第一 及第二差動傳輸電路中的每一者中，該第一電容性元件的該電容器電連接在該輸入端與該第一共同節點之間，該第二電容性元件的該電容器電連接在該輸出端與該第一共同節點之間，該第三電容性元件的該電容器電連接在該第一共同節點與該第二電感器之間。
  6. 如請求項1所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中的每一者中，該第一至第三電容性元件分別包括一二極體。
  7. 如請求項6所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中的每一者中，該第一電容性元件的該二極體具有一電連接該輸入端的陰極，及一電連接該第一共同節點的陽極，該第二電容性元件的該二極體具有一電連接該輸出端的陰極，及一電連接該第一共同節點的陽極，該第三電容性元件的該二極體具有一電連接該第一共同節點的陰極，及一電連接該第二電感器的陽極。
  8. 如請求項1所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中的每一者中，該第一及第二電容性元件更電連接該第三電容性元件及該第二電感器之一第二共同節點，且該第一至第三電容性元件分別包括至少一電晶體。
  9. 如請求項8所述的共模雜訊抑制裝置，其中，於該第一及第二差動傳輸電路中的每一者中，該第一至第三電容性元件之每一者的該電晶體具有一第一端、一第二端、 及一電連接該第二共同節點的控制端，該第一及第二電容性元件之該等電晶體的該等第一端分別電連接該輸入端與該第一共同節點，且該第一及第二電容性元件之該等電晶體的該等第二端分別電連接該第一共同節點與該輸出端，該第三電容性元件之該電晶體的該第一與第二端分別電連接該第一與第二共同節點。
  10. 如請求項1所述的共模雜訊抑制裝置，其中，該第一及第二差動傳輸電路之該等輸入端分別用來接收一正相輸入信號及一負相輸入信號，且該第一及第二差動傳輸電路之該等輸出端分別輸出一正相輸出信號及一負相輸出信號。
  11. 如請求項1所述的共模雜訊抑制裝置，其中，該電容性全通濾波模組還包含一第一雜訊抑制電路，電連接該第一參考節點。
  12. 如請求項11所述的共模雜訊抑制裝置，其中該共模雜訊抑制裝置包含J個該電容性全通濾波模組，J≧1，該共模雜訊抑制裝置還包含K個電感耦合式全通濾波模組，K≧1，且每一電感耦合式全通濾波模組包括：一第二參考節點；及第三及第四差動傳輸電路，分別電連接該第二參考節點；其中，該J個電容性全通濾波模組中的該等第一差動傳輸電路及該K個電感耦合式全通濾波模組中的該等第三差動傳輸電路彼此串聯連接，該J個電容性全通 濾波模組中的該等第二差動傳輸電路及該K個電感耦合式全通濾波模組中的該等第四差動傳輸電路彼此串聯連接。
  13. 如請求項12所述的共模雜訊抑制裝置，其中，該K個電感耦合式全通濾波模組的該等第二參考節點及該J個電容性全通濾波模組的該等第一參考節點彼此電連接。
  14. 如請求項12所述的共模雜訊抑制裝置，還包含：L個第二雜訊抑制電路，L=J+K-1；其中，在該J個電容性全通濾波模組的該等第一參考節點及該K個電感耦合式全通濾波模組的該等第二參考節點中的任二相鄰者之間電連接一個對應的第二雜訊抑制電路。
  15. 如請求項12所述的共模雜訊抑制裝置，其中，每一電感耦合式全通濾波模組還包括一電連接該第二參考節點的第三雜訊抑制電路，每一電感耦合式全通濾波模組之該第三及第四差動傳輸電路中的每一者具有一輸入端及一輸出端並包括：串聯的第三及第四電感器，電連接在該輸入端與該輸出端之間；一第一電容器，電連接在該輸入端與該輸出端之間；及一第二電容器，電連接在該第三及第四電感器之一第二共同節點與該第二參考節點之間。
  16. 如請求項15所述的共模雜訊抑制裝置，其中，於每一 電感性全通濾波模組之該第三及第四差動傳輸電路中的每一者中，該第三及第四電感器相互電磁性耦合。
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