TWI533269B - 畫素陣列 - Google Patents

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    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits

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Description

畫素陣列
本發明是有關於一種畫素陣列，且特別是有關於一種適用於窄邊框設計的畫素陣列。
近年來，隨著科技產業日益發達，電子裝置例如行動電話(mobile phone)、平板電腦(tablet computer)或電子書(eBook)已廣泛地應用於日常生活中。當這些電子裝置越來越普及，並朝向便利與多功能的設計方向發展時，消費者在選購這些電子裝置的時候，具有窄邊框(slim border)的顯示裝置已逐漸成為軟硬體功能之外，一個重要的選購因素。
一般來說，為了因應螢幕外型設計朝向輕量化以及顯示區最大化的發展，通常會藉由縮小螢幕周圍用以遮蔽連接線路的非顯示區，來加大螢幕的顯示區，使顯示裝置符合窄邊框的設計需求。如圖1所示，為了傳遞驅動訊號與顯示資訊，顯示裝置需要設置交錯的第一訊號線10及第二訊號線20。近年來發展出一種窄化邊框的設計，其在第一訊號線10及第二訊號線20之外設置選擇線30，並使選擇線30在橋接處X與對應的第一訊號線10電 性連接，如此一來，晶片40可透過這些選擇線30將驅動訊號傳遞至對應的第一訊號線10，以驅動對應的主動元件50。由於這種佈線設計可使第一訊號線10與第二訊號線20由顯示區A的同一邊拉線至晶片40，因此可窄化非顯示區在其他邊上的寬度W，從而實現窄邊框的設計。
由於在選擇線30與第一訊號線10的所有交錯處中，橋接處X設置有選擇線30電性連接至對應的第一訊號線10的連接結構，使得橋接處X的結構不同於其餘交錯處的結構，因此進行光學檢測的過程中，可能會檢測出許多因橋接處X結構而造成的假缺陷。換言之，這些橋接處的結構容易造成光學檢測時的干擾，而影響了缺陷檢測的進行。
本發明提供一種畫素陣列，其可改善橋接處圖形造成光學檢測時的干擾。
本發明的一種畫素陣列，其包括多條第一訊號線、多條第二訊號線、多個主動元件、多個畫素電極、多條選擇線以及多個凸出物。第二訊號線電性絕緣於第一訊號線且與第一訊號線交錯。各主動元件分別與其中一第一訊號線以及其中一第二訊號線電性連接。畫素電極與主動元件電性連接。選擇線電性絕緣於第二訊號線且與第一訊號線交錯以形成多個交錯處。交錯處包括多個第一交錯處以及多個第二交錯處。選擇線在第一交錯處與第一 訊號線電性連接。凸出物設置於選擇線與第一訊號線之間，且位於第二交錯處。
在本發明的一實施例中，上述的畫素陣列更包括絕緣層。絕緣層至少位於第一訊號線以及選擇線之間，且凸出物位於絕緣層與選擇線之間，其中絕緣層具有對應第一交錯處的多個開口，且第一選擇線透過開口與第一訊號線接觸。
在本發明的一實施例中，上述的各凸出物於第一訊號線上的正投影的輪廓相同於各開口於第一訊號線上的正投影的輪廓。
在本發明的一實施例中，上述的各主動元件包括閘極、通道層、源極以及汲極。通道層與閘極上下相對且絕緣層位於通道層與閘極之間。源極以及汲極分別位於通道層的相對兩側。
在本發明的一實施例中，上述的凸出物與主動元件的通道層位於同一層。
在本發明的一實施例中，上述的各選擇線跨越數個凸出物，且選擇線在第二交錯處的高度大於選擇線在其餘位置的高度。
在本發明的一實施例中，上述的各第一訊號線跨越數個凸出物，且第一訊號線在第二交錯處的高度大於第一訊號線在其餘位置的高度。
在本發明的一實施例中，上述的凸出物的材質不同於絕緣層的材質。
在本發明的一實施例中，上述的凸出物的數量相同於第 二交錯處的數量，且各凸出物位於其中一第二交錯處。
在本發明的一實施例中，上述的凸出物具有相同的形狀及尺寸。
在本發明的一實施例中，上述的各凸出物為島狀凸出物。
在本發明的一實施例中，上述的凸出物不與第一訊號線直接接觸。
在本發明的一實施例中，上述的各選擇線僅與其中一第一訊號線電性連接。
基於上述，本發明的畫素陣列在橋接處(第一交錯處)以外的交錯處(第二交錯處)設置凸出物，使得在第一交錯處與第二交錯處所檢測到的圖形大致上相同，以便排除因橋接處圖形所產生的假缺陷的干擾。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、110‧‧‧第一訊號線
20、120‧‧‧第二訊號線
30、150‧‧‧選擇線
40‧‧‧晶片
50、130、130a、130b、130c‧‧‧主動元件
100、200、300、400‧‧‧畫素陣列
140‧‧‧畫素電極
160‧‧‧凸出物
A‧‧‧顯示區
B‧‧‧區域
CH‧‧‧通道層
D1‧‧‧第一方向
D2‧‧‧第二方向
DE‧‧‧汲極
GE‧‧‧閘極
GI‧‧‧絕緣層
OG‧‧‧平坦層
S‧‧‧基板
SE‧‧‧源極
W‧‧‧寬度
W1、W2、W3‧‧‧開口
X‧‧‧橋接處
X1‧‧‧第一交錯處
X2‧‧‧第二交錯處
A-A’、B-B’、C-C’、D-D’、E-E’、F-F’、G-G’、H-H’、I-I’、J-J’‧‧‧剖線
圖1是習知的一種畫素陣列的上視示意圖。
圖2A是依照本發明的一實施例的一種畫素陣列的上視示意圖。
圖2B是圖2A中區域B的一種畫素陣列的放大示意圖。
圖2C是圖2B中剖線A-A’、B-B’、C-C’、D-D’、E-E’的剖面 示意圖。
圖3A是圖2A中區域B的另一種畫素陣列的放大示意圖。
圖3B是圖3A中剖線F-F’、G-G’、H-H’、I-I’、J-J’的剖面示意圖。
圖4及圖5是圖2A中區域B的其他種畫素陣列的放大示意圖。
圖2A是依照本發明的一實施例的一種畫素陣列的上視示意圖。圖2B是圖2A中區域B的一種畫素陣列的放大示意圖。圖2C是圖2B中剖線A-A’、B-B’、C-C’、D-D’、E-E’的剖面示意圖。請參照圖2A至圖2C，本實施例的畫素陣列100例如設置在基板S上，且畫素陣列100包括多條第一訊號線110、多條第二訊號線120、多個主動元件130、多個畫素電極140、多條選擇線150以及多個凸出物160。
第二訊號線120電性絕緣於第一訊號線110，且與第一訊號線110交錯。詳言之，本實施例的第一訊號線110沿第一方向D1排列且分別沿第二方向D2延伸。另一方面，第二訊號線120沿第二方向D2排列且分別沿第一方向D1延伸。第一方向D1與第二方向D2相交，且第一方向D1例如垂直於第二方向D2，但本發明不限於此。
在本實施例中，各主動元件130分別與其中一第一訊號 線110以及其中一第二訊號線120電性連接。第一訊號線110與第二訊號線120的其中一者作為掃描線，而其中另一者作為資料線。兩者實際傳遞的訊號種類端視這些訊號線與主動元件130所連接之構件而定。
具體地，主動元件130例如包括閘極GE、通道層CH、源極SE以及汲極DE。閘極GE設置在基板S上，但不限於與基板S直接接觸。通道層CH與閘極GE上下相對。源極SE以及汲極DE分別位於通道層CH的相對兩側。
在本實施例中，第一訊號線110與閘極GE電性連接，且第二訊號線120與源極SE電性連接，因此第一訊號線110作為掃描線，且第二訊號線120作為資料線。在另一實施例中，當第一訊號線110與源極SE電性連接，且第二訊號線120與閘極GE電性連接時，則第一訊號線110作為資料線，且第二訊號線120作為掃描線。
本實施例的第一訊號線110與閘極GE例如由第一金屬層圖案化而成，且第二訊號線120、源極SE以及汲極DE例如由第二金屬層圖案化而成。所述第一、第二金屬層僅是用以區別不同道製程所形成的膜層，而非用以限定兩者形成的先後順序。在實際製程中，第一金屬層可製作於第二金屬層之前或之後。
在本實施例中，各主動元件130例如為底閘極薄膜電晶體，亦即是第一訊號線110與閘極GE製作於第二訊號線120、源極SE以及汲極DE之前，且閘極GE、通道層CH以及源極SE(與 汲極DE)依序堆疊於基板S上，使得通道層CH設置在閘極GE的上方，且源極SE以及汲極DE位於通道層CH上。然而，本發明不用以限定主動元件130的種類或疊層架構。
畫素陣列100可進一步包括絕緣層GI，且絕緣層GI具有多個開口W1。在本實施例中，開口W1曝露出第一訊號線110的局部區域。此外，絕緣層GI位於閘極GE、第一訊號線110以及基板S上，並位於閘極GE與通道層CH之間。並且，源極SE以及汲極DE分別由通道層CH延伸至絕緣層GI上。
畫素陣列100可進一步包括平坦層OG。平坦層OG位於主動元件130上，且具有多個開口W2。畫素電極140設置於平坦層OG上，且透過開口W2與主動元件130電性連接。具體地，畫素電極140透過開口W2與主動元件130的汲極DE接觸。在本實施例中，每一個畫素電極140對應一個主動元件130設置，但本發明不用以限定畫素電極140與主動元件130的數量比。
選擇線150電性絕緣於第二訊號線120且與第一訊號線110交錯以形成多個交錯處。詳言之，選擇線150沿第二方向D2排列且分別沿第一方向D1延伸。並且，本實施例的選擇線150與第二訊號線120在第二方向D2上交替排列，但本發明不限於此。
選擇線150主要是用以將來自晶片端的訊號傳遞至對應的第一訊號線110，使畫素陣列100的第一訊號線110以及第二訊號線120可由顯示區的同一邊拉線至晶片端而與晶片相接(未繪示)，從而有助於窄化非顯示區的寬度，使應用本實施例的畫素陣 列100的顯示裝置符合窄邊框之設計需求。因此，各選擇線150僅與其中一第一訊號線110電性連接。
由於選擇線150與第一訊號線110交錯，因此選擇線150與第一訊號線110之間需設置一介電層，以避免選擇線150與第一訊號線110的交錯處全部短路，而無法運作。在本實施例中，選擇線150與第一訊號線110位於不同層，且選擇線150例如與第二訊號線120位於同一層。詳言之，選擇線150、第二訊號線120、源極SE以及汲極DE例如由第二金屬層圖案化而成，從而絕緣層GI位於第一訊號線110與選擇線150之間，且選擇線150透過開口W1與第一訊號線110接觸。此外，平坦層OG更覆蓋選擇線150。
選擇線150與第一訊號線110的交錯處包括多個第一交錯處X1以及多個第二交錯處X2。選擇線150在第一交錯處X1與第一訊號線110電性連接，即選擇線150在第一交錯處X1導通於第一訊號線110。換言之，第一交錯處X1是對應開口W1設置。
凸出物160設置於選擇線150與第一訊號線110之間，且位於第二交錯處X2。換言之，凸出物160設置在選擇線150與第一訊號線110導通之位置(開口W1)以外的交錯處。也就是選擇線150與第一訊號線110不在第二交錯處X2導通。
光學檢測主要是檢測光被反射元件(指位於交錯處的上層金屬，如選擇線150或第一訊號線110)反射後所得出的灰階變化作為比對基礎。由於位在絕緣層GI側壁上的選擇線150容易將光 反射，因此在進行光學檢測時，會在第一交錯處X1檢測出亮點。為改善第一交錯處X1的選擇線150造成光學檢測的干擾，本實施例將凸出物160設置於第二交錯處X2，使上層金屬(如選擇線150)跨越位於第二交錯處X2的凸出物160，藉由位在凸出物160側壁上的選擇線150將光反射，以在第二交錯處X2檢測出亮點。並且，透過調變凸出物160的形狀，使得在第一交錯處X1與第二交錯處X2所檢測到的亮點圖形大致上相同。如此一來，便可在光學檢測時，排除假缺陷所造成的干擾，從而能夠篩選出實際有缺陷的畫素。
在本實施例中，各凸出物160於第一訊號線110上的正投影的輪廓例如相同於各開口W1於第一訊號線110上的正投影的輪廓。此外，凸出物160例如具有相同的形狀及尺寸。並且，凸出物160的數量相同於第二交錯處X2的數量，且各凸出物160位於其中一第二交錯處X2。換言之，每個第二交錯處X2皆設置有一個凸出物160。
本實施例的凸出物160並非指絕緣層GI的凸起處。具體地，凸出物160不與絕緣層GI同時形成，且是獨立於絕緣層GI的構件。舉例而言，凸出物160例如是位於絕緣層GI相對遠離第一訊號線110一側的島狀凸出物，且凸出物160不與第一訊號線110直接接觸。在第一訊號線110製作於選擇線150之前的架構下，各選擇線150跨越數個凸出物160，且選擇線150在第二交錯處X2的高度大於選擇線150在其餘位置的高度。
在本實施例中，凸出物160與主動元件130的通道層CH例如位於同一層，也就是凸出物160位於絕緣層GI與選擇線150之間。並且，凸出物160例如採用通道層CH的材質，也就是凸出物160的材質不同於絕緣層的材質，並且凸出物160可與通道層CH同時圖案化而成。如此，則可不用增加另一道製程以製作凸出物。換言之，本實施例的畫素陣列100可在原有的製程道數下完成凸出物160的製作。
在圖2B及圖2C中，畫素陣列100的實施型態為第一訊號線110製作於第二訊號線120以及選擇線150之前，且主動元件130採用底閘極薄膜電晶體的架構，但本發明不限於此。圖3A是圖2A中區域B的另一種畫素陣列的放大示意圖。圖3B是圖3A中剖線F-F’、G-G’、H-H’、I-I’、J-J’的剖面示意圖。請參照圖3A及圖3B，本實施例的畫素陣列200大致相同於圖2B及圖2C的畫素陣列100，且相同的構件以相同的標號表示，於此便不再贅述相應的內容。
主要差異在於，本實施例的第一訊號線110製作於第二訊號線120以及選擇線150之後，且主動元件130a採用頂閘極薄膜電晶體的架構。詳言之，第二訊號線120(以及選擇線150、源極SE、汲極DE)、通道層CH(以及凸出物160)、絕緣層GI、閘極GE(以及第一訊號線110)依序地設置在基板S上。並且，絕緣層GI更具有開口W3，其中開口W2與開口W3相連通，且畫素電極140透過開口W2與開口W3與汲極DE接觸。此外，第二交錯處 X2的上層金屬為第一訊號線110，其中絕緣層GI的開口W1曝露出選擇線150的部分區域，而第一訊號線110透過開口W1與對應的選擇線150接觸。並且，各第一訊號線110跨越數個凸出物160，且第一訊號線110在第二交錯處X2的高度大於第一訊號線110在其餘位置的高度。
在畫素陣列100、200的架構下，第一訊號線110與閘極GE電性連接而用以傳遞掃描訊號，且第二訊號線120與源極SE電性連接而用以傳遞資料訊號，但本發明不限於此。以下以圖4及圖5說明第一訊號線110用以傳遞掃描訊號且第二訊號線120用以傳遞資料訊號的實施形態。圖4及圖5是圖2A中區域B的其他種畫素陣列的放大示意圖。請參照圖4及圖5，圖4及圖5實施例的畫素陣列300、400大致相同於圖2A及圖3A的畫素陣列100、200，且相同的元件以相同的標號表示，於此便不再贅述相應的內容。
與圖2A及圖3A的主要差異在於，圖4及圖5的第一訊號線110與源極SE電性連接而用以傳遞資料訊號，且第二訊號線120與閘極GE電性連接而用以傳遞掃描訊號。此外，圖4與圖5的主要差異在於，圖4中的主動元件130b採用底閘極薄膜電晶體的架構，而圖5中的主動元件130c採用頂閘極薄膜電晶體的架構，其中圖4中的主動元件130b、第一交錯處X1以及第二交錯處X2的剖面示意圖可參照圖2C的內容，且圖5中的主動元件130c、第一交錯處X1以及第二交錯處X2的剖面示意圖可參照圖 3B的內容，於此便不再贅述。
綜上所述，本發明的畫素陣列在第二交錯處設置凸出物，使得在第一交錯處與第二交錯處所檢測到的圖形大致上相同，以便排除因橋接處圖形所產生的假缺陷的干擾。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧畫素陣列
110‧‧‧第一訊號線
120‧‧‧第二訊號線
150‧‧‧選擇線
B‧‧‧區域
D1‧‧‧第一方向
D2‧‧‧第二方向
X1‧‧‧第一交錯處
X2‧‧‧第二交錯處

Claims (11)

  1. 一種畫素陣列，包括：多條第一訊號線；多條第二訊號線，電性絕緣於該些第一訊號線，且與該些第一訊號線交錯；多個主動元件，分別與其中一該第一訊號線以及其中一該第二訊號線電性連接；多個畫素電極，與該些主動元件電性連接；多條選擇線，電性絕緣於該些第二訊號線，且與該些第一訊號線交錯以形成多個交錯處，該些交錯處包括多個第一交錯處以及多個第二交錯處，該些選擇線在該些第一交錯處與該些第一訊號線電性連接；多個凸出物，設置於該些選擇線與該些第一訊號線之間，且位於該些第二交錯處；一絕緣層，至少位於該些第一訊號線以及該些選擇線之間，且該些凸出物位於該絕緣層與該些選擇線之間，其中該絕緣層具有對應該些第一交錯處的多個開口，該些第一選擇線透過該些開口與該些第一訊號線接觸，且各該凸出物於該第一訊號線上的正投影的輪廓相同於各該開口於該第一訊號線上的正投影的輪廓。
  2. 如申請專利範圍第1項所述的畫素陣列，其中各該主動元件包括一閘極、一通道層、一源極以及一汲極，該通道層與該閘極上下相對且該絕緣層位於該通道層與該閘極之間，該源極以及 該汲極分別位於該通道層的相對兩側。
  3. 如申請專利範圍第2項所述的畫素陣列，其中該些凸出物與該些主動元件的該些通道層位於同一層。
  4. 如申請專利範圍第2項所述的畫素陣列，其中各該選擇線跨越數個該些凸出物，且該些選擇線在該些第二交錯處的高度大於該些選擇線在其餘位置的高度。
  5. 如申請專利範圍第2項所述的畫素陣列，其中各該第一訊號線跨越數個該些凸出物，且該些第一訊號線在該些第二交錯處的高度大於該些第一訊號線在其餘位置的高度。
  6. 如申請專利範圍第1項所述的畫素陣列，其中該些凸出物的材質不同於該絕緣層的材質。
  7. 如申請專利範圍第1項所述的畫素陣列，其中該些凸出物的數量相同於該些第二交錯處的數量，且各該凸出物位於其中一該第二交錯處。
  8. 如申請專利範圍第1項所述的畫素陣列，其中該些凸出物具有相同的形狀及尺寸。
  9. 如申請專利範圍第1項所述的畫素陣列，其中各該凸出物為島狀凸出物。
  10. 如申請專利範圍第1項所述的畫素陣列，其中該些凸出物不與該些第一訊號線直接接觸。
  11. 如申請專利範圍第1項所述的畫素陣列，其中各該選擇線僅與其中一該第一訊號線電性連接。
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