TWI530702B - 晶片可靠度的測試板及其測試系統 - Google Patents

Description

晶片可靠度的測試板及其測試系統

本發明是有關於一種測試板及測試系統，且特別是有關於一種晶片可靠度的測試板及測試系統。

隨著電子技術的演進，電子產品成為現今人們生活中重要的工具。而透過積體電路的建構，電子產品的體積可以大幅度的被縮小，更有利於人們生活上的應用。

為確保晶片的生命週期，針對晶片所進行的可靠度測試，在晶片的設計生產過程中，是一個重要且不可獲缺的步驟。在習知技術中，以應用於序列介面的快閃記憶體晶片的可靠度測試機台F25為範例，測試機台F25無法針對具有輸入/輸出的接腳(I/O pin)設計為分開的獨立同時操作的功能。而為了完成具有輸入/輸出的接腳的晶片的可靠度的測試，常需要透過複雜的測試程式才能完成，造成晶片可靠度測試上的困難。

本發明提供晶片可靠度測試板以及測試系統，提升晶片的可靠度的測試效率。

本發明的晶片可靠度的測試板包括多數條輸出資料線以及多數條輸入資料線。測試板用以承載多數個晶片，晶片依據陣列排列形式被配置在測試板上以形成多數個晶片行及多數個晶片列。晶片可靠度的測試板包括多數條輸出資料線以及多數條輸入資料線。輸出資料線分別耦接至晶片列上的晶片的資料輸出接腳。輸入資料線分別耦接至晶片列上的晶片的資料輸入接腳。其中，輸出資料線分別連接至可靠度測試機台的多數個資料接收端子，輸入資料線分別連接至可靠度測試機台的多數個第一時脈信號端子。

在本發明的一實施例中，上述的測試板更分割成多數個區域，其中晶片被分類為多數個晶片組群並分別配置在區域中，各晶片組群的晶片的多個資料維持接腳相互連接並連接至可靠度測試機台的第二時脈信號端子。

在本發明的一實施例中，上述的晶片組群的晶片的多個晶片致能接腳分別接收多數個晶片致能信號。

在本發明的一實施例中，上述的測試板更包括多數個控制信號線分別耦接至該些晶片的寫入保護接腳以及時脈信號接腳。其中控制信號線用以耦接至可靠度測試機台的多數條第三時脈信號端子。

在本發明的一實施例中，上述的晶片為序列週邊介面快閃記憶體晶片。

本發明的晶片可靠度測試系統包括可靠度測試機台以及測試板。測試板包括多數條輸出資料線以及多數條輸入資料線。 多數條輸出資料線，分別耦接至晶片列上的晶片的資料輸出接腳。多數條輸入資料線，分別耦接至晶片列上的晶片的資料輸入接腳。其中，輸出資料線分別連接至可靠度測試機台的多數個資料接收端子，輸入資料線分別連接至可靠度測試機台的多數個第一時脈信號端子。

在本發明的一實施例中，上述的晶片可靠度測試系統透過各第一時脈信號端子配合系統時脈對各晶片進行多數個位元資料的序列寫入動作。

在本發明的一實施例中，上述的晶片可靠度測試系統透過各資料接收端子配合計數值以接收並判別各晶片的輸出資料是否正確。

基於上述，本發明的晶片可靠度的測試板，提供測試機台將輸入、輸出以及地址通道分開以進行獨立同時測試，並透過測試板來將受測的晶片的資料輸入接腳連接至可靠度測試機台的時脈信號端子，來使晶片的可靠度測試動作可以有效的被完成。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、300、420、20‧‧‧測試板

111~1MN、411~4MN‧‧‧晶片承載區

CP11~CPMN、200‧‧‧晶片

DOW1~DOWM、WOR‧‧‧輸出資料線

DIW1~DIWM、WIR‧‧‧輸入資料線

DOT1~DOTM、DIT1~DITM‧‧‧端子

SI‧‧‧資料輸入接腳

SO‧‧‧資料輸出接腳

SCK‧‧‧系統時脈信號接腳

WP‧‧‧寫入保護接腳

HOLD‧‧‧資料維持接腳

CS‧‧‧晶片致能接腳

Vcc‧‧‧電源接腳

Vss‧‧‧接地接腳

WOT、WIT、CNT1~CNT4、PWRT、GNDT‧‧‧端子

310、320‧‧‧區域

CST1、CST2‧‧‧時脈信號端子

400‧‧‧晶片可靠度測試系統

410‧‧‧可靠度測試機台

圖1繪示本發明一實施例之晶片可靠度測試板的示意圖。

圖2繪示本發明實施例的晶片腳位與測試板的連接關係的實施方式示意圖。

圖3繪示本發明另一實施例的測試板的示意圖。

圖4繪示本發明一實施例的晶片可靠度測試系統的示意圖。

請參照圖1，圖1繪示本發明一實施例之晶片可靠度測試板的示意圖。晶片可靠度測試板100上配置有多數個晶片承載區111~1MN。在本實施例中，晶片承載區111~1MN以陣列的方式配置。晶片承載區111~1MN上可分別承載晶片CP11~CPMN，也因此，晶片CP11~CPMN在晶片可靠度測試板100以陣列方式來排列，並形成多個晶片行以及晶片列。

晶片可靠度測試板100包括多數條輸出資料線DOW1~DOWM以及輸入資料線DIW1~DIWM。各輸出資料線DOW1~DOWM連接至配置在相同列的晶片上。舉例來說，輸出資料線DOW1連接至晶片CP11、CP12~CP1N，輸出資料線DOW2連接至晶片CP21、CP22~CP2N，而輸出資料線DOWM則連接至晶片CPM1、CPM2~CPMN。各輸出資料線DOW1~DOWM可分別連接至端子DOT1~DOTM，透過端子DOT1~DOTM，晶片可靠度 測試板100上的輸出資料線DOW1~DOWM可將對應的晶片CP11~CPMN所傳出的資料傳送至可靠度測試機台的資料接收端子。

此外，各輸入資料線DIW1~DIWM可連接至配置在相同列的晶片上。舉例來說，輸入資料線DIW1連接至晶片CP11、CP12~CP 1N，輸入資料線DIW2連接至晶片CP21、CP22~CP2N，而輸入資料線DIWM則連接至晶片CPM1、CPM2~CPMN。各輸入資料線DIW1~DIWM可分別連接至端子DIT1~DITM，透過端子DIT1~DITM，晶片可靠度測試板100上的輸入資料線DIW1~DIWM可連接至可靠度測試機台的時脈信號端子。

在此，可靠度測試機台的時脈信號端子用來提供一個時脈信號，並透過這個時脈信號來產生各種輸入的波形。時脈信號端子可以利用不歸零編碼(none return to zero,NRZ)的方式來產生不同的輸入波形的圖樣(pattern)。

值得注意的是，上述的輸入資料線DIW1~DIWM是分別用來連接至對應的晶片的資料輸入接腳，而輸出資料線DOW1~DOWM則分別連接至對應的晶片的資料輸出接腳。以各晶片CP11~CPMN為序列週邊介面快閃記憶體晶片為範例，資料輸入接腳為晶片上的SI接腳，資料輸出接腳則為晶片上的SO接腳。

在執行晶片CP11~CPMN的可靠度測試時，可靠度測試機台可透過時脈信號端子產生測試圖樣，並藉由輸入資料線DIW1~DIWM將測試資料以序列的方式寫入晶片CP11~CPMN 中。接著，可靠度測試機台可再透過資料接收端子藉由輸出資料線DOW1~DOWM將寫入晶片CP11~CPMN中的資料讀出，以判讀晶片CP11~CPMN是否有正常的工作，並藉此獲得測試結果。

以下請參考圖2，圖2繪示本發明實施例的晶片腳位與測試板的連接關係的實施方式示意圖。圖2中，晶片200配置在測試板20上。晶片200具有系統時脈信號接腳SCK、寫入保護接腳WP、資料維持接腳HOLD、資料輸出接腳SO、資料輸入接腳SI、晶片致能接腳CS、電源接腳Vcc以及接地接腳Vss。其中，測試板20上對應晶片200可配置有多個端子WOT、WIT、CNT1~CNT4、PWRT以及GNDT。端子WOT透過輸出資料線WOR連接至晶片200的資料輸出接腳SO。端子WIT透過輸入資料線WIR連接至晶片200的資料輸入接腳SI。端子CNT1~CNT4則分別透過控制信號線CNW1~CNW4連接至晶片200的系統時脈信號接腳SCK、資料維持接腳HOLD、寫入保護接腳WP以及晶片致能接腳CS。

在關於可靠度測試機台的部份，其中，測試板20上的端子WOT連接至可靠度測試機台的多數個資料接收端子外，測試板20上的端子WIT以及CNT1~CNT4可分別耦接至可靠度測試機台的不同的時脈信號端子。如此一來，透過可靠度測試機台的時脈信號端子上所產生的測試圖樣，就可以對晶片200執行測試動作，簡單有效的完成晶片200的可靠度測試動作。

此外，端子PWRT以及GNDT分別連接至一電源供應系 統所提供的電源電壓以及接地電壓。電源供應系統可以由可靠度測試機台來提供，也可以透過外接的電源供應器來提供。

值得一提的是，測試板20上具有多個晶片時，各晶片的晶片致能接腳可以分別耦接至可靠度測試機台不同的時脈信號端子，如此一來，各晶片的晶片致能動作可由可靠度測試機台進行獨立的控制。另外，關於資料維持接腳，晶片可以被區分為多個晶片組群，相同晶片組群中的晶片的資料維持接腳可以被共同連接至可靠度測試機台的相同的時脈信號端子，而不同晶片組群中的晶片的資料維持接腳則被連接至可靠度測試機台的不同的時脈信號端子以進行分群的控制。

另外，測試板20上所有的晶片的資料輸入接腳、寫入保護接腳以及系統時脈信號接腳可分別共接至可靠度測試機台的三個時脈信號端子。

以下請參照圖3，圖3繪示本發明另一實施例的測試板的示意圖。在圖3中，測試板300上的晶片CP11~CPMN被區分為兩個晶片組群，並分別被配置在區域310以及320中。區域310中的晶片的資料維持接腳被共同連接至可靠度測試機台的時脈信號端子CST1，區域320中的晶片的資料維持接腳則被共同連接至可靠度測試機台的時脈信號端子CST2。也就是說，晶片CP11~CPMN可以被區分為多個晶片組群來進行資料維持的動作。

以下請參照圖4，圖4繪示本發明一實施例的晶片可靠度測試系統的示意圖。晶片可靠度測試系統400包括可靠度測試機 台410以及測試板420。可靠度測試機台410耦接測試板420。測試板420上配置有多數個晶片承載區411~4MN，晶片承載區411~4MN上可分別承載晶片CP11~CPMN。

關於本發明實施例中，測試板420以及可靠度測試機台410與測試板420的相互關係，在前述的實施例及實施方式都有詳細的說明，在此不多贅述。

值得一提的是，基於可靠度測試機台F25不具有串列資料測試的能力下。當針對序列週邊介面快閃記憶體晶片進行測試動作時，本發明實施例的可靠度測試機台410可透過各時脈信號端子來產生測試圖樣，並配合晶片的系統時脈信號接腳所接收一系統時脈對各晶片進行多數個位元資料的序列寫入動作。並且，可靠度測試機台並透過各資料接收端子配合一計數值以接收並判別各晶片的輸出資料是否正確。

透過上述的計數值，可靠度測試機台410可以判讀出由晶片中讀取的輸出資料的哪一個位元是錯誤的。簡單來說，當正確的讀出資料的十六進位值應為FF時，當進行位元資料的讀出動作，可靠度測試機台410可依據位元資料的讀出動作同步進行計數動作，而當可靠度測試機台410讀出位元資料非為“1”時，可靠度測試機台410可依據計數來判知此次的測試動作的錯誤狀態是在哪一個位元所產生的。例如，若計數值由1開始計數，當計數值等於1時讀出位元資料發生錯誤時，表示最高位元的資料發生錯誤，或若是當計數值等於2時讀出位元資料發生錯誤時，表 示第二高位元的資料發生錯誤。

綜上所述，本發明透過測試板來將受測的晶片的資料輸入接腳連接至可靠度測試機台的時脈信號端子，並透過時脈信號端子來產生輸入資料，完成對受測的晶片的測試圖樣的輸入動作，如此一來，可靠度測試動作可以簡單的被完成，有效節省測試的複雜度以及測試的成本。

雖然本發明藉由實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧測試板

111~1MN‧‧‧晶片承載區

CP11~CPMN‧‧‧晶片

DOW1~DOWM‧‧‧輸出資料線

DIW1~DIWM‧‧‧輸入資料線

DOT1~DOTM、DIT1~DITM‧‧‧端子

Claims (8)

1. 一種晶片可靠度的測試板，用以承載多數個晶片，該些晶片依據陣列排列形式被配置在該測試板上以形成多數個晶片行及多數個晶片列，該測試板包括：多數條輸出資料線，分別耦接至該些晶片列上的晶片的資料輸出接腳；多數條輸入資料線，分別耦接至該些晶片列上的晶片的資料輸入接腳，其中，該些輸出資料線分別連接至一可靠度測試機台的多數個資料接收端子，該些輸入資料線分別連接至該可靠度測試機台的多數個第一時脈信號端子，其中該測試板更分割成多數個區域，其中該些晶片被分類為多數個晶片組群並分別配置在該些區域中，各該晶片組群的晶片的多數個資料維持接腳相互連接，該些晶片組群的資料維持接腳並分別連接至該可靠度測試機台的多數個第二時脈信號端子；以及多數個控制信號線，分別耦接至該些晶片的寫入保護接腳以及系統時脈信號接腳，其中，該些控制信號線用以耦接至該可靠度測試機台的多數條第三時脈信號端子。
2. 如申請專利範圍第1項所述的測試板，其中各該晶片組群的晶片的多數個晶片致能接腳分別接收多數個晶片致能信號。
3. 如申請專利範圍第1項所述的測試板，其中各該晶片為序 列週邊介面快閃記憶體晶片。
4. 一種晶片可靠度測試系統，包括：一可靠度測試機台；以及一測試板，耦接該可靠度測試機台，並用以承載多數個晶片，該些晶片依據陣列排列形式被配置在該測試板上以形成多數個晶片行及多數個晶片列，該測試板包括：多數條輸出資料線，分別耦接至該些晶片列上的晶片的資料輸出接腳；多數條輸入資料線，分別耦接至該些晶片列上的晶片的資料輸入接腳，其中，該些輸出資料線分別連接至該可靠度測試機台的多數個資料接收端子，該些輸入資料線分別連接至該可靠度測試機台的多數個第一時脈信號端子，其中，該測試板更分割成多數個區域，其中該些晶片被分類為多數個晶片組群並分別配置在該些區域中，各該晶片組群的晶片的多數個資料維持接腳相互連接，該些晶片組群的資料維持接腳並分別連接至該可靠度測試機台的多數個第二時脈信號端子；以及多數個控制信號線，分別耦接至該些晶片的寫入保護接腳以及系統時脈信號接腳，其中該些控制信號線用以耦接至該可靠度測試機台的多數條第三時脈信號端子。
5. 如申請專利範圍第4項所述的晶片可靠度測試系統，其中 各該晶片組群的晶片的多數個晶片致能接腳分別接收多數個晶片致能信號。
6. 如申請專利範圍第4項所述的晶片可靠度測試系統，其中各該晶片為序列週邊介面快閃記憶體晶片。
7. 如申請專利範圍第4項所述的晶片可靠度測試系統，其中該可靠度測試機台透過各該第一時脈信號端子配合一系統時脈對各該晶片進行多數個位元資料的序列寫入動作。
8. 如申請專利範圍第4項所述的晶片可靠度測試系統，其中該可靠度測試機台透過各該資料接收端子配合一計數值以接收並判別各該晶片的輸出資料是否正確。