TWI529913B - 高壓半導體元件 - Google Patents

Description

高壓半導體元件

本發明有關於一種高壓半導體元件，尤指一種可與金氧半導體(metal-oxide-semiconductor，MOS)電晶體元件整合之高壓半導體元件。

電晶體元件(transistor device)係為電路中用於開關的切換或增強電子訊號的元件。在早期的固態電子電路發展是以雙載子接面電晶體(bipolar junction transistor，BJT)元件為主，而隨著高速度、低成本、小尺寸數位裝置的需求增加，在現代的積體電路中則是以金氧半導體場效電晶體(metal-oxide-semiconductor field transistor，MOSFET)元件為主力。

然而，目前MOSFET元件的崩潰電壓約小於100伏特(volt，V)，因此無法應用於高壓環境或電壓高達500V至1200V的超高壓環境。因此，目前仍須一種在高壓甚或在超高壓環境下仍能維持運作之半導體元件。

因此，本發明係提供一種可在高壓及超高壓環境下運作的半導體元件。

根據本發明所提供之申請專利範圍，係提供一種高壓半導體元件，該高壓半導體元件包含有一基底、一設置於該基底上之絕緣層、以及一設置於該絕緣層上之矽層。該矽層更包含至少一第一條狀摻雜區、分別設置於該矽層之兩端且與該第一條狀摻雜區電性連接的二端點摻雜區、以及複數個第二條狀摻雜區，且該等第二條狀摻雜區係與該第一條狀摻雜區交錯設置。該第一條狀摻雜區與該等端點摻雜區包含一第一導電型態，該等第二條狀摻雜區包含一第二導電型態，且該第一導電型與該第二導電型態互補。

根據本發明所提供之高壓半導體元件，係可輕易與現有的MOS電晶體元件整合，並成為MOS電晶體元件有效的保護元件。更重要的是，由於高壓訊號流經該第一條狀摻雜區時即產生壓降，因此當本發明所提供之超高壓電晶體元件與常壓MOS電晶體元件整合時，常壓MOS電晶體元件即可成為一HV-MOS元件。而當本發明所提供之高壓半導體元件與HV-MOS電晶體元件整合時，該高壓半導體元件可在HV-MOS電晶體元件之前即產生一壓降，因此可更提升HV-MOS電晶體元件的高壓承受能力，滿足超高壓需求。

請參閱第1圖與第3圖，第1圖與第3圖係為本發明所提供之高壓半導體元件之一第一較佳實施例之示意圖，其中第2圖為第1圖中虛線所框示之高壓半導體元件之上視圖，而第3圖為第2圖之高壓半導體元件之部分放大示意圖。如第1圖與第2圖所示，本較佳實施例所提供之高壓半導體元件100包含一基底102，基底102上可包含積體電路所需的不同元件，例如一MOS電晶體元件200，而此MOS電晶體元件200可為一常壓MOS電晶體元件或一高壓MOS電晶體元件。且MOS電晶體元件200可包含一閘極202、一第一摻雜區204、與一第二摻雜區206。第一摻雜區204與第二摻雜區206可作為MOS電晶體元件200的輕摻雜汲極(lightly-doped drain，LDD)或作為MOS電晶體元件200的漂移區域。此MOS電晶體元件200和高壓半導體元件100藉由導體連接線相連，且此連接處為MOS電晶體元件200的源極端D，另一連接第二摻雜區206連接處為源極端S。另外MOS電晶體元件200可選擇性具有例如場氧化層或(field oxide layer，FOX)或淺溝隔離(shallow trench isolation，STI)等之絕緣結構104，設置於閘極202邊緣的基底102中。另外，基底102上更包含一尺寸不同於一般絕緣結構104的絕緣層106，用以作為本較佳實施例所提供之高壓半導體元件之設置場所，而絕緣層106亦可為一場氧化層或一淺溝隔離。

請參閱第1圖至第3圖。本較佳實施例所包含之高壓半導體元件100更包含一矽層110，設置於絕緣層106上，且絕緣層106係如第1圖至第3圖所示隔離矽層110與基底102。在本較佳實施例中，矽層110可包含一非晶矽層或一多晶矽層。矽層110可如第2圖所示，包含兩端點110a，以及一連接兩端點110a的直線部分110b，而第3圖即為直線部分110b之透視示意圖。矽層110包含二端點摻雜區116，分別設置於矽層110的兩端110a，且端點摻雜區116包含一第一導電型態，而在本較佳實施例中，第一導電型態係為n型。接下來請參閱第2圖與第3圖。矽層110內，尤其是直線部分110b內係包含至少一第一條狀摻雜區112，第一條狀摻雜區112的延伸方向係與直線部分110b的延伸方向D相同，且第一條狀摻雜區112的兩端係分別與端點摻雜區116電性連接。第一條狀摻雜區112亦包含該第一導電型態，故第一條狀摻雜區112為一n型摻雜區。需注意的是，第一條狀摻雜區112具有一第一摻雜濃度，端點摻雜區116具有一第二摻雜濃度，且第二摻雜濃度大於第一摻雜濃度。

請繼續參閱第3圖。矽層110的直線部分110b更包含複數個第二條狀摻雜區114，其包含一第二導電型態，且該第二導電型態與該第一導電型態互補，故第二條狀摻雜區114係為一p型摻雜區。如第3圖所示，第二條狀摻雜區114的延伸方向係與直線部分110b的延伸方向相同，且與第一條狀摻雜區112交錯設置，故各第二條狀摻雜區114的兩端亦係分別與二端點摻雜區116相接觸。值得注意的是，本較佳實施例所提供之第二條狀摻雜區114底部皆互相連接，因此由上視圖來看，高壓半導體元件100包含複數個第二條狀摻雜區114，但該等第二條狀摻雜區114的底部係互相接觸且電性連接而形成一連續性的結構。更重要的是，由於第二條狀摻雜區114底部接互相連接，因此第二條狀摻雜區114係如第3圖所示包圍第一條狀摻雜區112，且接觸第一條狀摻雜區112之底部與側壁。

請重新參閱第1圖至第3圖。首先需注意的是，本較佳實施例所提供之高壓半導體元件100之矽層110的直線部分110b、第一條狀摻雜區112、以及第二條狀摻雜區114的延伸方向D皆與一電流方向平行。因此，當高壓半導體元件100如第1圖所示，藉由一連接線120與一MOS電晶體元件200的第一摻雜區204電性連接。而MOS電晶體元件200處於關閉狀態時，此時若有高壓訊號由高壓半導體元件100之一端點110a通入，則直線部分110b中n型第一條狀摻雜區112內的電子將迅速填補p型第二條狀摻雜區114內的電洞，同理p型第二條狀摻雜區114內的電洞迅速流向n型第一條狀摻雜區112內的電子，而於矽層110內，尤其是直線部分110b達到完全空乏(fully-depleted)，形成一電容區域，箝制住流入的高壓訊號。由於高壓訊號被阻擋在矽層110此一完全空乏區域內，因此本較佳實施例所提供之高壓半導體元件100在MOS電晶體元件200處於關閉狀態時，能有效保護MOS電晶體元件200，避免MOS電晶體元件200被無法承受的高壓毀損。另外並使MOS電晶體元件200享有較低的漏電流(leakage current)。

另外，當MOS電晶體元件200處於開啟狀態時，電流係可經由第一條狀摻雜區112流向MOS電晶體元件200。值得注意的是，此時第一條狀摻雜區112係可作為一漂移區域，使得流經第一條狀摻雜區112的高壓訊號產生一壓降，並成為MOS電晶體元件200可承受的電壓訊號。另外更重要的是，由於矽層110的直線部分110b因交錯設置的第一條狀摻雜區112與第二條狀摻雜區114而具有p-n-p的結構特徵，因此直線部分110b更提供一降低表面電場(Reduced Surface Field，RESURF)效應，而可更提升MOS電晶體元件200的崩潰電壓(breakdown voltage，BV)，同時降低MOS電晶體元件200的導通電阻(on-resistance，R_ON)。因此，當本較佳實施例MOS電晶體元件200為一常壓元件時，與常壓MOS電晶體元件200電性連接的高壓半導體元件100係作為MOS電晶體元件200的一漂移區域，而使MOS電晶體元件200成為一高壓元件；而當本較佳實施例MOS電晶體元件200為一高壓元件時，與HV-MOS電晶體元件200電性連接的高壓半導體元件100可進入在HV-MOS電晶體元件200本身的漂移區域204之前即提供一壓降，因此可更提升HV-MOS電晶體元件200的高壓承受能力，滿足超高壓需求。

根據本較佳實施例所提供之高壓半導體元件100，係可輕易地與常壓MOS電晶體元件200或HV-MOS電晶體元件200整合。在MOS電晶體元件200處於關閉狀態時，可提供一完全空乏區域，箝制高壓訊號保護MOS電晶體元件200。而當MOS電晶體元件200處於開啟狀態時，可提供一漂移區域，使高壓訊號流經該第一條狀摻雜區112時即產生壓降，成為MOS電晶體200可承受之電壓訊號，並提升HV-MOS電晶體元件200的高壓承受能力。

接下來請參閱第4圖，第4圖為本發明所提供之高壓半導體元件之一第二較佳實施例之示意圖。值得注意的是，第二較佳實施例中與第一較佳實施例相同的組成元件係以相同的元件符號說明，並可參考第1圖與第2圖圖式揭露的空間相對關係，故該等相同的組成元件不再贅述。第二較佳實施例與第一較佳實施例不同之處在於：在矽層110的直線部分110b中，係包含複數個彼此分隔的第一條狀摻雜區118。如前所述，第一條狀摻雜區118的延伸方向係與直線部分110b以及第二條狀摻雜區114的延伸方向相同，且第一條狀摻雜區118與第二條狀摻雜區114係交錯設置。換句話說第一條狀摻雜區118與第二條狀摻雜區114彼此平行。同理，第一條狀摻雜區118包含該第一導電型態；第二條狀摻雜區114包含該第二導電型態。值得注意的是，本較佳實施例所提供之第二條狀摻雜區114底部亦互相連接，因此由上視圖來看，高壓半導體元件100包含複數個第二條狀摻雜區114，但該等第二條狀摻雜區114係互相接觸且電性連接而形成一連續性的結構。更重要的是，由於第二條狀摻雜區114底部接互相連接，因此第二條狀摻雜區114係如第4圖所示包圍各第一條狀摻雜區118，且接觸各第一條狀摻雜區118之底部與側壁。

根據本較佳實施例所提供的高壓半導體元件100，其矽層110直線部分110b內係因交錯設置的第一條狀摻雜區118與第二條狀摻雜區114而具有p-n-p-n...p-n-p的結構特徵，因此當高壓訊號通入時，可迅速達到完全空乏，而形成一電容區域，箝制住流入的高壓訊號。因此由於高壓訊號被阻擋在矽層110此一完全空乏區域內，因此本較佳實施例所提供之高壓半導體元件100在MOS電晶體元件200處於關閉狀態時，能有效保護MOS電晶體元件200。另外，當MOS電晶體元件200處於開啟狀態時，各第一條狀摻雜區118分別作為一漂移區域，另外更由於矽層110的直線部分100b具有p-n-p-n...p-n-p的結構特徵，可提供一RESURF效果，而可更同時提升MOS電晶體200的BV與降低MOS電晶體200的R_ON，而更提升HV-MOS電晶體元件200的高壓承受能力，滿足超高壓需求。

根據本發明所提供之高壓半導體元件，係可輕易地與常壓MOS電晶體元件或HV-MOS電晶體元件整合。當MOS電晶體元件或HV-MOS電晶體元件在關閉狀態而高壓訊號流入時，該第一條狀摻雜區與該等第二條狀摻雜區可迅速形成空乏區，而箝制高壓訊號保護MOS電晶體元件或HV-MOS電晶體元件，而當MOS電晶體元件HV-MOS電晶體元件在開啟狀態而高壓訊號流入時，該第一條狀摻雜區可作為一漂移區域，並提供一RESURF效應，提升MOS電晶體或HV-MOS電晶體元件得高壓承受能力。簡單地說，本發明所提供之高壓半導體元件係可輕易與現有的MOS電晶體元件整合，並成為MOS電晶體元件有效的保護元件。更重要的是，由於高壓訊號流經該第一條狀摻雜區時即產生壓降，因此當本發明所提供之超高壓電晶體元件與常壓MOS電晶體元件整合時，常壓MOS電晶體元件即可成為一HV-MOS元件。而當本發明所提供之超高壓電晶體元件與HV-MOS電晶體元件整合時，該超高壓電晶體元件可在HV-MOS電晶體元件之前即產生一壓降，因此可更提升HV-MOS電晶體元件的高壓承受能力，滿足超高壓需求。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧高壓半導體元件

102‧‧‧基底

104‧‧‧絕緣結構

106‧‧‧絕緣層

110‧‧‧矽層

110a‧‧‧端點

110b‧‧‧直線部分

112‧‧‧第一條狀摻雜區

114‧‧‧第二條狀摻雜區

116‧‧‧端點摻雜區

118‧‧‧第一條狀摻雜區

120‧‧‧連接線

200‧‧‧MOS電晶體元件

202‧‧‧閘極

204‧‧‧第一摻雜區

206‧‧‧第二摻雜區

S‧‧‧源極端

D‧‧‧汲極端

第1圖與第3圖係為本發明所提供之高壓半導體元件之一第一較佳實施例之示意圖，其中第2圖為第1圖中虛線所框示之高壓半導體元件之上視圖，而第3圖為第2圖之高壓半導體元件之部分放大示意圖。

第4圖為本發明所提供之高壓半導體元件之一第二較佳實施例之示意圖。

100．．．高壓半導體元件

106．．．絕緣層

110．．．矽層

110a．．．端點

110b．．．直線部分

112．．．第一條狀摻雜區

114．．．第二條狀摻雜區

116．．．端點摻雜區

120．．．連接點

Claims (16)

1. 一種高壓半導體元件，包含有：一基底；一絕緣層，設置於該基底上；以及一矽層，設置於該絕緣層上，該矽層更包含：至少一第一條狀摻雜區，且該第一條狀摻雜區包含一第一導電型態；二端點摻雜區，分別設置於該矽層之兩端，並與該第一條狀摻雜區電性連接，且該等端點摻雜區分別包含該第一導電型態；以及複數個第二條狀摻雜區，且與該第一條狀摻雜區交錯設置，該等第二條狀摻雜區包含一第二導電型態，且該第二導電型態與該第一導電型態互補，且該等第二條狀摻雜區係包圍該第一條狀摻雜區。
2. 如申請專利範圍第1項所述之高壓半導體元件，其中該絕緣層係隔離該矽層與該基底。
3. 如申請專利範圍第1項所述之高壓半導體元件，其中該絕緣層包含一場氧化層或一淺溝隔離。
4. 如申請專利範圍第1項所述之高壓半導體元件，其中該矽層係提供一完全空乏區域。
5. 如申請專利範圍第1項所述之高壓半導體元件，其中該矽層係與一常壓金氧半導體電晶體元件或一高壓金氧半導體電晶體元件電性連接。
6. 如申請專利範圍第1項所述之高壓半導體元件，其中該矽層包含一多晶矽層或一非晶矽層。
7. 如申請專利範圍第1項所述之高壓半導體元件，其中該等第二條狀摻雜區係接觸該第一條狀摻雜區之底部與側壁。
8. 如申請專利範圍第1項所述之高壓半導體元件，其中該第一條狀摻雜區與該等第二條狀摻雜區係沿一方向延伸。
9. 如申請專利範圍第8項所述之高壓半導體元件，其中該方向係與一電流方向平行。
10. 如申請專利範圍第1項所述之高壓半導體元件，其中該第一條狀摻雜區包含一第一摻雜濃度，該等端點摻雜區包含一第二摻雜濃度。
11. 如申請專利範圍第10項所述之高壓半導體元件，其中該第二摻雜濃度高於該第一摻雜濃度。
12. 如申請專利範圍第10項所述之高壓半導體元件，更包含複數個第三條狀摻雜區，形成於該矽層中，且該第三條狀摻雜區與該第一條狀摻雜區及該等第二條狀摻雜區平行。
13. 如申請專利範圍第12項所述之高壓半導體元件，其中該第三條狀摻雜區包含該第一導電型態。
14. 如申請專利範圍第13項所述之高壓半導體元件，其中該第三條狀摻雜區包含一第三摻雜濃度，且該第三摻雜濃度與該第一摻雜濃度相同。
15. 如申請專利範圍第12項所述之高壓半導體元件，其中該等第二條狀摻雜區係包圍該等第三條狀摻雜區。
16. 如申請專利範圍第15項所述之高壓半導體元件，其中該等第二條狀摻雜區係接觸該等第三條狀摻雜區之底部與側壁。