TWI529879B - 中介層上設有面對面晶片之半導體元件及其製作方法 - Google Patents

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TWI529879B
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文強 林
王家忠
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鈺橋半導體股份有限公司
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Description

中介層上設有面對面晶片之半導體元件及其製作方法
本發明是關於一種半導體元件,尤指一種中介層上設置有面對面晶片且該些晶片熱性連接至個別散熱座之半導體元件及其製造方法。
為了整合行動、通訊以及運算功能,半導體封裝產業面臨極大的散熱、電性以及可靠度挑戰。儘管在文獻中已報導許多面對面晶片組體,但該些組體仍然存在許多性能不足的問題。舉例來說,美國專利案號6,281,042、7,626,829中所揭露之半導體元件係將晶片設置於中介層之兩側上,以使該些面對面晶片可藉由該中介層而彼此電性連接。然而,因為中介層通常係由如矽或玻璃之易碎材料所製成,並且具有許多貫孔穿透其中,因此在支撐板級組體(board level assembly)時,中介層之機械性強度及剛性是有問題的。因此,不具足夠機械支撐力之獨撐中介層將引發可靠度問題,其可能導致中介層破裂並因而造成晶片間之電性連接斷開。
美國專利公開號2014/0210107以及美國專利案號8,502,372、8,008,121中所揭露之面對面晶片組體係提供中介層之機械性支撐以改善裝置可靠度問題。然而,其作法將造成嚴重的性能衰減問題,原因在於,封裝晶片所產生之熱無法透過熱絕緣材料適當地散逸。
為了上述理由及以下所述之其他理由,目前亟需發展一種使面對面晶片互連之新裝置與方法,其不再使用獨撐的中介層,藉以改善裝置之可靠度,並避免使用如模製化合物或樹脂層壓材之熱絕緣材料來封裝晶片,以防晶片過熱而造成裝置可靠度及電性效能上的重大問題。
本發明之主要目的係提供一種中介層上設置有面對面晶片之半導體元件,其中該中介層被牢固地貼附至一散熱座,以使該散熱座可對該中介層提供必要之機械性支撐力,其中該中介層係連接設置於其上之面對面晶片。
本發明之另一目的係提供一種中介層上設置有面對面晶片之半導體元件,其中至少一晶片被罩蓋於散熱座之凹穴中,以有效地散逸該晶片產生之熱,藉以改善半導體元件之信號完整性及電性效能。
依據上述及其他目的,本發明提出一半導體元件,其包括一中介層、頂部及底部晶片、以及一頂部散熱座。該頂部晶片係藉由複數個凸塊以電性耦接至該中介層之頂面,且嵌埋於頂部散熱座之凹穴中,並使該中介層之頂面貼附至該頂部散熱座。該底部晶片係藉由複數個凸塊以電性耦接至該中介層之底面,並且因此藉由該中介層之複數個貫孔以電性連接至該頂部晶片。該半導體元件可選擇性地更包括一平衡層、一底部散熱座、以及一互連基板。該底部散熱座係熱性連接至該底部晶片以提供該底部晶片之散熱。該平衡層覆蓋該中介層之側壁,並且較佳係側向延伸至該半導體元件之外圍邊緣。該互連基板係設置於該中介層之頂面或底面上,並且電性耦接至該中介層,以作為進一步之扇出路由。
在本發明之一實施態樣中,本發明提供一種中介層上設置有面對面晶片之半導體元件製作方法,包括以下步驟:提供一中介層,其包含一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔;藉由複數個凸塊電性耦接一第一晶片至該中介層之該些第一接觸墊,以提供一晶片-中介層堆疊次組體;提供一第一散熱座,其具有一凹穴;使用一導熱材料貼附該晶片-中介層堆疊次組體至該第一散熱座,並使該第一晶片***該凹穴中且該中介層側向延伸於該凹穴外;選擇性地提供一平衡層,該平衡層係覆蓋該中介層之側壁及該第一散熱座;於該晶片-中介層堆疊次組體貼附至該第一散熱座後,藉由複數個凸塊電性耦接一第二晶片至該中介層之該些第二接觸墊,並選擇性地藉由複數個焊球電性耦接一互連基板至該中介層之該第二表面上之複數個額外的第二接觸墊;以及選擇性地貼附一第二散熱座至該第二晶片上。
在本發明之另一實施態樣中,本發明提供一種中介層上設置有面對面晶片之半導體元件之另一製作方法,包括以下步驟:提供一中介層,其包含一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔;藉由複數個凸塊電性耦接一第一晶片至該中介層之該些第一接觸墊,以提供一晶片-中介層堆疊次組體;提供一第一散熱座,其具有一凹穴;使用一導熱材料貼附該晶片-中介層堆疊次組體至該第一散熱座,並使該第一晶片***該凹穴中且該中介層側向延伸於該凹穴外;提供一平衡層,該平衡層係覆蓋該中介層之側壁 及該第一散熱座;於該晶片-中介層堆疊次組體貼附至該第一散熱座後,藉由複數個凸塊電性耦接一第二晶片至該中介層之該些第二接觸墊;使用一導熱材料貼附一第二散熱座至該第二晶片,並使該第二晶片***該第二散熱座之凹穴中且該中介層側向延伸於該第二散熱座之凹穴外;移除第一或第二散熱座之選定部分,以顯露中介層第一表面上複數個額外的第一接觸墊或第二表面上複數個額外的第二接觸墊;以及選擇性地藉由複數個焊球電性耦接一互連基板至該中介層之該些額外的第一接觸墊或該些額外的第二接觸墊。
除非特別描述或必須依序發生之步驟,上述步驟之順序並無限制於以上所列且可根據所需設計而變化或重新安排。
在本發明之再一實施態樣中,本發明提供提供一種中介層上設置有面對面晶片之半導體元件,其包括:一第一晶片、一第二晶片、一中介層、一第一散熱座、選擇性之一平衡層、選擇性之一第二散熱座、以及選擇性之一互連基板,其中(i)該中介層具有一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊及該些第二接觸墊之複數個貫孔;(ii)該第一晶片係藉由複數個凸塊以電性耦接至該中介層之該些第一接觸墊,以構成一晶片-中介層堆疊次組體;(iii)該晶片-中介層堆疊次組體係使用一導熱材料以貼附至該第一散熱座,同時該第一晶片被罩蓋於該第一散熱座之一凹穴中且該中介層側向延伸於該凹穴外;(iv)該第二晶片係藉由複數個凸塊以電性耦接至該中介層之該些第二接觸墊;(v)該選擇性之平衡層係覆蓋該中介層之側壁;(vi)該選擇性之第二散熱座係貼附至該第 二晶片上,或是第二晶片***該第二散熱座之一凹穴中且該中介層側向延伸於該第二散熱座之凹穴外,同時該第二散熱座係藉由一導熱材料以貼附至第二晶片;以及(vii)該選擇性之互連基板係藉由複數個焊球電性耦接至該中介層之該第一表面上之複數個額外的第一接觸墊或該第二表面上之複數個額外的第二接觸墊。
本發明之半導體元件及其製作方法具有許多優點。舉例來說,藉由覆晶接合方式將晶片電性耦接至中介層之相反兩側,其可提供面對面設置於中介層相反兩側上之晶片間的最短互連距離。貼附晶片-中介層堆疊次組體至中介層,並使晶片***凹穴中是特別具有優勢的,其原因在於,散熱座可提供嵌埋晶片之散熱,並且於中介層另一側進行互連步驟時,散熱座可作為支撐平台。
本發明之上述及其他特徵與優點可藉由下述較佳實施例之詳細敘述更加清楚明瞭。
10‧‧‧晶片-中介層堆疊次組體
100‧‧‧半導體元件
11‧‧‧中介層板塊
11’‧‧‧中介層
111‧‧‧第一表面
112‧‧‧第一接觸墊
113‧‧‧第二表面
114‧‧‧第二接觸墊
116‧‧‧貫孔
12‧‧‧平衡層
121‧‧‧第一表面
123‧‧‧第二表面
13‧‧‧第一晶片
14‧‧‧第二晶片
131‧‧‧主動面
132‧‧‧I/O墊
133‧‧‧非主動面
15‧‧‧凸塊
141‧‧‧主動面
142‧‧‧I/O墊
143‧‧‧非主動面
16‧‧‧凸塊
17‧‧‧底部填充材料
18‧‧‧底部填充材料
191‧‧‧導熱材料
193‧‧‧黏著劑
194‧‧‧導熱材料
196‧‧‧導熱材料
200‧‧‧半導體元件
21‧‧‧散熱座
211‧‧‧凹穴
214‧‧‧金屬板
22‧‧‧第一散熱座
221‧‧‧凹穴
222‧‧‧平坦表面
224‧‧‧金屬板
225‧‧‧介電層
226‧‧‧金屬層
227‧‧‧開口
228‧‧‧基層
229‧‧‧開孔
23‧‧‧第二散熱座
231‧‧‧凹穴
31‧‧‧定位件
300‧‧‧半導體元件
400‧‧‧半導體元件
40‧‧‧互連基板
401‧‧‧穿孔
41‧‧‧芯層
411‧‧‧頂部圖案化線路層
413‧‧‧底部圖案化線路層
43‧‧‧頂部增層電路
431‧‧‧絕緣層
432‧‧‧盲孔
433‧‧‧導線
434‧‧‧導電盲孔
45‧‧‧底部增層電路
451‧‧‧絕緣層
452‧‧‧盲孔
453‧‧‧導線
454‧‧‧導電盲孔
47‧‧‧披覆穿孔
48‧‧‧焊料遮罩層
481‧‧‧焊料遮罩開口
51‧‧‧焊球
53‧‧‧底部填充材料
參考隨附圖式,本發明可藉由下述較佳實施例之詳細敘述更加清楚明瞭,其中:圖1及2分別為本發明之第一實施態樣中,中介層面板之剖視圖及頂部立體視圖;圖3為本發明之第一實施態樣中,將凸塊設置於晶片上之剖視圖;圖4及5分別為本發明之第一實施態樣中,圖3晶片電性耦接至圖1及2中介層面板之面板組體的剖視圖及頂部立體視圖;圖6及7分別為本發明之第一實施態樣中,圖4及5之面板組體被切割後 之剖視圖及頂部立體視圖;圖8及9分別為本發明之第一實施態樣中,對應於圖6及7切離單元之晶片-中介層堆疊次組體的剖視圖及頂部立體視圖;圖10及11分別為本發明之第一實施態樣中,散熱座之剖視圖及底部立體視圖;圖12及13分別為本發明之第一實施態樣中,將黏著劑塗佈於圖10及11散熱座上之剖視圖及底部立體視圖;圖14及15分別為本發明之第一實施態樣中,將圖8及9之晶片-中介層堆疊次組體貼附至圖12及13散熱座之剖視圖及底部立體視圖;圖16及17分別為本發明之第一實施態樣中,圖14及15結構上具有另一黏著劑之剖視圖及底部立體視圖;圖18及19分別為本發明之第一實施態樣中,自圖16及17結構移除過剩黏著劑後之剖視圖及底部立體視圖;圖20及21分別為本發明之第一實施態樣中,將平衡層設置於圖18及19結構上之剖視圖及頂部立體視圖;圖22為本發明之第一實施態樣中,將額外之晶片設置於圖20結構上以製成半導體元件之剖視圖;圖23為本發明之第二實施態樣中,於散熱座上形成定位件之剖視圖;圖24為本發明之第二實施態樣中,於散熱座上形成另一態樣之定位件之底部立體視圖;圖25為本發明之第二實施態樣中,層壓基板之剖視圖;圖26為本發明之第二實施態樣中,將圖25之層壓基板加工製成一定位 件之剖視圖;圖27為本發明之第二實施態樣中,具有開口之層壓基板剖視圖;圖28為本發明之第二實施態樣中,將圖27之層壓基板加工製成一定位件之剖視圖;圖29為本發明之第二實施態樣中,於圖26之層壓基板中形成一凹穴以製成另一實施態樣之散熱座剖視圖;圖30為本發明之第二實施態樣中,於金屬板上形成定位件之剖視圖;圖31為本發明之第二實施態樣中,將基層設置於圖30結構上以製成再一實施態樣之散熱座剖視圖;圖32為本發明之第二實施態樣中,將黏著劑塗佈於圖23散熱座上之剖視圖;圖33為本發明之第二實施態樣中,將晶片-中介層堆疊次組體貼附至圖32散熱座之剖視圖;圖34為本發明之第二實施態樣中,圖33結構上具有另一黏著劑之剖視圖;圖35為本發明之第二實施態樣中,自圖34結構移除過剩黏著劑後之剖視圖;圖36為本發明之第二實施態樣中,將晶片-中介層堆疊次組體貼附至圖31散熱座之剖視圖;圖37為本發明之第二實施態樣中,將平衡層設置於圖35結構上之剖視圖;圖38為本發明之第二實施態樣中,將另一晶片設置於圖37結構上之剖 視圖;圖39為本發明之第二實施態樣中,互連基板之剖視圖;圖40為本發明之第二實施態樣中,將圖39互連基板設置於圖38結構上之剖視圖;圖41為本發明之第二實施態樣中,將另一散熱座設置於圖38結構上之剖視圖;圖42為本發明之第三實施態樣中,使用黏著劑將晶片-中介層堆疊次組體貼附至圖24散熱座之剖視圖;圖43為本發明之第三實施態樣中,圖42結構上具有另一黏著劑之剖視圖;圖44為本發明之第三實施態樣中,將平衡層設置於圖43結構上之剖視圖;圖45為本發明之第三實施態樣中,將另一晶片設置於圖44結構上之剖視圖;圖46為本發明之第三實施態樣中,將另一散熱座設置於圖45結構上之剖視圖;圖47為本發明之第三實施態樣中,將圖46中上方之散熱座選定部分移除後之剖視圖;圖48為本發明之第三實施態樣中,將圖47中顯露之黏著劑移除後之剖視圖;圖49為本發明之第三實施態樣中,將互連基板設置於圖48結構上以製成半導體元件之剖視圖; 圖50為本發明之第四實施態樣中,將晶片面對面地設置於中介層上,並且被罩蓋於個別散熱座中之剖視圖;圖51為本發明之第四實施態樣中,將圖50中下方之散熱座選定部分移除後之剖視圖;圖52為本發明之第四實施態樣中,將圖51中顯露之黏著劑移除後之剖視圖;以及圖53為本發明之第四實施態樣中,將互連基板設置於圖52結構上以製成半導體元件之剖視圖。
在下文中,將提供實施例以詳細說明本發明之實施態樣。本發明之優點以及功效將藉由本發明所揭露之內容而更為顯著。在此說明所附之圖式係簡化過且做為例示用。圖式中所示之元件數量、形狀及尺寸可依據實際情況而進行修改,且元件的配置可能更為複雜。本發明中也可進行其他方面之實踐或應用,且不偏離本發明所定義之精神及範疇之條件下,可進行各種變化以及調整。
[實施例1]
圖1-22為本發明一實施態樣之半導體元件製法示意圖,其包括一中介層、複數個晶片、一散熱座、以及一平衡層。
如圖22所示,半導體元件100包括中介層11’、第一及第二晶片13、14、平衡層12、以及散熱座21。第一及第二晶片13、14係藉由覆晶製程面對面地設置於中介層11’之相反兩側上。中介層11’提供第一及第二晶片13、14之扇出路由,並且提供相鄰之第一晶片13間以及相鄰之第二晶片 14間之電性連接。中介層11’及晶片13係藉由導熱材料191及黏著劑193貼附至散熱座21,而第一晶片13嵌埋於散熱座21之凹穴211中。平衡層12側向覆蓋中介層11’之側壁,並且側向延伸至該半導體元件之外圍邊緣。
圖1、3、4、6、8為本發明一實施態樣之晶片-中介層堆疊次組體製程剖視圖,圖2、5、7、9分別為對應圖1、4、6、8之頂部立體視圖。
圖1及2分別為中介層面板11之剖視圖及頂部立體視圖,其包括第一表面111、與第一表面111相反之第二表面113、第一表面111上之第一接觸墊112、第二表面113上之第二接觸墊114、以及電性耦接第一接觸墊112與第二接觸墊114之貫孔116。中介層面板11可為矽中介層、玻璃中介層、陶瓷中介層、或石墨中介層,其具有50微米至500微米之厚度。在此實施態樣中,中介層面板11係為厚度200微米之陶瓷中介層。
圖3為凸塊15設置於第一晶片13上之剖視圖。第一晶片13包括主動面131、與主動面131相反之非主動面133、以及在主動面131上之I/O墊132。凸塊15係設置於第一晶片13之I/O墊132上,並且該凸塊可為錫凸柱、金凸柱、或銅凸柱。
圖4及5分別為面板組體(panel-scale assembly)之剖視圖及頂部立體視圖,其係將複數個第一晶片13電性耦接至中介層面板11。藉由熱壓、迴焊、或熱超音波接合技術,可將第一晶片13經由凸塊15以電性耦接至中介層面板11之第一接觸墊112。或者,可先沉積凸塊15於中介層面板11之第一接觸墊112上,然後第一晶片13再藉由凸塊15電性耦接至中介層面板11。此外,可選擇性地進一步提供底部填充材料17以填充中介層面板11與第一晶片13間之間隙。
圖6及7分別為面板組體被切割成個別單件之剖視圖及頂部立體視圖。面板組體係沿著切割線“L”被單離成個別的晶片-中介層堆疊次組體(chip-on-interposer subassembly)10。
圖8及9分別為個別的晶片-中介層堆疊次組體10之剖視圖及頂部立體視圖。在此圖中,晶片-中介層堆疊次組體10包括兩個第一晶片13,其係電性耦接至切割後之中介層11’上。
圖10及11分別為具有凹穴211之散熱座21剖視圖及底部立體視圖。可藉由在金屬板214中形成凹穴211以提供散熱座21。金屬板214可具有0.1毫米至10毫米之厚度,並可由銅、鋁、不銹鋼、或其合金所製成。在此實施態樣中,金屬板214係為厚度2毫米之銅板。每一凹穴211包括一入口,並且每一凹穴211可以具有不同之尺寸及凹穴深度。凹穴之深度可於0.05毫米至1.0毫米之範圍內。在此例示中,凹穴211之深度係為0.21毫米(以容納0.15毫米晶片及0.05毫米導電凸塊)。
圖12及13分別為散熱座21之凹穴211內塗有導熱材料191之剖視圖及底部立體視圖。通常導熱材料191係為導熱黏著劑,並且塗佈於凹穴211之底部上。
圖14及15分別為晶片-中介層堆疊次組體10藉由導熱材料191貼附至散熱座21之剖視圖及底部立體視圖。第一晶片13係***凹穴211中,並且中介層11’位於凹穴211外,同時中介層11’與散熱座21之外圍邊緣彼此保持距離。
圖16及17分別為黏著劑193填充至中介層11’與散熱座21之間並進一步延伸進入凹穴211中之剖視圖及底部立體視圖。黏著劑193通常 為電性絕緣之底部填充材料,其塗佈於中介層11’與散熱座21之間,且填入凹穴211之剩餘空間中。因此,導熱材料191提供第一晶片13與散熱座21間之機械性接合及熱性連接,並且黏著劑193提供第一晶片13及散熱座21間、以及中介層11’及散熱座21間之機械性接合。
圖18及19分別為將流出中介層11’與散熱座21間之過剩黏著劑移除後之剖視圖及底部立體視圖。或者,可省略此移除過剩黏著劑之步驟,並且過剩黏著劑將變成隨後平衡層之一部分。
圖20及21分別為平衡層12層壓/塗佈於散熱座21下方之剖視圖及底部立體視圖。平衡層12係接觸散熱座21,且自散熱座21朝向下方向延伸,並且側向覆蓋、圍繞及共形塗佈中介層11’之側壁,同時自中介層11’側向延伸至該結構之外圍邊緣。在此實施態樣中,平衡層12具有0.2毫米之厚度,其係接近中介層11’之厚度,並且可由環氧樹脂、玻璃-環氧樹脂、聚醯亞胺、及其類似物所製成。此形成平衡層12之步驟亦可被省略。
圖22為第二晶片14電性耦接至中介層11’之剖視圖。第二晶片14包括主動面141、與主動面141相反之非主動面143、以及在主動面141上之I/O墊142。第二晶片14係使用凸塊16以電性耦接至中介層11’,其中凸塊16係接觸第二晶片14之I/O墊142與中介層11’之第二接觸墊114。此外,可選擇性地進一步將底部填充材料18填充於中介層11’與第二晶片14間之間隙中。
據此,如圖22所示,完成之半導體元件100係包括中介層11’、第一晶片13、第二晶片14、散熱座21、以及平衡層12。藉由覆晶製程,將第一晶片13電性耦接至預製之中介層11’之第一接觸墊112,以形成晶片- 中介層堆疊次組體10。使用導熱材料191及黏著劑193,將晶片-中介層堆疊次組體10貼附至散熱座21,並使第一晶片13置放於凹穴211中,且中介層11’側向延伸於凹穴211外。導熱材料191提供第一晶片13及散熱座21間之機械性接合及熱性連接,並且黏著劑193提供第一晶片13及散熱座21間、以及中介層11’及散熱座21間之機械性接合。散熱座21罩蓋第一晶片13於其凹穴211中,並且側向延伸至該元件之外圍邊緣。平衡層12側向覆蓋中介層11’之側壁,並且側向延伸至該元件之外圍邊緣。藉由覆晶製程,將第二晶片14電性耦接至中介層11’之第二接觸墊114,藉此第二晶片14可進一步藉由中介層11’之貫孔116以電性連接至第一晶片13。因此,中介層11’可提供第一及第二晶片13、14之扇出路由/互聯,並且亦提供相鄰之第一晶片13間以及相鄰之第二晶片14間之電性連接。
[實施例2]
圖23-41為本發明另一實施態樣之另一半導體元件製法示意圖,其中該半導體元件更包括用於中介層貼附步驟之定位件、作為第二級路由之互連基板、以及用於第二晶片散熱之第二散熱座。
為達簡要說明之目的,上述實施例1中任何可作相同應用之敘述皆併於此,無須再重複相同敘述。
圖23為第一散熱座22之凹穴221周圍設有定位件31之剖視圖,其可藉由移除金屬板224之選定部分,或是藉由在金屬板224上沉積金屬材料或塑膠材料之圖案,以形成定位件31。定位件31通常係藉由電鍍、蝕刻、或機械切割而製成。據此,定位件31自第一散熱座22中鄰接凹穴入口之平坦表面222朝向下方向延伸,並且可具有5至200微米之厚度。在此實 施態樣中,厚度50微米之定位件31側向延伸至第一散熱座22之外圍邊緣,且其內周圍邊緣係與隨後設置的中介層四側邊相符。或者,定位件31可與第一散熱座22之外圍邊緣彼此保持距離。舉例來說,圖24揭示定位件31之另一態樣,其中定位件31係與第一散熱座22之外圍邊緣彼此保持距離,並且具有矩形邊框形狀之構型。
於凹穴221周圍設有定位件31之第一散熱座22亦可由層壓基板製成,關於此態樣之詳細敘述請參照圖25-29。
圖25為層壓基板之剖視圖,其包括金屬板224、介電層225、以及金屬層226。介電層225係夾置於金屬板224及金屬層226間。介電層225通常為環氧樹脂、玻璃-環氧樹脂、聚醯亞胺、及其類似物所製成,並且具有50微米之厚度。金屬層226通常為銅所製成,但亦可使用銅合金或其他材料(例如鋁、不銹鋼、或其合金)。金屬層226厚度係於5至200微米之範圍內。在此實施態樣中,金屬層226為具有50微米厚度之銅板。
圖26為介電層225上形成定位件31之剖視圖,其可藉由微影技術及濕蝕刻,以移除金屬層226之選定部分,進而形成定位件31。在此圖中,定位件31係由複數個金屬凸柱組成,且排列成與隨後設置之中介層四側邊相符的矩形邊框陣列。然而,定位件之圖案不限於此,其可具有防止隨後設置之中介層發生不必要位移之其他各種圖案。舉例來說,定位件31可由一連續或不連續之凸條所組成,並與隨後設置之中介層四側邊、兩對角、或四角相符。
圖27及28為層壓基板之介電層上形成定位件之另一製程剖視圖。
圖27為具有一組開口227之層壓基板剖視圖。該層壓基板包括上述之金屬板224、介電層225、以及金屬層226,並且藉由移除金屬層226之選定部分以形成開口227。
圖28為介電層225上形成定位件31之剖視圖。定位件31可藉由將光敏性塑膠材料(例如環氧樹脂、聚醯亞胺等)或非光敏性材料塗佈或印刷於開口227中,接著移除整體金屬層226而形成。據此,定位件31係由複數個樹脂凸柱組成,且具有防止隨後設置之中介層發生不必要位移之圖案。
圖29為層壓基板中形成凹穴221之剖視圖,其中凹穴221延伸穿過介電層225,並且進一步延伸進入金屬板224中。因此,製成之第一散熱座22包括金屬板224、介電層225、以及凹穴221,且定位件31係位於凹穴221入口之周圍。
此外,定位件亦可藉由圖30及31所揭示之另一製法形成於第一散熱座之凹穴中。
圖30為金屬板224上形成定位件31之剖視圖,其中金屬板224通常係厚度為1毫米之銅板,且可藉由移除金屬板224之選定部分,或是藉由在金屬板224上沉積金屬材料或塑膠材料之圖案,以形成定位件31。在此實施態樣中,定位件31由複數個金屬凸柱組成,且排列成與隨後設置之晶片四側邊相符的矩形邊框陣列。然而,定位件之圖案不限於此,其可具有防止隨後設置之晶片發生不必要位移之其他各種圖案。
圖31為設有基層228之剖視圖。基層228係層壓於金屬板224上,且定位件31係對準且***基層228之開孔229中。基層228可為環氧樹脂、BT、聚醯亞胺、及其他種類之樹脂或樹脂/玻璃複合物所製成。因此, 製成之第一散熱座22包括金屬板224、基層228、以及凹穴221(對應於基層228之開孔229),並且定位件31係位於凹穴221之底部上。
下文將以圖23之第一散熱座22來詳細敘述下列步驟。然而,亦可將上述第一散熱座之其他態樣實施或應用於下列步驟中。
圖32為第一散熱座22之凹穴221內塗有導熱材料191之剖視圖。導熱材料191通常為導熱黏著劑,並且塗佈於凹穴之底部上。
圖33為晶片-中介層堆疊次組體10藉由導熱材料191貼附至第一散熱座22之剖視圖。在此,晶片-中介層堆疊次組體10與圖8所示結構類似,惟差異處在於,此圖之中介層11’上僅設有單個覆晶式第一晶片13。中介層11’及第一晶片13係貼附至第一散熱座22,且第一晶片13係***凹穴221中,而定位件31則側向對準且靠近中介層11’之外圍邊緣。定位件31可控制中介層置放之準確度。定位件31朝向下方向延伸超過中介層11’之第一表面111,並且位於中介層11’之四側表面外,同時側向對準中介層11’之四側表面。由於定位件31側向靠近且符合中介層11’四側表面,故其可避免晶片-中介層堆疊次組體10於黏著劑固化時發生任何不必要的位移。較佳地,中介層11’與定位件31間之間隙係於約5至50微米之範圍內。此外,亦可在不具有定位件31之情況下執行晶片-中介層堆疊次組體10之貼附步驟。
圖34為黏著劑193填充於中介層11’與第一散熱座22之間並進一步延伸進入凹穴221中之剖視圖。黏著劑193通常為電性絕緣之底部填充材料,其係塗佈於中介層11’與第一散熱座22之間,並填入凹穴221內的剩餘空間中。
圖35為移除溢出在定位件31上之過剩黏著劑後之剖視圖。或 者,可省略移除過剩黏著劑之步驟,據此過剩之黏著劑將變成隨後平衡層之一部分。
圖36為晶片-中介層堆疊次組體10藉由導熱材料194貼附至圖31之第一散熱座22之剖視圖,以作為另一實施態樣。第一晶片13係置放於凹穴221中,且定位件31側向對準第一晶片13之外圍邊緣,而中介層11’則位於凹穴211外,同時中介層11’之第一表面111係貼附於基層228上。藉由塗佈導熱材料194於凹穴之底部上,然後將晶片-中介層堆疊次組體10之第一晶片13***凹穴221中,以將第一晶片13貼附至第一散熱座22。凹穴221中之導熱材料194(通常為導熱但不導電之黏著劑)受到第一晶片13擠壓,進而往下流入第一晶片13與凹穴側壁間的間隙,並且溢流至基層228上。因此,導熱材料194圍繞嵌埋之第一晶片13,且擠出之部分接觸中介層11’之第一表面111以及基層228,並夾置於中介層11’之第一表面111以及基層228間。定位件31自凹穴221之底部朝向下方向延伸,且延伸超過第一晶片13之非主動面133,並且靠近第一晶片13之外圍邊緣,以提供晶片-中介層堆疊次組體10之置放準確度。
圖37為平衡層12層壓/塗佈於定位件31上之剖視圖。平衡層12係接觸定位件31,且自定位件31朝向下方向延伸,並且側向覆蓋、圍繞及共形塗佈中介層11’之側壁,並自中介層11’側向延伸至該結構之外圍邊緣。因此,平衡層12具有與定位件31及黏著劑193接觸之第一表面121,以及與中介層11’之第二表面113齊平之第二表面123。
圖38為第二晶片14透過凸塊16設置於中介層11’之第二表面113上之剖視圖。第二晶片14包括主動面141、與主動面141相反之非主動面 143、以及在主動面141上之I/O墊142。凸塊16接觸第二晶片14之I/O墊142以及中介層11’之第二接觸墊114。因此,第二晶片14係藉由凸塊16以電性耦接至中介層11’之第二接觸墊114,並進一步藉由中介層11’之貫孔116以電性連接至第一晶片13。此外,可選擇性地進一步提供底部填充材料18以填充中介層11’與第二晶片14間之間隙。
圖39為具有穿孔401之互連基板40之剖視圖。互連基板40包括芯層41、頂部及底部增層電路43、45、披覆穿孔47、以及焊料遮罩層48。頂部及底部增層電路43、45各自設置於芯層41之兩側上,並且分別包含絕緣層431、451以及導線433、453。絕緣層431、451各自於向上方向及向下方向覆蓋芯層41之兩側,導線433、453各自側向延伸於絕緣層431、451上,並且延伸穿過絕緣層431、451中之盲孔432、452,以形成接觸芯層41之頂部及底部圖案化線路層411、413的導電盲孔434、454。披覆穿孔47延伸穿過芯層41,以提供頂部及底部增層電路43、45間之電性連接。焊料遮罩層48於向上方向及向下方向覆蓋頂部及底部增層電路43、45,並且包括顯露導線433、453之選定部分的焊料遮罩開口481。穿孔401延伸穿過互連基板40,並且具有幾乎與第二晶片14相同之尺寸,或是稍大於第二晶片14之尺寸。
圖40為互連基板40電性耦接至中介層11’之剖視圖。第二晶片14係***互連基板40之穿孔401中,並且互連基板40係藉由焊球51以電性耦接至中介層11’,其中焊球51係接觸中介層11’之第二接觸墊114以及互連基板40之頂部增層電路43。此外,可選擇性地進一步提供底部填充材料53以填充中介層11’與互連基板40間、以及平衡層12與互連基板40間之間隙。
圖41為第二散熱座23貼附至第二晶片14之剖視圖,其係使用導熱材料196(通常為導熱黏著劑),將第二散熱座23設置於第二晶片14之非主動面143上。第二散熱座23可為銅、鋁、不銹鋼、或其合金所製成。在此實施態樣中,第二散熱座23係為厚度1毫米之銅板。
據此,如圖41所示,完成之半導體元件200係包括中介層11’、第一晶片13、第二晶片14、平衡層12、第一散熱座22、第二散熱座23、定位件31、以及互連基板40。藉由覆晶製程,將第一晶片13電性耦接至預製之中介層11’之第一接觸墊112,以形成晶片-中介層堆疊次組體10。使用導熱材料191及黏著劑193,將晶片-中介層堆疊次組體10貼附至第一散熱座22,並使第一晶片13置放於凹穴221中,且中介層11’側向延伸於凹穴221外。導熱材料191提供第一晶片13與第一散熱座22間之機械性接合及熱性連接,並且黏著劑193提供第一晶片13與第一散熱座22間、以及中介層11’與第一散熱座22間之機械性接合。第一散熱座22罩蓋第一晶片13於其凹穴221中,並且側向延伸至該元件之外圍邊緣。定位件31自第一散熱座22朝向下方向延伸,並且延伸超過中介層11’之第一表面111,且靠近中介層11’之外圍邊緣,以控制中介層11’置放之準確度。藉由覆晶製程,將第二晶片14電性耦接至中介層11’之第二接觸墊114,因此第二晶片14可藉由中介層11’之貫孔116以電性連接至第一晶片13。平衡層12側向覆蓋中介層11’之側壁且側向延伸至該元件之外圍邊緣,並且平衡層12之第二表面123係實質上與中介層11’之第二表面113共平面。藉由焊球51,將互連基板40電性耦接至中介層11’之第二接觸墊114,以提供第二級路由。使用導熱材料196,將第二散熱座23貼附至第二晶片14上,以散逸第二晶片14之熱。
[實施例3]
圖42-49為本發明再一實施態樣之再一半導體元件製法示意圖,其中第二晶片被罩蓋於第二散熱座之凹穴中,且該第二散熱座係側向延伸至該元件之外圍邊緣。
為達簡要說明之目的,上述實施例中任何可作相同應用之敘述皆併於此,且無須再重複相同敘述。
圖42為晶片-中介層堆疊次組體10藉由導熱材料191貼附至圖24中第一散熱座22之剖視圖。中介層11’及第一晶片13係貼附至第一散熱座22,且第一晶片13係***凹穴221中,而定位件31則側向對準且靠近中介層11’之外圍邊緣。導熱材料191接觸凹穴底部及第一晶片13,藉以提供第一晶片13及第一散熱座22間之機械性接合及熱性連接。定位件31朝向下方向延伸超過中介層11’之第一表面111,並靠近中介層11’之外圍邊緣,以控制中介層11’置放之準確度。
圖43為黏著劑193填充至中介層11’與第一散熱座22之間並進一步延伸進入凹穴221中之剖視圖。黏著劑193通常為電性絕緣之底部填充材料,其塗佈於中介層11’與第一散熱座22之間,且填入凹穴221之剩餘空間中。
圖44為平衡層12層壓/塗佈於第一散熱座22及定位件31上方之剖視圖。平衡層12係接觸第一散熱座22及定位件31,且自第一散熱座22及定位件31朝向下方向延伸,並且側向覆蓋、圍繞及共形塗佈中介層11’之側壁,同時自中介層11’側向延伸至結構之外圍邊緣。因此,平衡層12具有與第一散熱座22接觸之第一表面121,以及與中介層11’之第二表面113齊平 之第二表面123。
圖45為第二晶片14設置於中介層11’之第二表面113上之剖視圖。第二晶片14係藉由凸塊16電性耦接至中介層11’之第二接觸墊114。此外,可選擇性地進一步提供底部填充材料18以填充中介層11’與第二晶片14間之間隙。
圖46為第二散熱座23由下方覆蓋第二晶片14、中介層11’、以及平衡層12之剖視圖,其中第二散熱座23係包含凹穴231。藉由塗佈導熱材料196於第二散熱座23之凹穴底部上,然後將第二晶片14***凹穴231中,以將第二散熱座23貼附至中介層11’之第二表面113以及平衡層12之第二表面123。凹穴231中之導熱材料196(通常為導熱但不導電之黏著劑)受到第二晶片14擠壓,進而往上流入第二晶片14與凹穴側壁間的間隙,並且溢流至中介層11’及平衡層12上。因此,導熱材料196圍繞嵌埋之第二晶片14,且擠出之部分接觸中介層11’之第二表面113、第二散熱座23、以及平衡層12之第二表面123,並夾置於中介層11’之第二表面113與第二散熱座23間、以及平衡層12之第二表面123與第二散熱座23間。
圖47為將第一散熱座22選定部分移除後之剖視圖,其係藉由微影技術及濕蝕刻移除第一散熱座22之選定部分,以使第一散熱座22剩餘部分與結構之外圍邊緣彼此保持距離。第一散熱座22剩餘部分係由上方覆蓋且罩蓋第一晶片13於凹穴221中。
圖48為將顯露之黏著劑193移除後之剖視圖,其中顯露之黏著劑193係位於第一散熱座22剩餘部分之外圍邊緣外,且於中介層11’第一接觸墊112上方。移除中介層11’第一接觸墊112上之黏著劑193,以從上方顯露 中介層11’第一表面111上之第一接觸墊112。
圖49為互連基板40電性耦接至中介層11’之剖視圖。第一散熱座22剩餘部分係***互連基板40之穿孔401中,並且互連基板40係藉由焊球51以電性耦接至中介層11’,其中焊球51係接觸中介層11’之第一接觸墊112以及互連基板40之底部增層電路45。
據此,如圖49所示,完成之半導體元件300係包括中介層11’、第一晶片13、第二晶片14、平衡層12、第一散熱座22、第二散熱座23、定位件31、以及互連基板40。藉由覆晶製程,將第一晶片13電性耦接至預製之中介層11’之第一接觸墊112,以形成晶片-中介層堆疊次組體10。使用導熱材料191及黏著劑193,將晶片-中介層堆疊次組體10貼附至第一散熱座22,並使第一晶片13置放於凹穴221中,且中介層11’側向延伸於凹穴221外。導熱材料191提供第一晶片13與第一散熱座22間之機械性接合及熱性連接,並且黏著劑193提供第一晶片13與第一散熱座22間、以及中介層11’與第一散熱座22間之機械性接合。第一散熱座22罩蓋第一晶片13於其凹穴221中,並且與該元件之外圍邊緣彼此保持距離。定位件31係於向上方向實質上與平衡層12之第一表面121共平面,並且朝向下方向延伸超過中介層11’之第一表面111,且靠近中介層11’之外圍邊緣,以控制中介層11’置放之準確度。藉由覆晶製程,將第二晶片14電性耦接至中介層11’之第二接觸墊114,並且第二晶片14進一步藉由中介層11’之貫孔116以電性連接至第一晶片13。平衡層12側向覆蓋中介層11’之側壁,且側向延伸至該元件之外圍邊緣,並且於向上方向與定位件31實質上共平面,同時於向下方向與中介層11’實質上共平面。第二散熱座23側向延伸至該元件之外圍邊緣,並且藉由 導熱材料196貼附至第二晶片14、中介層11’、以及平衡層12,同時第二晶片14置放於第二散熱座23之凹穴231中。導熱材料196提供第二晶片14與第二散熱座23間、中介層11’與第二散熱座23間、以及平衡層12與第二散熱座23間之機械性接合及熱性連接。藉由焊球51將互連基板40電性耦接至中介層11’之第一接觸墊112,以提供第二級路由。
[實施例4]
圖50-53為本發明再一實施態樣之再一半導體元件製法示意圖,其中第二散熱座之凹穴罩蓋第二晶片,且該第二散熱座係與該元件之外圍邊緣彼此保持距離。
為達簡要說明之目的,上述實施例中任何可作相同應用之敘述皆併於此,無須再重複相同敘述。
圖50為完成圖42-46所示步驟後之剖視圖。
圖51為將第二散熱座23選定部分移除後之剖視圖,其係藉由微影技術及濕蝕刻移除第二散熱座23之選定部分,以使第二散熱座23剩餘部分與結構之外圍邊緣彼此保持距離。第二散熱座23剩餘部分係由下方覆蓋且罩蓋第二晶片14於凹穴231中。
圖52為將顯露之導熱材料196移除後之剖視圖,其中顯露之導熱材料196係位於第二散熱座23剩餘部分之外圍邊緣外,且於中介層11’之第二接觸墊114下方。移除中介層11’之第二接觸墊114上之導熱材料196,以從下方顯露中介層11’第二表面113上之第一接觸墊114。
圖53為互連基板40電性耦接至中介層11’之剖視圖。第二散熱座23剩餘部分係***互連基板40之穿孔401中,並且互連基板40係藉由焊 球51以電性耦接至中介層11’,其中焊球51係接觸中介層11’之第二接觸墊114以及互連基板40之頂部增層電路43。
據此,如圖53所示,完成之半導體元件400係包括中介層11’、第一晶片13、第二晶片14、平衡層12、第一散熱座22、第二散熱座23、定位件31、以及互連基板40。藉由覆晶製程,將第一晶片13電性耦接至預製之中介層11’之第一接觸墊112,以形成晶片-中介層堆疊次組體10。使用導熱材料191及黏著劑193,將晶片-中介層堆疊次組體10貼附至第一散熱座22,並使第一晶片13置放於凹穴221中,且中介層11’側向延伸於凹穴221外。導熱材料191提供第一晶片13與第一散熱座22間之機械性接合及熱性連接,並且黏著劑193提供第一晶片13與第一散熱座22間、以及中介層11’與第一散熱座22間之機械性接合。第一散熱座22罩蓋第一晶片13於其凹穴221中,並且側向延伸至該元件之外圍邊緣。定位件31係於向上方向實質上與平衡層12之第一表面121共平面,並且朝向下方向延伸超過中介層11’之第一表面111,且靠近中介層11’之外圍邊緣,以控制中介層11’置放之準確度。藉由覆晶製程,將第二晶片14電性耦接至中介層11’之第二接觸墊114,並且第二晶片14進一步藉由中介層11’之貫孔116以電性連接至第一晶片13。平衡層12側向覆蓋中介層11’之側壁,且側向延伸至該元件之外圍邊緣,並且於向上方向與定位件31實質上共平面,同時於向下方向與中介層11’實質上共平面。第二散熱座23係與該元件之外圍邊緣彼此保持距離,並且藉由導熱材料196罩蓋第二晶片14於其凹穴231中,其中導熱材料196係提供第二晶片14及第二散熱座23間之機械性接合及熱性連接。藉由焊球51將互連基板40電性耦接至中介層11’之第二接觸墊114,以提供第二級路由。
上述之半導體元件僅為說明範例,本發明尚可透過其他多種實施例實現。此外,上述實施例可基於設計及可靠度之考量,彼此混合搭配使用或與其他實施例混合搭配使用。一晶片可獨自使用一凹穴,或與其他晶片共用一凹穴。舉例來說,一凹穴可容納單一晶片,且散熱座可包括排列成陣列形狀之複數凹穴以容納複數晶片。或者,單一凹穴內能放置數個晶片。同樣地,一晶片可獨自使用一中介層,或與其他晶片共用一中介層。舉例來說,單一晶片可電性耦接至一中介層。或者,數個晶片可耦接至一中介層。舉例來說,可將四枚排列成2x2陣列之小型晶片耦接至一中介層,並且該中介層可包括額外的接觸墊,以接收額外晶片墊,並提供額外晶片墊之路由。
如上述實施態樣所示,本發明建構出一種獨特的半導體元件,其中介層上設有面對面晶片,且可展現優越之散熱性能與可靠度。在一較佳實施態樣中,該半導體元件包括一第一晶片、一第二晶片、一中介層、以及一第一散熱座,其中(i)該中介層包括一第一表面、一相反之第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊及該些第二接觸墊之複數個貫孔;(ii)藉由複數個凸塊,將該第一晶片及該第二晶片各自電性耦接至該中介層之該些第一接觸墊及該些第二接觸墊;以及(iii)該第一散熱座具有一凹穴,並且使用一導熱材料將該第一散熱座貼附至該第一晶片,同時該第一晶片置放於該凹穴中,且該中介層之該第一表面貼附至該第一散熱座中鄰接且自該凹穴入口側向延伸之一平坦表面。
此外,根據本發明之一較佳實施態樣,該半導體元件可進一 步包括一平衡層、一第二散熱座、以及一互連基板,其中(i)該平衡層覆蓋該中介層之側壁;(ii)該第二散熱座貼附至該第二晶片上,或是該第二晶片***該第二散熱座之一凹穴中且中介層側向延伸於第二散熱座之凹穴外,同時第二散熱座係藉由一導熱材料以貼附至第二晶片;以及(iii)該互連基板具有一穿孔且電性耦接至該中介層,並使該第一晶片或第二晶片置放於該穿孔中。
第一及第二晶片係面對面地設置於中介層之相反兩側上,並且藉由凸塊以各自電性耦接至中介層之第一接觸墊及第二接觸墊。第一及第二晶片可為已封裝或未封裝之晶片。此外,第一及第二晶片可為裸晶,或是晶圓級封裝晶片等。
第一散熱座可側向延伸超過中介層之外圍邊緣,並且進一步延伸至元件之外圍邊緣以提供元件之機械性支撐。或者,於第二散熱座貼附至中介層之第二表面上及選擇性的平衡層之第二表面上後,可移除第一散熱座之選定部分,以使第一散熱座剩餘部分與元件之外圍邊緣彼此保持距離。因此,中介層可側向延伸超過第一散熱座剩餘部分之外圍邊緣,以顯露中介層第一表面上額外的第一接觸墊,其中第一散熱座之剩餘部分係罩蓋第一晶片於凹穴中。對於中介層側向延伸超過第一散熱座剩餘部分之態樣,第二散熱座較佳係延伸至元件之外圍邊緣,並使中介層之第二表面及選擇性形成的平衡層之第二表面貼附至第二散熱座中鄰接凹穴入口之平坦表面。在另一態樣中,於第二散熱座貼附至中介層之第二表面上及選擇性形成的平衡層之第二表面上後,可移除第二散熱座之選定部分,以使第二散熱座剩餘部分與元件之外圍邊緣彼此保持距離。據此,中介層可側向 延伸超過第二散熱座剩餘部分之外圍邊緣,以顯露中介層第二表面上額外的第二接觸墊,其中第二散熱座剩餘部分係罩蓋第二晶片於凹穴中。對於中介層側向延伸超過第二散熱座外圍邊緣之態樣,第一散熱座較佳係延伸至元件之外圍邊緣。
通常第一及第二散熱座各自包括一金屬板,以對嵌埋晶片提供基本散熱及電磁屏蔽效果。金屬板可具有0.1毫米至10毫米之厚度。金屬板之材料可包括銅、鋁、不銹鋼、或其合金。此外,第一及第二散熱座可為單層或多層結構,並且較佳包括一延伸進入金屬板中之凹穴。舉例來說,第一及第二散熱座可為金屬板,且該金屬板具有形成於其中之凹穴,以及自該凹穴之入口側向延伸之平坦表面。據此,凹穴之金屬底部及金屬側壁可提供嵌埋晶片之熱性接觸表面以及垂直與水平方向之電磁屏蔽。對於第一散熱座之另一態樣,第一散熱座可為層壓基板,其包括金屬板、位於該金屬板上之介電層,並具有延伸穿過該介電層且延伸進入該金屬板之凹穴。或者,第一散熱座可包括金屬板及具有開孔之基層,且金屬板上之基層開孔可定義出第一散熱座之凹穴。基層之材料可為環氧樹脂、BT、聚醯亞胺、或其他種類之樹脂或樹脂/玻璃複合物。因此,第一晶片之熱可透過凹穴之金屬底部而散逸。
此外,可於第一散熱座之凹穴外或凹穴中形成用於中介層貼附步驟之定位件。據此,藉由位於中介層第一表面周圍或第一晶片非主動面周圍之定位件,可控制晶片-中介層堆疊次組體置放之準確度。對於定位件位於第一散熱座凹穴外之態樣,定位件自第一散熱座中鄰接凹穴入口之平坦表面朝第二垂直方向延伸,且延伸超過中介層之第一表面。為了便於 描述,中介層之第一表面所面對之方向被定義為第一垂直方向,並且中介層之第二表面所面對之方向被定義為第二垂直方向。對於定位件位於第一散熱座凹穴中之另一態樣,定位件自凹穴之底部朝第二垂直方向延伸,且延伸超過覆晶之非主動面。因此,藉由側向對準且靠近中介層或第一晶片外圍邊緣之定位件,可控制中介層置放之準確度。
可藉由下列步驟形成第一散熱座凹穴入口周圍之定位件:提供金屬板;於該金屬板中形成凹穴;以及藉由移除金屬板之選定部分,或是藉由於金屬板上沉積金屬或塑膠材料之圖案,以於凹穴入口周圍形成定位件。據此,散熱座係為具有凹穴之金屬板,且定位件自第一散熱座中鄰接凹穴入口之平坦表面朝第二垂直方向延伸。亦可藉由下列步驟形成第一散熱座凹穴入口周圍之定位件:提供層壓基板,其包括介電層及金屬板;藉由移除介電層上金屬層之選定部分,或是藉由於介電層上沉積金屬或塑膠材料之圖案,以形成定位件;以及形成延伸穿過介電層並延伸進入金屬板中之凹穴。因此,第一散熱座係為層壓基板,其包括金屬板以及介電層,並且定位件自第一散熱座之介電層朝第二垂直方向延伸,且位於凹穴入口周圍。對於定位件位於第一散熱座凹穴中之態樣,可藉由下列步驟製成:提供金屬板;藉由移除金屬板之選定部分,或是藉由於金屬板上沉積金屬或塑膠材料之圖案,以於金屬板表面形成定位件;以及於金屬板上提供基層,並使定位件位於基層之開孔中。因此,第一散熱座包括金屬板及基層,且定位件自第一散熱座凹穴底部之金屬板朝第二垂直方向延伸。
定位件可為金屬、光敏性塑膠材料或非光敏性材料所製成。舉例來說,定位件可實質上由銅、鋁、鎳、鐵、錫或其合金組成。定位件 亦可包括環氧樹脂或聚醯亞胺,或是由環氧樹脂或聚醯亞胺組成。再者,定位件可具有防止中介層或第一晶片發生不必要位移之各種圖案。舉例來說,定位件可包括一連續或不連續之凸條、或是凸柱陣列。或者,定位件可側向延伸至元件之外圍邊緣,且其內周圍邊緣與中介層之外圍邊緣相符合。具體來說,定位件可側向對準中介層或第一晶片之四側邊,以定義出與中介層或第一晶片形狀相同或相似之區域,並且避免中介層或第一晶片之側向位移。舉例來說,定位件可對準並符合中介層或第一晶片之四側邊、兩對角、或四角,並且中介層與定位件間或是第一晶片與定位件間之間隙較佳於5至50微米之範圍內。因此,位於中介層或第一晶片外之定位件可控制晶片-中介層堆疊次組體置放之準確度。此外,定位件較佳具有位於5至200微米範圍內之高度。
第一及第二散熱座之凹穴可在其入口處具有較其底部更大之直徑或尺寸,並且具有0.05毫米至1.0毫米之深度。舉例來說,凹穴可具有橫切之圓錐或方錐形狀,其直徑或大小係自凹穴底部朝向入口遞增。或者,凹穴可為具有固定直徑之圓柱形狀。凹穴亦可在其入口及底部具有圓形、正方形或矩形之周緣。
晶片-中介層堆疊次組體可藉由一導熱材料(如導熱黏著劑)以貼附至第一散熱座,其中導熱材料可先塗佈於凹穴之底部上,然後當第一晶片***凹穴中時,部分導熱材料擠出凹穴外。導熱材料可接觸及圍繞第一散熱座凹穴中嵌埋的第一晶片。擠出之導熱材料可接觸中介層之第一表面及自第一散熱座中凹穴入口側向延伸之平坦表面,並夾置於中介層之第一表面及自第一散熱座中凹穴入口側向延伸之平坦表面間。或者,可將 導熱材料(如導熱黏著劑)塗佈於凹穴之底部上,且當第一晶片***凹穴中時,導熱材料仍位於凹穴中。然後可將第二黏著劑(通常為電性絕緣之底部填充材料)塗佈並填入凹穴之剩餘空間中,並延伸至中介層之第一表面及自第一散熱座中凹穴入口側向延伸之平坦表面間。據此,導熱材料提供第一晶片與第一散熱座間之機械性接合及熱性連接,而第二黏著劑提供中介層與第一散熱座間之機械性接合。同樣地,上述方法亦可應用於將第二散熱座貼附至中介層之第二表面與選擇性形成的平衡層之第二表面。因此,藉由填充一導熱材料於第二散熱座之凹穴中、中介層之第二表面與第二散熱座間、以及平衡層之第二表面與第二散熱座間,即可完成第二散熱座之貼附步驟。
中介層係側向延伸於第一散熱座之凹穴外,並且可貼附至第一散熱座中鄰接凹穴入口之平坦表面,其中中介層之第一表面係面對第一散熱座。同樣地,對於第二晶片置放於第二散熱座凹穴中之態樣,中介層係側向延伸於第二散熱座之凹穴外,並且可貼附至第二散熱座中鄰接凹穴入口之平坦表面,其中中介層之第二表面係面對第二散熱座。中介層之材料可為矽、玻璃、陶瓷或石墨,其具有50至500微米之厚度,並且可提供設置於其相反兩側上之第一及第二晶片之扇出路由。此外,因為中介層通常係由高彈性係數材料製成,且該高彈性係數材料具有與晶片匹配之熱膨脹係數(例如,每攝氏3至10ppm),因此,可大幅降低或補償熱膨脹係數不匹配所導致之晶片及其電性互連處之內部應力。
於貼附晶片-中介層堆疊次組體至第一散熱座之步驟後,可形成平衡層於第一散熱座或定位件上。因此,平衡層可具有與第一散熱座 或定位件接觸之第一表面,以及與中介層之第二表面實質上共平面之相對第二表面。在任何情況下,平衡層較佳係側向覆蓋、圍繞及共形塗佈中介層之側壁,並且自中介層側向延伸至元件之外圍邊緣。平衡層之材料可為環氧樹脂、BT、聚醯亞胺、及其他種類之樹脂或樹脂/玻璃複合物。
在形成平衡層之步驟後,互連基板可電性耦接至中介層之額外的第一或第二接觸墊。互連基板不限於特定結構,舉例來說,其可包括芯層、頂部及底部增層電路、以及披覆穿孔。頂部及底部增層電路設置於芯層之相反兩側上。披覆穿孔延伸穿過芯層,並且提供頂部及底部增層電路間之電性連接。頂部及底部增層電路通常各自包括絕緣層以及一或複數導線。頂部及底部增層電路之絕緣層各自形成於芯層之相反兩側上。導線係側向延伸於絕緣層上,並且延伸穿過絕緣層中之盲孔,以形成接觸芯層頂部及底部圖案化線路層之導電盲孔。此外,假如需要更多的信號路由,頂部及底部增層電路可包括額外之絕緣層、額外之盲孔、以及額外之導線。頂部及底部增層電路之最外側導線可各自容置導電接點,例如焊球,以與組體或電子元件電性傳輸及機械連接。據此,可藉由焊球,而非藉由直接增層法,將互連基板接置於中介層,以提供第二扇出路由/互連。此外,互連基板較佳具有穿孔,以容置第一或第二晶片於穿孔中。舉例來說,對於中介層延伸超過第一散熱座外圍邊緣之態樣,互連基板可電性耦接至中介層之第一接觸墊,並使第一散熱座及第一晶片位於互連基板之穿孔中。對於中介層延伸超過第二散熱座外圍邊緣之態樣,互連基板可電性耦接至中介層之第二接觸墊,並使第二散熱座及第二晶片位於互連基板之穿孔中。
「覆蓋」一詞意指於垂直及/或側面方向上不完全以及完全 覆蓋。例如,在第一散熱座之凹穴面朝向下方向之狀態下,第一散熱座於向上方向覆蓋第一晶片,不論另一元件例如導熱材料是否位於第一散熱座及第一晶片間。
「對準」一詞意指元件間之相對位置,不論元件之間是否彼此保持距離或鄰接,或一元件***且延伸進入另一元件中。例如,當假想之水平線與定位件及中介層相交時,定位件側向對準於中介層,不論定位件與中介層之間是否具有其他與假想之水平線相交之元件,且不論是否具有另一與中介層相交但不與定位件相交、或與定位件相交但不與中介層相交之假想水平線。
「靠近」一詞意指元件間之間隙的寬度不超過最大可接受範圍。如本領域習知通識,當中介層以及定位件間之間隙不夠窄時,由於中介層於間隙中之橫向位移而導致之位置誤差可能會超過可接受之最大誤差限制。在某些情況下,一旦中介層之位置誤差超過最大極限時,可能造成隨後晶片連接至中介層之步驟遭遇困難。根據中介層之接觸墊的尺寸,於本領域之技術人員可經由試誤法以確認中介層以及定位件間之間隙的最大可接受範圍,以確保晶片之I/O墊與中介層之接觸墊對準。由此,「定位件靠近中介層之外圍邊緣」及「定位件靠近第一晶片之外圍邊緣」之用語係指定位件與中介層或第一晶片之外圍邊緣間之間隙係窄到足以防止中介層之位置誤差超過可接受之最大誤差限制。
「電性連接」以及「電性耦接」之詞意指直接或間接電性連接。例如,第一晶片藉由凸塊及中介層電性連接至第二晶片。
「第一垂直方向」及「第二垂直方向」並非取決於半導體元 件之定向,凡熟悉此項技藝之人士即可輕易瞭解其實際所指之方向。例如,中介層之第一表面係面朝第一垂直方向,且中介層之第二表面係面朝第二垂直方向,此與元件是否倒置無關。同樣地,定位件係沿一側向平面「側向」對準中介層,此與元件是否倒置、旋轉或傾斜無關。因此,該第一及第二垂直方向係彼此相反且垂直於側面方向,且側向對準之元件係與垂直於第一與第二垂直方向之側向平面相交。
本發明之半導體元件具有許多優點。舉例來說,藉由習知之覆晶接合製程例如熱壓或迴焊,將晶片面對面地設置於中介層之相反兩面上,即可提供晶片間之最短互連距離。中介層提供晶片之第一級扇出路由/互連,而互連基板提供第二級扇出路由/互連。可藉由焊球,而非藉由直接增層法,將互連基板接合至中介層,此簡化之製程步驟造成較低之生產成本。定位件可提供中介層之置放準確度。因此,容納嵌埋晶片之凹穴形狀或深度在製程中不再是需要被嚴格控制之關鍵參數。面對面設置的晶片可熱性連接至個別的散熱座。散熱座可提供嵌埋晶片之散熱、電磁屏蔽、以及濕氣阻障,並且提供晶片、中介層、以及互連基板之機械性支撐。藉由此方法製備成的半導體元件係為可靠度高、價格低廉、且非常適合大量製造生產。
本案之製作方法具有高度適用性,且係以獨特、進步之方式結合運用各種成熟之電性及機械性連接技術。此外,本案之製作方法不需昂貴工具即可實施。因此,相較於傳統技術,此製作方法可大幅提升產量、良率、效能與成本效益。
在此所述之實施例係為例示之用,其中該些實施例可能會簡 化或省略本技術領域已熟知之元件或步驟,以免模糊本發明之特點。同樣地,為使圖式清晰,圖式亦可能省略重覆或非必要之元件及元件符號。
11’‧‧‧中介層
12‧‧‧平衡層
13‧‧‧第一晶片
14‧‧‧第二晶片
143‧‧‧非主動面
191‧‧‧導熱材料
193‧‧‧黏著劑
196‧‧‧導熱材料
200‧‧‧半導體元件
22‧‧‧第一散熱座
221‧‧‧凹穴
23‧‧‧第二散熱座
31‧‧‧定位件
40‧‧‧互連基板
41‧‧‧芯層
43‧‧‧頂部增層電路
431‧‧‧絕緣層
433‧‧‧導線
45‧‧‧底部增層電路
451‧‧‧絕緣層
453‧‧‧導線
53‧‧‧底部填充材料

Claims (36)

  1. 一種中介層上設有面對面晶片之半導體元件製作方法,包含以下步驟:提供一中介層,其包括一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔;藉由複數個凸塊電性耦接一第一晶片至該中介層之該些第一接觸墊,以提供一晶片-中介層堆疊次組體;提供一第一散熱座,其具有一凹穴;使用一導熱材料貼附該晶片-中介層堆疊次組體至該第一散熱座,並使該第一晶片***該凹穴中且該中介層側向延伸於該凹穴外;以及於該晶片-中介層堆疊次組體貼附至該第一散熱座後,藉由複數個凸塊電性耦接一第二晶片至該中介層之該些第二接觸墊,其中該電性耦接該第一晶片至該中介層之該些第一接觸墊的步驟係以面板規模進行,並且於該晶片-中介層堆疊次組體貼附至該第一散熱座之步驟前執行一單片化步驟,以分離個別的晶片-中介層堆疊次組體。
  2. 如申請專利範圍第1項所述之方法,更包含下述步驟:在貼附該晶片-中介層堆疊次組體至該第一散熱座之步驟後,提供一平衡層,且該平衡層係覆蓋該中介層之側壁及該第一散熱座。
  3. 如申請專利範圍第2項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及於提供該平衡層後,藉由複數個焊球電性耦接該互連基板至該中介層之該第二表面上之複數個額外的第二接觸墊,其中該第二晶片係***該 互連基板之該穿孔中。
  4. 如申請專利範圍第1項所述之方法,更包含下述步驟:貼附一第二散熱座至該第二晶片上。
  5. 如申請專利範圍第2項所述之方法,更包含以下步驟:提供一第二散熱座,其具有一凹穴;使用一導熱材料貼附該第二散熱座至該第二晶片,並使該第二晶片***該第二散熱座之該凹穴中且該中介層側向延伸於該第二散熱座之該凹穴外;以及於該第二散熱座貼附至該第二晶片後,移除該第一散熱座之選定部分,以顯露該中介層之該第一表面上之複數個額外的第一接觸墊,其中該中介層係側向延伸超過該第一散熱座之一剩餘部分之外圍邊緣,且該第一散熱座之該剩餘部分係罩蓋該第一晶片於該凹穴中。
  6. 如申請專利範圍第5項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及藉由複數個焊球電性耦接該互連基板至該中介層之該些額外的第一接觸墊,並使該第一散熱座之該剩餘部分***該互連基板之該穿孔中。
  7. 如申請專利範圍第2項所述之方法,更包含以下步驟:提供一第二散熱座,其具有一凹穴;使用一導熱材料貼附該第二散熱座至該第二晶片,並使該第二晶片***該第二散熱座之該凹穴中且該中介層側向延伸於該第二散熱座之該凹穴外;以及於該第二散熱座貼附至該第二晶片後,移除該第二散熱座之選定部 分,以顯露該中介層之該第二表面上之複數個額外的第二接觸墊,其中該中介層係側向延伸超過該第二散熱座之一剩餘部分之外圍邊緣,且該第二散熱座之該剩餘部分係罩蓋該第二晶片於該凹穴中。
  8. 如申請專利範圍第7項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及藉由複數個焊球電性耦接該互連基板至該中介層之該些額外的第二接觸墊,並使該第二散熱座之該剩餘部分***該互連基板之該穿孔中。
  9. 如申請專利範圍第1項所述之方法,其中該第一散熱座之該凹穴外或該凹穴中設有一定位件,且於該晶片-中介層堆疊次組體貼附至該第一散熱座時,使該凹穴外之該定位件側向對準且靠近該中介層之外圍邊緣,或使該凹穴中之該定位件側向對準且靠近該第一晶片之外圍邊緣。
  10. 如申請專利範圍第1項所述之方法,其中於該晶片-中介層堆疊次組體貼附至該第一散熱座後,該第一散熱座係延伸超過該中介層之外圍邊緣。
  11. 一種中介層上設有面對面晶片之半導體元件製作方法,包含以下步驟:提供一中介層,其包括一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔;藉由複數個凸塊電性耦接一第一晶片至該中介層之該些第一接觸墊,以提供一晶片-中介層堆疊次組體;提供一第一散熱座,其具有一凹穴;使用一導熱材料貼附該晶片-中介層堆疊次組體至該第一散熱座,並使該第一晶片***該凹穴中且該中介層側向延伸於該凹穴外; 提供一平衡層,且該平衡層係覆蓋該中介層之側壁及該第一散熱座;以及於該晶片-中介層堆疊次組體貼附至該第一散熱座後,藉由複數個凸塊電性耦接一第二晶片至該中介層之該些第二接觸墊。
  12. 如申請專利範圍第11項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及於提供該平衡層後,藉由複數個焊球電性耦接該互連基板至該中介層之該第二表面上之複數個額外的第二接觸墊,其中該第二晶片係***該互連基板之該穿孔中。
  13. 如申請專利範圍第11項所述之方法,更包含以下步驟:提供一第二散熱座,其具有一凹穴;使用一導熱材料貼附該第二散熱座至該第二晶片,並使該第二晶片***該第二散熱座之該凹穴中且該中介層側向延伸於該第二散熱座之該凹穴外;以及於該第二散熱座貼附至該第二晶片後,移除該第一散熱座之選定部分,以顯露該中介層之該第一表面上之複數個額外的第一接觸墊,其中該中介層係側向延伸超過該第一散熱座之一剩餘部分之外圍邊緣,且該第一散熱座之該剩餘部分係罩蓋該第一晶片於該凹穴中。
  14. 如申請專利範圍第13項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及藉由複數個焊球電性耦接該互連基板至該中介層之該些額外的第一接觸墊,並使該第一散熱座之該剩餘部分***該互連基板之該穿孔中。
  15. 如申請專利範圍第11項所述之方法,更包含以下步驟:提供一第二散熱座,其具有一凹穴;使用一導熱材料貼附該第二散熱座至該第二晶片,並使該第二晶片***該第二散熱座之該凹穴中且該中介層側向延伸於該第二散熱座之該凹穴外;以及於該第二散熱座貼附至該第二晶片後,移除該第二散熱座之選定部分,以顯露該中介層之該第二表面上之複數個額外的第二接觸墊,其中該中介層係側向延伸超過該第二散熱座之一剩餘部分之外圍邊緣,且該第二散熱座之該剩餘部分係罩蓋該第二晶片於該凹穴中。
  16. 如申請專利範圍第15項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及藉由複數個焊球電性耦接該互連基板至該中介層之該些額外的第二接觸墊,並使該第二散熱座之該剩餘部分***該互連基板之該穿孔中。
  17. 如申請專利範圍第11項所述之方法,其中於該晶片-中介層堆疊次組體貼附至該第一散熱座後,該第一散熱座係延伸超過該中介層之外圍邊緣。
  18. 一種中介層上設有面對面晶片之半導體元件製作方法,包含以下步驟:提供一中介層,其包括一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔;藉由複數個凸塊電性耦接一第一晶片至該中介層之該些第一接觸墊,以提供一晶片-中介層堆疊次組體;提供一第一散熱座,其具有一凹穴; 使用一導熱材料貼附該晶片-中介層堆疊次組體至該第一散熱座,並使該第一晶片***該凹穴中且該中介層側向延伸於該凹穴外;於該晶片-中介層堆疊次組體貼附至該第一散熱座後,藉由複數個凸塊電性耦接一第二晶片至該中介層之該些第二接觸墊;以及貼附一第二散熱座至該第二晶片上。
  19. 如申請專利範圍第18項所述之方法,其中於該晶片-中介層堆疊次組體貼附至該第一散熱座後,該第一散熱座係延伸超過該中介層之外圍邊緣。
  20. 一種中介層上設有面對面晶片之半導體元件製作方法,包含以下步驟:提供一中介層,其包括一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔;藉由複數個凸塊電性耦接一第一晶片至該中介層之該些第一接觸墊,以提供一晶片-中介層堆疊次組體;提供一第一散熱座,其具有一凹穴;以及使用一導熱材料貼附該晶片-中介層堆疊次組體至該第一散熱座,並使該第一晶片***該凹穴中且該中介層側向延伸於該凹穴外,其中該第一散熱座之該凹穴外或該凹穴中設有一定位件,且於該晶片-中介層堆疊次組體貼附至該第一散熱座時,使該凹穴外之該定位件側向對準且靠近該中介層之外圍邊緣,或使該凹穴中之該定位件側向對準且靠近該第一晶片之外圍邊緣。
  21. 如申請專利範圍第20項所述之方法,更包含下述步驟:在貼附該晶片-中介層堆疊次組體至該第一散熱座之步驟後,提供一平衡層,且該平衡層 係覆蓋該中介層之側壁及該第一散熱座。
  22. 如申請專利範圍第21項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及於提供該平衡層後,藉由複數個焊球電性耦接該互連基板至該中介層之該第二表面上之複數個額外的第二接觸墊,其中該第二晶片係***該互連基板之該穿孔中。
  23. 如申請專利範圍第21項所述之方法,更包含以下步驟:提供一第二散熱座,其具有一凹穴;使用一導熱材料貼附該第二散熱座至該第二晶片,並使該第二晶片***該第二散熱座之該凹穴中且該中介層側向延伸於該第二散熱座之該凹穴外;以及於該第二散熱座貼附至該第二晶片後,移除該第一散熱座之選定部分,以顯露該中介層之該第一表面上之複數個額外的第一接觸墊,其中該中介層係側向延伸超過該第一散熱座之一剩餘部分之外圍邊緣,且該第一散熱座之該剩餘部分係罩蓋該第一晶片於該凹穴中。
  24. 如申請專利範圍第23項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及藉由複數個焊球電性耦接該互連基板至該中介層之該些額外的第一接觸墊,並使該第一散熱座之該剩餘部分***該互連基板之該穿孔中。
  25. 如申請專利範圍第21項所述之方法,更包含以下步驟:提供一第二散熱座,其具有一凹穴;使用一導熱材料貼附該第二散熱座至該第二晶片,並使該第二晶片 ***該第二散熱座之該凹穴中且該中介層側向延伸於該第二散熱座之該凹穴外;以及於該第二散熱座貼附至該第二晶片後,移除該第二散熱座之選定部分,以顯露該中介層之該第二表面上之複數個額外的第二接觸墊,其中該中介層係側向延伸超過該第二散熱座之一剩餘部分之外圍邊緣,且該第二散熱座之該剩餘部分係罩蓋該第二晶片於該凹穴中。
  26. 如申請專利範圍第25項所述之方法,更包含以下步驟:提供一互連基板,其具有一穿孔;以及藉由複數個焊球電性耦接該互連基板至該中介層之該些額外的第二接觸墊,並使該第二散熱座之該剩餘部分***該互連基板之該穿孔中。
  27. 如申請專利範圍第20項所述之方法,其中於該晶片-中介層堆疊次組體貼附至該第一散熱座後,該第一散熱座係延伸超過該中介層之外圍邊緣。
  28. 一種中介層上設有面對面晶片之半導體元件,其包含:一第一晶片;一第二晶片;一第一散熱座,其具有一凹穴;以及一中介層,其具有一第一表面、與該第一表面相反之一第二表面、該第一表面上之複數個第一接觸墊、該第二表面上之複數個第二接觸墊、以及電性耦接該些第一接觸墊與該些第二接觸墊之複數個貫孔,其中該第一晶片係藉由複數個凸塊以電性耦接至該中介層之該些第一接觸墊,進而構成一晶片-中介層堆疊次組體;該晶片-中介層堆疊次組體係使用一導熱材料以貼附至該第一散熱 座,且該第一散熱座係延伸超過該中介層之外圍邊緣,同時該第一晶片被罩蓋於該凹穴中,而該中介層則側向延伸於該凹穴外;且該第二晶片係藉由複數個凸塊以電性耦接至該中介層之該些第二接觸墊。
  29. 如申請專利範圍第28項所述之半導體元件,更包含一平衡層,且該平衡層係覆蓋該中介層之側壁。
  30. 如申請專利範圍第29項所述之半導體元件,更包含一互連基板,其中該互連基板具有一穿孔,並且該互連基板係藉由複數個焊球電性耦接至該中介層之該第二表面上之複數個額外的第二接觸墊,而該第二晶片係***該穿孔中。
  31. 如申請專利範圍第28項所述之半導體元件,更包含一第二散熱座,且該第二散熱座係貼附於該第二晶片上。
  32. 如申請專利範圍第29項所述之半導體元件,更包含一第二散熱座,該第二散熱座具有一凹穴,且該第二晶片係***該第二散熱座之該凹穴中,而該中介層側向延伸於該第二散熱座之該凹穴外,同時該第二散熱座係使用一導熱材料以貼附至該第二晶片,其中該中介層係側向延伸超過該第一散熱座之外圍邊緣,以顯露該中介層之該第一表面上之複數個額外的第一接觸墊。
  33. 如申請專利範圍第32項所述之半導體元件,更包含一互連基板,該互連基板具有一穿孔,並且該互連基板係藉由複數個焊球電性耦接至該中介層之該些額外的第一接觸墊,而該第一散熱座係***該穿孔中。
  34. 如申請專利範圍第29項所述之半導體元件,更包含一第二散熱座,該第 二散熱座具有一凹穴,且該第二晶片係***該第二散熱座之該凹穴中,而該中介層側向延伸於該第二散熱座之該凹穴外,同時該第二散熱座係使用一導熱材料以貼附至該第二晶片,其中該中介層係側向延伸超過該第二散熱座之外圍邊緣,以顯露該中介層之該第二表面上之複數個額外的第二接觸墊。
  35. 如申請專利範圍第34項所述之半導體元件,更包含一互連基板,該互連基板具有一穿孔,並且該互連基板係藉由複數個焊球電性耦接至該中介層之該些額外的第二接觸墊,而該第二散熱座係***該穿孔中。
  36. 如申請專利範圍第28項所述之半導體元件,更包含一定位件,該定位件係位於該第一散熱座之該凹穴外並側向對準且靠近該中介層之外圍邊緣,或是該定位件係位於該第一散熱座之該凹穴中並側向對準且靠近該第一晶片之外圍邊緣。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145610B2 (en) 2019-12-30 2021-10-12 Unimicron Technology Corp. Chip package structure having at least one chip and at least one thermally conductive element and manufacturing method thereof

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9484313B2 (en) * 2013-02-27 2016-11-01 Advanced Semiconductor Engineering, Inc. Semiconductor packages with thermal-enhanced conformal shielding and related methods
US9318411B2 (en) 2013-11-13 2016-04-19 Brodge Semiconductor Corporation Semiconductor package with package-on-package stacking capability and method of manufacturing the same
US10121768B2 (en) * 2015-05-27 2018-11-06 Bridge Semiconductor Corporation Thermally enhanced face-to-face semiconductor assembly with built-in heat spreader and method of making the same
US11291146B2 (en) 2014-03-07 2022-03-29 Bridge Semiconductor Corp. Leadframe substrate having modulator and crack inhibiting structure and flip chip assembly using the same
JP6515468B2 (ja) * 2014-09-08 2019-05-22 富士ゼロックス株式会社 情報処理装置及び情報処理プログラム
US10541229B2 (en) 2015-02-19 2020-01-21 Micron Technology, Inc. Apparatuses and methods for semiconductor die heat dissipation
KR20160141278A (ko) * 2015-05-29 2016-12-08 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조방법
US10912186B2 (en) * 2015-12-03 2021-02-02 Mitsubishi Electric Corporation Semiconductor device
WO2017111950A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Electronic assembly that includes a bridge
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
JP6803050B2 (ja) * 2016-02-26 2020-12-23 国立研究開発法人産業技術総合研究所 放熱基板
US9570372B1 (en) * 2016-03-24 2017-02-14 Bridge Semiconductor Corporation Thermally enhanced semiconductor assembly with heat spreader and integrated dual build-up circuitries and method of making the same
DE102016110862B4 (de) * 2016-06-14 2022-06-30 Snaptrack, Inc. Modul und Verfahren zur Herstellung einer Vielzahl von Modulen
CN106098676A (zh) * 2016-08-15 2016-11-09 黄卫东 多通道堆叠封装结构及封装方法
US10515887B2 (en) 2016-09-20 2019-12-24 Mediatek Inc. Fan-out package structure having stacked carrier substrates and method for forming the same
US20180190776A1 (en) * 2016-12-30 2018-07-05 Sireesha Gogineni Semiconductor chip package with cavity
TWI626719B (zh) * 2017-02-02 2018-06-11 鈺橋半導體股份有限公司 三維整合之散熱增益型半導體組體及其製作方法
KR20180090527A (ko) * 2017-02-03 2018-08-13 삼성전기주식회사 반도체 패키지와 그 제조 방법
CN108400118A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的半导体组件及其制作方法
CN108400117A (zh) * 2017-02-06 2018-08-14 钰桥半导体股份有限公司 三维整合的散热增益型半导体组件及其制作方法
US10199356B2 (en) * 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
US10622311B2 (en) 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US11011447B2 (en) 2018-08-14 2021-05-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package and method for forming the same
CN110911541B (zh) * 2018-09-17 2021-10-08 欣兴电子股份有限公司 发光二极管封装结构及其制造方法
US11114308B2 (en) 2018-09-25 2021-09-07 International Business Machines Corporation Controlling of height of high-density interconnection structure on substrate
US11545407B2 (en) * 2019-01-10 2023-01-03 Intel Corporation Thermal management solutions for integrated circuit packages
US20200243484A1 (en) * 2019-01-30 2020-07-30 Avago Technologies International Sales Pte. Limited Radio frequency (rf) switch device including rf switch integrated circuit (ic) divided between sides of pcb
KR102618460B1 (ko) * 2019-03-26 2023-12-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US11699662B2 (en) 2020-01-23 2023-07-11 Nvidia Corporation Face-to-face dies with probe pads for pre-assembly testing
US11616023B2 (en) 2020-01-23 2023-03-28 Nvidia Corporation Face-to-face dies with a void for enhanced inductor performance
US11127719B2 (en) 2020-01-23 2021-09-21 Nvidia Corporation Face-to-face dies with enhanced power delivery using extended TSVS
CN113725099B (zh) * 2020-03-27 2023-11-21 矽磐微电子(重庆)有限公司 半导体封装方法及半导体封装结构
JP2022002249A (ja) * 2020-06-19 2022-01-06 キオクシア株式会社 半導体装置およびその製造方法
US11721605B2 (en) 2020-09-24 2023-08-08 Hrl Laboratories, Llc Wafer-level integrated micro-structured heat spreaders
US20230139914A1 (en) * 2021-11-01 2023-05-04 Micron Technology, Inc. Semiconductor device assemblies including monolithic silicon structures for thermal dissipation and methods of making the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6281042B1 (en) 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US7176506B2 (en) * 2001-08-28 2007-02-13 Tessera, Inc. High frequency chip packages with connecting elements
US7626829B2 (en) 2004-10-27 2009-12-01 Ibiden Co., Ltd. Multilayer printed wiring board and manufacturing method of the multilayer printed wiring board
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
US8008121B2 (en) 2009-11-04 2011-08-30 Stats Chippac, Ltd. Semiconductor package and method of mounting semiconductor die to opposite sides of TSV substrate
US8502372B2 (en) 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly
US20130093073A1 (en) * 2011-10-17 2013-04-18 Mediatek Inc. High thermal performance 3d package on package structure
CN103050455A (zh) * 2011-10-17 2013-04-17 联发科技股份有限公司 堆叠封装结构
US9281228B2 (en) * 2011-11-01 2016-03-08 Stats Chippac, Ltd. Semiconductor device and method of forming thermal interface material and heat spreader over semiconductor die
US9847284B2 (en) 2013-01-29 2017-12-19 Apple Inc. Stacked wafer DDR package
US9196575B1 (en) * 2013-02-04 2015-11-24 Altera Corporation Integrated circuit package with cavity in substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11145610B2 (en) 2019-12-30 2021-10-12 Unimicron Technology Corp. Chip package structure having at least one chip and at least one thermally conductive element and manufacturing method thereof

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Publication number Publication date
US20160005717A1 (en) 2016-01-07
TW201519382A (zh) 2015-05-16
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