TWI528552B - 絕緣閘雙極電晶體元件及其製備方法 - Google Patents

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Description

絕緣閘雙極電晶體元件及其製備方法
本發明是有關於一種半導體功率元件。更確切的說，本發明是關於一種製備絕緣閘雙極電晶體(IGBT)的改良型元件結構的新型結構及其方法，該元件結構帶有雙閘極，可以提供溝槽屏蔽，在溝槽下方更可以提供掩埋的浮動屏蔽環，以改善絕緣閘雙極電晶體(Insulated Gate Bipolar Transistor,IGBT)元件的UIS耐用性。
配置和製備絕緣閘雙極電晶體(IGBT)元件的傳統技術，由於存在各種取捨，如要進一步提高元件性能的話，仍然面臨許多困難和侷限。在IGBT元件中，傳導損耗VCE,sat(取決於額定電流下的集電極到發射極的飽和電壓VCE,sat)和斷開開關損耗Eoff之間存在取捨關係。元件接通時，注入的載流子會增多，提高了元件的導電性，從而減小了傳導損耗，但是由於斷開時，清除注入的載流子消耗的能量，因此注入的載流子增多，會使Eoff更高。第1D圖表示VCE,sat和Eoff之間的取捨關係。如圖所示，高級的IGBT結構曲線將靠近原點偏移，對應較低的損耗。
另外，IGBT的VCE,sat(傳導損耗)和IGBT的 短路耐用性之間也存在取捨關係，短路耐用性反之取決於其飽和電流Jsat。Jsat較高會使元件在短路時消耗許多能量，迅速對IGBT元件造成損壞。Jsat較低，將減少所消耗的能量，使IGBT元件能夠承受較長時間的短路，而不會造成永久性的損傷；然而，Jsat較低也會傳導損耗VCE,sat較高。
第1A圖表示傳統的平面閘極絕緣閘雙極電晶體(IGBT)之剖面圖。IGBT為半導體功率元件，結合了金屬-氧化物-半導體(Metal Oxide Semiconductor,MOS)閘極控制器與雙極電流機制。將金屬-氧化物-半導體場效應電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)和閘極結型電晶體(Bipolar Junction Transistor,BJT)的功能特點結合在一個IGBT中。設計IGBT的性能特點，使其獲得比MOSFET更大的電流密度，比BJT更快、更高效的開關性能，以及更好地控制。漂流區可以輕摻雜，改善閉鎖性能。由於輕摻雜漂流區經來自底部P集電極區的高級別載流子注入，產生其導電調製，因此元件仍然具有良好的導電性。基於以上原因，IGBT元件通常用於高功率(>10kW)，低頻至中頻(高達30kHz)。 如第1A圖所示的平面IGBT元件具有一個簡單的頂端結構，便於製備。然而，如第1A圖所示的平面閘極IGBT由於受到頂端附近的弱導電調製，以及來自鄰近本體區的夾緊效應導致高JFET電阻，因此具有很高的VCE,sat。第1B圖表示具有溝槽閘極的另一種傳統的IGBT元件之剖面圖。溝槽閘極IGBT的優點在於，消除了JFET電阻，而且增強了頂部載流子注入。 積累層可以形成在溝槽閘極下方，以改善載流子注入。然而，由於如圖所示的溝槽IGBT元件在溝槽閘極(在閘極電壓)和 基材以及下面的漂流區(在汲極電壓)之間的電容，因此它具有很高的Crss電容。這種IGBT元件的高Crss減小了元件的開關速度，而且導致開關的能量損耗更高。第1C圖表示另一種傳統的IGBT元件之剖面圖。一個較重摻雜的N層設置在通道區下方，輕摻雜漂流區上方，以便進一步增強頂部的載流子注入。然而，這種元件的重摻雜層導致擊穿電壓較低，重摻雜N-層導致Crss更加惡劣。
基於上述原因，必須提出一種新型的IGBT結構，以降低接通和斷開的能量Eon損耗和Eoff損耗，改善工作性能。另外，改良結構的新型IGBT必須能夠降低Crss，提高擊穿電壓，改善VCE,sat，增大晶胞間距，降低Jsat，從而解決上述困難與侷限。
本發明的目的在於提供一種新型、改良的帶有IGBT元件結構及製備方法，帶有雙溝槽閘極結構，還在溝槽下方提供掩埋的浮動P-型屏蔽，從而改善了UIS耐用性，而不會犧牲VCE,sat、BV和Eoff。
本發明的另一方面在於，提出了一種新型、改良的帶有IGBT元件結構及製備方法，屏蔽閘IGBT帶有較重摻雜層N層，使得IGBT可以利用較低的E-on和E-off損耗，獲得高注入。
確切地說，本發明的一個方面在於，提出了一種新型、改良的帶有IGBT元件結構及製備方法，製備帶有可選 虛擬溝槽的屏蔽閘極的溝槽IGBT元件，使得帶有屏蔽閘極的IGBT可以降低Crss並減小E-on損耗，進一步利用這種IGBT元件的再次表面動作，提高擊穿電壓。
本發明的另一方面在於，提出了一種新型、改良的帶有IGBT元件結構及製備方法，帶有虛擬溝槽的屏蔽閘，可以增大晶胞間距，獲得較低的J-sat。
本發明的另一方面在於，提出了一種新型、改良的屏蔽閘溝槽的IGBT元件結構及製備方法，該IGBT帶有二維的通道，無需很深的本體區或特別深的溝槽就可以獲得較長的通道。二維通道包括一個水平(平面閘極)和垂直(溝槽閘極)部分，從而藉由較低的Jsat獲得相對較高的通道電阻。因此該元件可以利用很小的晶胞間距，獲得改良後的耐用的短路性能。
本發明的較佳實施例主要提出了一種絕緣閘雙極電晶體(IGBT)元件的製備方法，包括：1)利用位於第二導電類型的半導體基材上的第一導電類型的外延層，製備半導體基材；2)利用一個閘極溝槽遮罩，打開第一溝槽和第二溝槽，然後製備一個閘極絕緣層，襯墊溝槽，並用多晶矽層填充溝槽，構成第一溝槽閘極和第二溝槽閘極；3)注入第一導電類型的摻雜物，在外延層中形成一個頂部重摻雜區；以及4)在第一溝槽閘極上方製備一個平面閘極，利用注入遮罩，注入本體摻雜物和源極摻雜物，在半導體基材的頂面附近形成一個本體區和一個源極區。
在另一個實施例中，IGBT元件包括一個絕緣閘雙 極電晶體(IGBT)元件。IGBT元件位於半導體基材上，半導體基材包括一個第一導電類型的外延層，位於第二導電類型的底層上，電連接設置在半導體基材底面上的集電極。第二導電類型的本體區設置在半導體基材的頂面附近，包圍著半導體基材頂面下方的第一導電類型的源極區。外延層更包括一個頂部重摻雜層，在本體區下方具有較高的第一導電類型摻雜濃度。 第一溝槽閘極和第二溝槽閘極設置在本體區的兩個對邊上，平面閘極設置在半導體基材頂面上，在第一溝槽閘極上方水平延伸到本體區。
在一個可選實施例中，輕摻雜源極(LDS)區可以位於閘極和較重摻雜的源極區之間，以提高電阻，改善元件的短路耐用性。
另外，本發明提出了一種在半導體基材中製備半導體功率元件之方法。該方法包括為半導體基材中的IGBT製備一個虛擬溝槽，以增大晶胞間距，降低IGBT的J-sat。在另一個實施例中，該方法更包括藉由製備IGBT的溝槽閘極，利用二維通道製備IGBT，在本體區上方水平延伸到源極區，從而使該通道具有一個水平部分和一個垂直部分。也可以藉由元件頂部附近的屏蔽電極製備屏蔽溝槽，並且在元件的頂面上方製備平面閘極，製備IGBT。
閱讀以下詳細說明並參照圖式之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
100‧‧‧IGBT元件
100’‧‧‧IGBT元件
100”‧‧‧IGBT
101‧‧‧IGBT
101’‧‧‧IGBT
101’-1‧‧‧IGBT
102‧‧‧IGBT
102’‧‧‧IGBT
102”‧‧‧IGBT
102’”‧‧‧IGBT元件
105‧‧‧半導體基材
110‧‧‧外延層
111‧‧‧N-型場闌層
120‧‧‧集電極
125‧‧‧閘極氧化物
125-P‧‧‧屏蔽閘極氧化物
125-V‧‧‧垂直閘極氧化物
126‧‧‧氧化層
130‧‧‧源極區
130’‧‧‧源極區
131‧‧‧發射極
133‧‧‧輕摻雜源極區
135‧‧‧屏蔽閘溝槽
135’‧‧‧屏蔽閘溝槽
135-1‧‧‧頂部閘極部分
135’-1‧‧‧溝槽
135-1-P‧‧‧平面閘極部分
135-1-V‧‧‧頂部閘極部分
135-2‧‧‧底部屏蔽部分
135’-2‧‧‧溝槽
135-DM‧‧‧虛擬溝槽
135-DM-多晶矽‧‧‧多晶矽層
135-S‧‧‧屏蔽溝槽
136‧‧‧平面閘極
136-P‧‧‧多晶矽
136-SP‧‧‧拓撲結構
137‧‧‧屏蔽電極
137’‧‧‧屏蔽電極
138‧‧‧中間部分絕緣層
139‧‧‧閘極電極材料
140‧‧‧P-型本體/發射區
142‧‧‧P+本體接觸區
145‧‧‧重摻雜N區
155‧‧‧浮動掩埋P-型環
177‧‧‧通道區
200‧‧‧封閉式晶胞
200’‧‧‧封閉式晶胞
300‧‧‧IGBT元件
302‧‧‧IGBT元件
302’‧‧‧IGBT元件
400‧‧‧封閉式晶胞結構
AA’‧‧‧線
第1A至1C圖表示傳統的IGBT元件的三種不同結構之剖面圖。
第1D圖表示IGBT元件性能之取捨關係圖。
第2圖表示帶有溝槽閘極和溝槽屏蔽的屏蔽閘IGBT之剖面圖。
第3A圖表示一種屏蔽閘IGBT元件之剖面圖，該IGBT元件具有一個溝槽屏蔽和一個帶有水平延伸物的2D溝槽閘極，藉由本發明所述之水平和垂直通道部分控制二維(2D)通道。
第3B圖是一個帶有增加的輕摻雜源的相似之結構。
第4圖表示具有溝槽屏蔽和平面閘極的屏蔽閘IGBT元件之剖面圖，其中平面閘極平行於溝槽屏蔽。
第5圖表示類似的具有溝槽屏蔽和平面閘極的屏蔽閘IGBT元件之剖面圖，其中平面閘極平行於溝槽屏蔽。
第5-1圖除了在元件底部附近含有一個場終止層之外，其他都與第5圖之剖面圖類似。
第6圖表示具有溝槽屏蔽和平面閘極的屏蔽閘IGBT元件之剖面透視圖，其中在第三維度上，平面閘極平行於溝槽屏蔽。
第7A至7C圖和第7E圖為第6圖可能之俯視圖。
第7D圖表示類似於第6圖之可選剖面透視圖。
第8A至8J圖表示本發明所述元件之製備技術剖面圖。
第9A至9D圖表示本發明所述另一種元件之製備技術剖面圖。
第10A至10C圖表示本發明所述之IGBT封閉式晶胞佈局之俯 視圖。
第11A至11D圖表示本發明所述之帶有封閉式晶胞佈局的IGBT製備方法之俯視圖。
第12圖表示另一種含有雙閘極溝槽的IGBT剖面圖，溝槽多晶矽位於平面閘極下方，連接到閘極電極上，用於提高VCESAT，降低閘極振盪，並且依據本發明之另一個實施例，斷開電壓過沖。
第13圖表示依據本發明的另一個較佳實施例，帶有浮動掩埋P-型屏蔽的第12圖所示類型之IGBT剖面圖。
第14A圖表示第13圖所示之IGBT剖面透視圖。
第14B圖表示第14圖所示類型之可選IGBT的剖面透視圖。
第14C圖表示構成浮動掩埋P-型環的兩種模式的島之俯視圖。
第14D圖表示帶有浮動掩埋P-型環的封閉式晶胞IGBT結構之俯視圖。
第14D-1圖表示沿第14D圖的線A-A’之剖面圖。
第15A至15G圖表示第13圖所示類型的元件製備過程之剖面圖。
以下結合圖式，藉由詳細說明一個較佳的具體實施例，對本發明做進一步闡述。
第2圖表示具有溝槽屏蔽的IGBT元件，以及帶有 本發明所述的虛擬溝槽的溝槽閘極結構之剖面圖。IGBT元件100形成在半導體基材105中，半導體基材105具有第一導電類型，例如P型基材105。第二導電類型的外延層110，例如N-外延層110在P-型基材105上方。更可選擇，由於P型基材105和外延層110通常都具有單晶結構；因此它們可以一起作為半導體基材；另外，P型基材105更通常地作為底部或下部半導體層，外延層110更通常地作為頂部半導體層。IGBT 100為垂直IGBT元件，集電極120設置在基材的底面上，發射極131設置在頂面上。如第2圖所示的IGBT元件具有一個屏蔽閘溝槽135，延伸到絕緣層襯墊溝槽構成的外延層中，用頂部閘極部分135-1和底部屏蔽部分135-2填充絕緣襯墊溝槽，頂部閘極部分135-1和底部屏蔽部分135-2藉由中間部分絕緣層138相互絕緣。用閘極氧化物125內襯頂部閘極部分135-1。用氧化層126內襯底部閘極部分135-2。IGBT元件更包括一個用電介質層填充的虛擬溝槽135-DM，可選擇用多晶矽層135-DM-多晶矽填充，多晶矽層135-DM-多晶矽沉積在遠離屏蔽閘溝槽135的地方。IGBT元件更包括一個P-型本體/發射區140，在屏蔽閘溝槽135和虛擬溝槽135-DM之間延伸，包圍著屏蔽閘溝槽135附近的N-型源極區130，在半導體基材的頂面附近。 本體/發射區140在屏蔽閘溝槽135和虛擬溝槽135-DM之間延伸，更從外延層110的頂面開始垂直延伸到與半導體基材中頂部閘極部分135-1的底部深度大致一樣深的地方。我們希望頂部閘極部分135-1延伸得比本體/發射區140更深一些。IGBT元件更包括一個重摻雜N區145，作為N-型區設置在本體/發射區140下方，以及N-型外延層110的底部上方。剩餘的N-型外延層110作為漂流區，在半導體基材底面上的底部P-型集 電極區105上方。重摻雜N區145設置在本體/發射區140下方，更從本體/發射區140開始垂直延伸到與底部屏蔽部分135-2的深度大致一樣深的地方。重摻雜N區145的導電類型與漂流區或外延層110的導電類型相同，但是重摻雜N區145的摻雜濃度較高。重摻雜N區145和N漂流/外延區110可以一起作為IGBT元件PNP雙極電晶體部分的基極。屏蔽閘溝槽135底面上方的厚溝槽絕緣層126襯墊底部屏蔽部分135-2。
IGBT元件100的優勢在於，屏蔽閘溝槽和重摻雜N區具有較低的Eoff和Eon損耗，從而提高了導電性。重摻雜N區的存在，提高了該元件頂部區域附近的載流子濃度，從而無需提高載流子注入能級和Eoff，就能獲得較低的Vce,sat。重摻雜N區提高了元件的導電調製，藉由將具有許多多數載流子的重摻雜N區置於漂流/外延區上方，在漂流/外延區上方少數載流子濃度通常會下降。另外，本實施例的屏蔽電極可以降低Crss以及Eon和Eoff損耗，更可利用該IGBT元件的再次表面效應動作，防止藉由P本體下方的重摻雜N區引起擊穿電壓的減小。屏蔽電極更使重摻雜N區的重摻雜程度更高，從而增大了Vce,sat。虛擬溝槽為可選件，但可以增大晶胞間距，獲得較低的Jsat，改善元件的短路耐用性。藉由除去虛擬溝槽上的MOS通道動作(例如將虛擬溝槽多晶矽135-DM-多晶矽連接到源極電壓，或者藉由不將源極區130置於虛擬溝槽135-DM周圍)，可以用虛擬溝槽製備溝槽135-DM。
第3A圖表示另一種IGBT元件之剖面圖，該IGBT元件具有一個帶有本發明所述之二維(2D)通道的屏蔽閘溝槽雙極電晶體結構。IGBT元件100’形成在半導體基材105中， 半導體基材105具有第一導電類型，例如P型基材105。外延層110為第二導電類型，例如N-外延層110，位於P-型基材105上方。IGBT 100’為垂直IGBT元件，集電極120設置在基材底面上，發射極131設置在頂面上。IGBT元件具有屏蔽閘溝槽135’，屏蔽閘溝槽135’含有一個溝槽，用絕緣層襯墊溝槽，並用頂部閘極部分135-1-V和底部屏蔽部分135-2填充溝槽，頂部閘極部分135-1-V和底部屏蔽部分135-2藉由中間部分絕緣層138分開。IGBT元件100’更包括虛擬溝槽135-DM，虛擬溝槽135-DM可選具有一個電極，例如多晶矽層135-DM-多晶矽，沉積在遠離屏蔽閘溝槽135的地方。IGBT元件更包括一個本體/發射區140，在屏蔽閘溝槽135’和虛擬溝槽135-DM之間延伸，包圍著設置在屏蔽閘溝槽135’和半導體基材頂面附近的虛擬溝槽135-DM之間的源極區130’。在屏蔽閘溝槽135’和虛擬溝槽135-DM之間延伸的本體/發射區140，更垂直延伸到比半導體基材中的頂部閘極部分135-1-V的深度更淺的地方。發射極131連接到源極130’和本體/發射區140(並且延伸到虛擬溝槽電極135-DM-多晶矽)。頂部閘極部分135-1-V更在其頂部延伸到平面閘極部分135-1-P，平面閘極部分135-1-P在本體/發射區140上方的半導體基材的頂面上方，並且觸及源極區130’。頂部閘極部分135-1-V藉由垂直閘極氧化物125-V，與半導體基材絕緣。屏蔽閘極氧化物125-P使平面閘極部分135-1-P與半導體表面絕緣。IGBT元件100’更包括一個重摻雜區145，作為N-型區，設置在本體/發射區140下方，以及N-型外延層110的底部上方。N-型外延層110作為源極-摻雜物-型漂流區，在半導體基材底面上的底部本體-摻雜物-型集電極區105上方。設置在本體-摻雜區140下方的重摻雜N+區145， 更垂直延伸到與底部屏蔽部分135-2的深度大致一樣深的地方。本體區140下方的重摻雜N+區145和N-外延層110可以認為是絕緣閘雙極電晶體(IGBT)的MOSFET部分的汲極，也可以是IGBT的雙極結型電晶體(BJT)的基極區。屏蔽閘溝槽135’底面上方的厚閘極絕緣層126襯墊底部屏蔽部分135-2。底部屏蔽部分135-2連接到源極/發射極電壓。
利用新型、改良的元件結構和製備方法，製備第3A圖所示的IGBT元件100’，提供帶有二維通道的屏蔽閘溝槽雙極電晶體，無需很深的本體區，就能獲得較長的通道。二維通道包括水平和垂直部分，無需製備困難並且昂貴的深溝槽，或者較寬的晶胞間距，就能藉由增大通道長度，獲得相當高的通道電阻，高通道電阻可以降低飽和電流密度Jsat。因此，元件具有小晶胞間距的同時，更可以提高耐用的短路性能。
第3B圖表示本發明的另一個實施例，其中IGBT 100”除了在重摻雜N-型源極區130和平面閘極部分135-1-P的起點之間含有N-型輕摻雜源極(LDS)區133之外，其他都與第3A圖所示的IGBT’類似。輕摻雜源極區133提供額外的串聯電阻，在電流流經時，增大了電壓降，導致發射極去偏。在正常的工作電流下，該電壓降很小並且可忽略，但是在高電流下，例如短路時產生的高電流，該電壓降就會很大，這會顯著降低飽和電流密度Jsat，提高元件承受短路的能力。這樣更可以實現較小的晶胞間距，同時保持很低的飽和電流密度Jsat。
第4圖表示本發明的另一個實施例，其中IGBT 101的閘極為平面閘極136。溝槽僅有一個被電介質(例如氧化物)126包圍的屏蔽電極137，構成屏蔽溝槽135-S；屏蔽溝 槽135-S沒有閘極電極部分。該元件不需要溝槽閘極電極。屏蔽電極137連接到源極/發射極電壓。在本實施例中，通道僅僅是水平的，在本體區140上方，平面閘極136的下方，從源極130(可選輕摻雜源極133)開始延伸到重摻雜N+區145的頂部。由於本實施例中帶有單獨電極的屏蔽溝槽135-S比帶有多個電極的屏蔽閘溝槽結構更加容易製備，因此本實施例更易於製備平面閘極。屏蔽溝槽135-S仍然電荷補償N+區145，以保持很高的擊穿電壓(BV)，而且保持很低的電容Crss，易於快速、高效地切換。
第5圖表示對第4圖所示的IGBT 101稍作改動，使得IGBT 101’不包含輕摻雜源極133，而是僅僅含有N+源極區130。它更包括重摻雜的P+本體接觸區142，以便與P-本體區140形成良好接觸。雖然沒有特別表示出發射極，但是發射極連接了源極130和P+本體接觸區142，並且更連接到屏蔽溝槽電極137。
本發明的實施例更可與不同的底部結構相結合。 例如在第5-1圖中，IGBT 101’-1除了在N-外延漂流層110底部含有一個N-型場闌層111之外，其他都與第5圖所示的IGBT 101’類似。
第6圖表示與第5圖所示IGBT元件101’類似的IGBT元件102之剖面透視圖。在IGBT 102中，剖面閘極136的方向與屏蔽溝槽135-S的方向不同。雖然它們都平行於元件的主平面，例如沿半導體材料基材的(重摻雜底部基材和外延層一起的)頂面，但卻是沿表面上不同的方向。例如，如第6圖所示，平面閘極136垂直於屏蔽溝槽135-S；平面閘極136 沿X-軸方向，而屏蔽溝槽135-S沿Z-軸方向。
第7A圖表示第6圖所示的IGBT 102一種可能之俯視圖，沿X-Z平面的俯視圖，平面閘極136、源極130、本體140以及本體接觸區142在X-軸方向上呈條形。屏蔽溝槽135-S沿Z-軸方向。屏蔽電極137被溝槽氧化物126覆蓋，其輪廓用虛線表示。另外，為了清晰，沒有表示出發射極和頂部鈍化層。
第7B圖表示類似於第6圖之另一種俯視圖，除了在這種情況下，平面閘極136及其下方的閘極氧化物125都表示為透明的，以顯示出下面的結構；而且屏蔽電極137在圖中用陰影表示，雖然它實際上是被溝槽氧化物126覆蓋著的。一部分本體區140位於源極區130和N+區145的頂部之間，而且MOS通道就形成在這部分本體區140以內。然而，屏蔽溝槽135-S附近的通道區177中存在電勢問題。在區域177中，在小閘極偏壓下，屏蔽溝槽135-S附近的P-本體140中形成一個反轉層。這不僅降低了元件的門檻值電壓Vt，更會導致元件中汲電的增多。
為了解決該問題，必須抑制屏蔽溝槽135-S附近的電晶體動作。第7C圖表示抑制屏蔽溝槽135-S附近的電晶體動作的一種可能方法之俯視圖。第7C圖所示的IGBT 102’與第7圖B所示的IGBT 102類似，不同的是源極區130’在X-軸方向上遠離屏蔽溝槽135-S，從而使電晶體動作遠離屏蔽溝槽135-S，保持了門檻值電壓Vt。
第7D圖表示抑制屏蔽溝槽135-S附近的電晶體動 作的另一種方式之透視圖。第7D圖所示的IGBT 102”與第6圖所示的IGBT 102類似，不同的是屏蔽電極137’的頂部凹陷，使得屏蔽電極137’的頂部將不會靠近第7B圖所示的通道區177。這就防止屏蔽電極干擾屏蔽溝槽135-S附近通道區中的門檻值電壓。
然而，另一種抑制電晶體動作的方法是切換屏蔽電極137的導電類型。在典型的n-通道IGBT元件中，屏蔽電極由n-型多晶矽構成。然而，為了提高屏蔽溝槽附近通道區中的門檻值電壓，屏蔽電極可以由p-型多晶矽製成。這將防止屏蔽溝槽135-S附近通道區中的門檻值電壓下降。
第7E圖表示與第7C圖所示的IGBT 102’非常相似的本發明的另一個可選實施例，不同的是第7E圖所示的IGBT元件102’”更包括一個與第5A圖類似的輕摻雜源極133。封閉式晶胞佈侷等其他佈侷當然也是可以的。
作為示例，第8A至8J圖表示製備本發明所述的IGBT元件之簡便方法。第8A圖表示初始的半導體基材，包括(P-型)底部半導體層105，帶有相反導電類型的(N-型)半導體頂層110在它上面。在第8B圖中，在頂部半導體層110中刻蝕溝槽135。在第8C圖中，用電介質(例如氧化物)126和底部屏蔽電極135-2內襯的溝槽，形成在溝槽底部。在第8D圖中，中間部分電介質138形成在底部屏蔽電極135-2上方。在第8E圖中，閘極電介質(例如氧化物)125形成在溝槽的頂部側壁上，在第8F圖中，閘極電極(例如多晶矽)材料139填充在溝槽中。在第8G圖中，回刻閘極電極材料139，構成頂部閘極電極135-1以及可選的虛擬溝槽電極135-DM-多晶矽。 在一個可選實施例中，如第8G-1圖所示，形成閘極電極材料139的圖案，在頂面上方構成垂直閘極部分135-1-V和平面閘極部分135-1-P。在第8H圖中，重摻雜層的導電類型與頂部半導體層110相同，但是摻雜濃度高於頂部半導體層110，重摻雜層形成在溝槽底部附近。重摻雜(N-型)層當然也可以在製備過程的初期完成，也就是在沉積閘極材料139之前完成。在第8I圖中，沿半導體層110的頂部，製備(例如藉由注入)源極和本體區。在第8J圖中，發射極電極131形成在頂面上，接觸源極區130、本體區140和屏蔽電極135-2(連接沒有表示出來)，集電極120形成在背面上，接觸底部半導體層105。
第9A至9D圖表示本發明所述的IGBT元件的另一種製備方法。在第9A圖中，與第8C圖類似，除了代替底部屏蔽電極135-2形成在溝槽底部之外，形成屏蔽電極137填充大部分的屏蔽溝槽135-S。在第9B圖中，重摻雜層145形成在層110的頂部，延伸到屏蔽溝槽135-S底部。還可選擇，重摻雜層145也可以在製備過程的初期製成。在第9C圖中閘極電介質125-P形成在表面上方，平面閘極電極136形成在閘極電介質125-P上方。在第9D圖中，本體區140、源極區130以及輕摻雜源極區133形成在半導體區頂部。
如上所述，IGBT元件也可以具有封閉式晶胞佈侷。第10A圖表示本發明所述的IGBT元件可能的封閉式晶胞佈局之示意俯視圖。第10A圖表示一個單獨的IGBT六角形封閉式晶胞200，可以具有有些類似於圖5所示的剖面結構。封閉式晶胞200含有鄰近的晶胞，但為了簡化，沒有在圖中表示出來。P+本體接觸區142位於晶胞中心。N+源極區130包圍著 P+本體接觸區142。P-本體區140包圍著N+源極區130。重摻雜N區145(的表面部分)包圍著P-本體區140。屏蔽溝槽135-S包圍著重摻雜N區145。平面閘極136在半導體基材上方，為了表示清楚，圖10A中將平面閘極136表示為透明的，其輪廓用粗虛線表示出來。該佈侷中所示的平面閘極136從源極區130外邊緣附近開始，延伸到屏蔽溝槽135-S上方。更可選擇，穿過P-本體區140延伸，從N+源極區130延伸到重摻雜N-型區145。發射極(圖中沒有表示出)可以接觸N+源極區130和P+本體接觸區142。
第10B圖表示與第10A圖相同的封閉式晶胞200之俯視圖，不同的是在本圖中，平面閘極136表示為固體，覆蓋了下面的層--平面閘極136下方的結構輪廓用細虛線表示。
平面閘極136可以在單獨的封閉式晶胞上方向下延伸到附近的IGBT封閉式晶胞，以構成平面閘極136的蜂窩狀網絡。屏蔽溝槽也可以分配或連接到鄰近的封閉式晶胞上，溝槽類似蜂窩狀的網絡。在這種情況下，屏蔽溝槽135-S中的屏蔽電極可以連接到第10A至10B圖所示的封閉式晶胞外面(例如有源區外面)的發射極電壓上。更可選擇，發射極電極藉由平面閘極中的斷點(圖中沒有表示出)連接到封閉式晶胞中的屏蔽電極。
在類似於第10A圖所示的封閉式晶胞200的可選實施例中，第10C圖中的IGBT六角形封閉式晶胞200’具有一個平面閘極136，從N+源極區130延伸到重摻雜N-型區145。然而在這種情況下，平面閘極136沒有在屏蔽閘極135-S上方 延伸，而是藉由平面閘極拓撲結構136-SP連接到鄰近的封閉式晶胞上。拓撲結構136-SP可以將該晶胞的平面閘極136連接到鄰近晶胞的平面閘極上。
第11A至11D圖的俯視圖表示用於製備類似於第10A圖中封閉式晶胞IGBT的基本結構。在第11A圖中，所提供的半導體基材包括一個P-型底層(圖中沒有表示出)、一個N-型頂(例如外延層)(圖中沒有表示出)在P-型底層上方，以及一個重摻雜N-型區145形成在N-型頂層上方。作為示例，重摻雜N-型區145可以穿過整個有源區。在第11B圖中，屏蔽溝槽135-S形成在封閉式晶胞中，呈六角形。然後，在圖11C中，平面閘極136結構形成在半導體基材上方。平面閘極136下方的屏蔽溝槽135-S的輪廓在第11C圖中用細虛線表示。在第11D圖中，形成本體區140、源極區130和本體接觸區142；它們都可以自對準到平面閘極136的內邊緣(雖然為了表示清楚，平面閘極136在第11D圖中表示為透明的，但其輪廓用粗虛線表示)。作為示例，第11D圖中形成的區域可以藉由注入和擴散製成。無需有源區中的遮罩，就能製備本體140和本體接觸區142。源極區130可以利用遮罩製備，以限定源極區130的內邊界。
實際上，本發明提出了一種形成在半導體基材中的絕緣閘雙極電晶體(IGBT)元件，包括底部集電極區和頂部發射極區，電流通道形成在本體/發射極區和源極-摻雜物漂流區。IGBT元件還包括屏蔽閘極溝槽，由絕緣層襯墊溝槽製成，用頂部閘極部分和底部屏蔽部分填充，藉由中間部分絕緣層將頂部閘極部分和底部屏蔽部分分開，虛擬溝槽設置在遠離屏蔽 閘極溝槽的地方。在一個實施例中，本體/發射極區在屏蔽閘極溝槽和虛擬溝槽之間延伸，包圍著屏蔽閘極附近的源極區，溝槽閘極在半導體基材的頂面附近。在另一個實施例中，IGBT元件更包括一個重摻雜N+區，在屏蔽閘極溝槽和虛擬閘極溝槽之間延伸，在本體/發射區下方，以及底部集電極區上方的源極-摻雜物漂流區上方。在一個實施例中，形成在屏蔽閘極溝槽和虛擬溝槽之間的本體/發射區，更可以垂直延伸到與半導體基材中的頂部閘極部分一樣深的地方。在一個實施例中，設置在本體/發射區下方的重摻雜N區，更可以垂直延伸到與底部屏蔽部分一樣深的地方。在一個實施例中，本體/發射區為P-摻雜區，源極區為N-摻雜源極區。在另一個實施例中，本體/發射區為N-摻雜區，源極區為P-摻雜源極區。在一個實施例中，屏蔽閘極溝槽底面上方的厚閘極絕緣層，襯墊底部屏蔽部分。在一個實施例中，在屏蔽閘極溝槽和虛擬溝槽之間延伸的本體/發射區，包圍著設置在半導體基材頂面附近的屏蔽閘極溝槽和虛擬溝槽之間的源極區。頂部閘極部分還在本體/發射區上方的半導體基材的頂面上方延伸，並且水平延伸到源極區，構成平面閘極部分。
第12圖表示依據本發明的一個可選實施例，IGBT元件300的整個間距之剖面圖。與第5圖所示的元件101’類似，元件300包括帶有平面閘極的雙閘極，其中溝槽更產生電場屏蔽的功能。IGBT元件300形成在具有第一導電類型的半導體基材105中，例如P型基材105。第二導電類型的外延層110，例如N-外延層110，位於P-型基材105上方。IGBT 300為垂直IGBT元件，集電極120設置在基材底面上，發射極設置在基 材頂面上(圖中沒有表示出)。第12圖所示的IGBT元件具有雙閘極結構。一個平面閘極部分為多晶矽136-P，在閘極絕緣層125-P上方。利用氧化物厚度約為1000埃的垂直閘極氧化物125-V從半導體基材中封裝溝槽閘極部分137，其中平面閘極氧化物部分125-P使平面閘極部分136-P與半導體表面絕緣。 平面閘極物理連接到IGBT的閘極電極，閘極電極控制IGBT元件的接通和斷開。其他時間部分為溝槽閘極。一種製備溝槽閘極的方法是將平面閘極136-1-P下方溝槽135’-1中的溝槽多晶矽137連接到元件的閘極電極。在元件的整個間距邊緣上的溝槽135-2’中，其他多晶矽層137連接到源極，產生電場屏蔽的作用。
更可選擇，藉由將溝槽135’-1中的溝槽多晶矽137和某些溝槽135’-2中的某些溝槽多晶矽137連接到閘極電極，製備溝槽閘極。填充在其他溝槽135’-2中，沒有連接到閘極上的其他溝槽多晶矽137，應全部連接到源極，產生電場屏蔽的作用。因此，可以在很寬的範圍內，良好控制IGBT的CISS和CRSS，滿足不同的開關速度要求。
IGBT元件300的優勢在於，溝槽閘極和溝槽屏蔽功能與摻雜N區145一起，可以降低Eoff和Eon損耗，改善導電性。重摻雜N區的存在，提高了該元件頂端邊緣附近的載流子濃度，從而無需增大載流子注入能級和Eoff，就能降低Vce,sat。由於溝槽閘極用於積累層，因此Vce,sat還能進一步降低。藉由將具有多數載流子的重摻雜N區置於漂流/外延區上方，少數載流子的濃度通常在漂流/外延區上方下降，使載流子結構在導電調製時更加均勻，重摻雜N區提高了元件的導電 調製。另外，雙閘極結構還具有以下優勢：藉由增加CISS和CRSS，在硬開關時降低了閘極振盪和過沖電壓。
第13圖表示依據本發明的另一個實施例，IGBT元件302的整體間距的剖面圖。元件302與第12圖所示的元件300類似，不同的是它更包括浮動掩埋P-型環155，形成在溝槽135’-2底部。除了上述元件300的優勢之外，IGBT元件302還有另一個優勢：浮動掩埋P-型環155獲得了更好的Vce,sat和BV取捨關係，尤其是改善了元件的屏蔽，增大了垂直N區145的摻雜濃度，而且浮動掩埋P-型環155也參與了調製。另外，無需犧牲Vce,sat、BV和Eoff，元件UIS耐用性就能得到改善。
第14A圖表示第13圖所示的IGBT元件302之剖面透視圖。如圖所示，剖面閘極136-P基本垂直於屏蔽溝槽135’-1和135’-2，例如剖面閘極136-P沿X-軸方向，而溝槽135’-1和135’-2沿Z-軸方向。而且，如第14A圖所示，浮動掩埋P-型環155形成在條紋中，與溝槽135’-2對準，沿Z-軸方向延伸。在一個可選實施例中，如第14B圖所示，在IGBT元件302’中，浮動掩埋P-型環155形成在島中，島Z-軸方向上溝槽135’-2中所選位置上。第14C圖表示構成浮動掩埋P-型環的兩種模式的島之俯視圖。
第14D圖表示帶有浮動掩埋P-型環的封閉式晶胞IGBT結構400的俯視圖，第14D-1圖表示沿第14D圖的線AA’之剖面圖。封閉式晶胞結構400與第10A圖所示的封閉式晶胞IGBT結構200類似，封閉式晶胞IGBT結構200為單獨的IGBT六角形封閉式晶胞。P+本體接觸區142在晶胞中心。N+源極區 130包圍著P+本體接觸區142。P-本體區140包圍著N+源極區130。重摻雜N區145(的表面部分)包圍著P-本體區140。屏蔽溝槽135-S包圍著重摻雜N區145。平面閘極136在半導體基材上方，為了表示清楚，平面閘極136在圖中表示為透明的，其輪廓用粗虛線表示。發射極電極(圖中沒有表示出)可以連接到N+源極區130和P+本體接觸區142。如第14圖所示在P+本體接觸區142內部，六角形中心的溝槽135’-2為六角形或圓形孔，藉由注入在它下面形成浮動掩埋P-型環155。溝槽/孔135’-2內襯氧化物125，並用連接到源極金屬(圖中沒有表示出)的多晶矽137填充。六角形或圓形孔狀的溝槽135’-2可以同時製備，其寬度和深度與溝槽135’-1基本相同。
第15A至15G圖表示如第13圖所示類型元件之製備過程剖面圖。第15圖表示含有(P-型)底部半導體層105的初始半導體基材，導電類型與之相反的(N-型)半導體頂層110形成在上面。在第15B圖中，在頂部半導體層110中，刻蝕溝槽135’-1和135’-2。在第15C圖中，製備內襯電介質(例如氧化物)126和屏蔽電極137的溝槽，填充溝槽135’-1和135’-2的大部分，然後藉由CMP或回刻，使屏蔽電極137的表面平整。在第15D圖中，在頂層110中，製備重摻雜層145，並且延伸到溝槽135’-1和135’-2的底部。還可選擇，重摻雜層145也可以在製備過程的初期形成。在第15E圖中，在溝槽135’-2下方，如第14A至14B圖所示在條紋或所選的島中，注入浮動掩埋P-型環。在第15F圖中，閘極電介質125-P形成在溝槽135’-1的頂面上，平面閘極電極136-P形成在閘極電介質125-P上方。在第15G圖中，本體區140、源極區130和重摻 雜P+本體接觸區142形成在半導體區頂部。按照標準的製備過程，完成整個元件的製備。
儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的侷限。例如，上述示例中的導電類型表示的是n-通道元件，但是藉由轉換導電類型的極性，本發明也可適用於p-通道元件。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。因此，應認為所附的申請專利範圍涵蓋本發明的真實意圖和範圍內的全部變化和修正。
100‧‧‧IGBT元件
105‧‧‧半導體基材
110‧‧‧外延層
120‧‧‧集電極
125‧‧‧閘極氧化物
126‧‧‧氧化層
130‧‧‧源極區
131‧‧‧發射極
135‧‧‧屏蔽閘溝槽
135-1‧‧‧頂部閘極部分
135-2‧‧‧底部屏蔽部分
135-DM‧‧‧虛擬溝槽
135-DM-多晶矽‧‧‧多晶矽層
138‧‧‧中間部分絕緣層
140‧‧‧P-型本體/發射區
145‧‧‧重摻雜N區

Claims (19)

  1. 一種位於半導體基材中之絕緣閘雙極電晶體元件，其包含：半導體基材包括一第一導電類型的外延層，位於第二導電類型的底層上，該底層電連接設置在半導體基材底面上的集電極；該絕緣閘雙極電晶體元件更包括一第二導電類型的本體區，設置在半導體基材的頂面附近，包圍著半導體基材頂面下方的第一導電類型的源極區；該外延層更包括一頂部重摻雜層，具有第一導電類型的重摻雜濃度，在本體區下方；以及該絕緣閘雙極電晶體元件更包括第一溝槽閘極和第二溝槽閘極，設置在本體區的兩條對邊上，一平面閘極設置在半導體基材的頂面上，在第一溝槽閘極上方水平延伸到本體區；其中該頂部重摻雜層與外延層一起作為絕緣閘雙極電晶體的基極區，該本體區作為通道區，從絕緣閘雙極電晶體的源極區到基極區。
  2. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其更包括一垂直閘極氧化物，該垂直閘極氧化物覆蓋並密封平面閘極。
  3. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其中該第一溝槽閘極電連接到閘極電極。
  4. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元 件，其中該第二溝槽閘極電連接到源極電極。
  5. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其中該第二溝槽閘極電連接到閘極電極。
  6. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其更包括厚度為1000埃的垂直閘極氧化物，覆蓋並密封著平面閘極。
  7. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其中該第一溝槽閘極和第二溝槽閘極用閘極絕緣層襯墊，厚度為5000埃，第一溝槽閘極和第二溝槽閘極用多晶矽層填充。
  8. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其中該第一溝槽閘極和第二溝槽閘極垂直延伸到外延層上方的頂部重摻雜區的底面附近。
  9. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其更包括一浮動掩埋環，該浮動掩埋環設置在第二溝槽閘極的溝槽底面以下。
  10. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其更包括一第二導電類型的浮動掩埋環，該第二導電類型的浮動掩埋環設置在第二溝槽的溝槽底面以下。
  11. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其中該平面閘極沿第一溝槽閘極和第二溝槽閘極垂直方向延伸。
  12. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其更包括一浮動掩埋環型設置在第二溝槽的溝槽底面以下；該平面閘極沿第一溝槽閘極和第二溝槽閘極垂直方向延伸；以及該浮動掩埋環呈條形水平延伸，並與第一溝槽閘極和第二溝槽閘極對準。
  13. 如申請專利範圍第1項所述之絕緣閘雙極電晶體元件，其更包括一浮動掩埋環型設置在第二溝槽的溝槽底面以下；該平面閘極沿第一溝槽閘極和第二溝槽閘極垂直方向延伸；以及該浮動掩埋環由掩埋環構成，該浮動掩埋環作為島設置在所選位置，沿第二溝槽沿平面閘極垂直方向延伸。
  14. 一種製備絕緣閘雙極電晶體元件之方法，包括：製備一個半導體基材，第一導電類型的外延層位於第二導電類型的半導體基材上；利用閘極溝槽遮罩，打開第一溝槽和第二溝槽，然後製備閘極絕緣層，襯墊溝槽，並用多晶矽層填充溝槽，構成第一溝槽閘極和第二溝槽閘極；注入第一導電類型的摻雜物，以便在外延層中形成一個頂部重摻雜區；並且在第一溝槽閘極上方製備平面閘極，並利用注入遮罩，注入本體摻雜物和源極摻雜物，以便在外延 層的頂面附近形成本體區和源極區。
  15. 如申請專利範圍第14項所述之方法，其更包括：製備一垂直閘極氧化物，覆蓋和密封平面閘極。
  16. 如申請專利範圍第14項所述之方法，其更包括：將第一溝槽閘極電連接到閘極電極。
  17. 如申請專利範圍第14項所述之方法，其更包括：將第二溝槽閘極電連接到源極電極。
  18. 如申請專利範圍第14項所述之方法，其更包括：將第二溝槽閘極電連接到閘極電極。
  19. 如申請專利範圍第14項所述之方法，其更包括：藉由第二溝槽，注入第二導電類型的摻雜物，以便在第二溝槽閘極的溝槽底面下方形成一個浮動掩埋環。
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