TWI528518B - 基板結構與半導體封裝件 - Google Patents

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  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Description

基板結構與半導體封裝件
本發明係關於一種基板結構與半導體封裝件，特別是指一種採用覆晶封裝之凸塊導線直連(BOT)技術之基板結構與半導體封裝件。
由於電子產品的設計愈來愈朝向輕薄短小、多功能及高頻工作效能之趨勢前進，因此電路板或封裝基板亦必須往細線寬/細線距(fine line/fine pitch)之方向發展。同時，因為覆晶式半導體封裝件之接腳數遠大於打線式半導體封裝件之接腳數，所以現今逐漸以覆晶式半導體封裝件取代打線式半導體封裝件。
第1圖係繪示習知技術之一覆晶式封裝基板之俯視示意圖。如圖所示，封裝基板1係包括基板本體10、複數線路11以及一防銲層12。該些線路11係形成於該基板本體10上，並分別具有形成於該線路11之端部之電性接點111以供接置外部之電子元件(如半導體晶片)，該防銲層12係形成於該基板本體10之表面上以包覆該些線路11並外露出該些電性接點111。
由於該些電性接點111係位於該些線路11之端部，且該些電性接點111之尺寸大於該些線路11之尺寸，因此該些線路11之佈線密度往往會受限於該些電性接點111的大小而無法製作細線寬/細線距之產品，故在該封裝基板1具有固定面積之情況下，該些線路11之佈線密度無法提升，因而導致後續所製作之半導體封裝件之效能受限。為了解決該些問題，業界遂開發出一種採用凸塊導線直連(bump-on-trace；BOT)技術之覆晶式封裝基板，如第2圖所示。
第2圖係繪示習知技術之另一覆晶式封裝基板之立體示意圖。如圖所示，封裝基板2係包括基板本體20、複數線路21以及複數銲球22。該些線路21係形成於該基板本體20上，且該線路21具有頂面211與位於該頂面211上之至少一電性接點212，該銲球22係形成於該頂面211之電性接點212上。由於該些線路21之端部可無須設置如第1圖所示之電性接點111，故該些線路21之佈線密度較不會受到電性接點之尺寸之限制，還可增加該些線路21上之銲球22之設置數量。
但是，當欲在該封裝基板2上形成半導體晶片與底膠以製作半導體封裝件，並對該半導體封裝件進行信賴性測試時，則可能使得相鄰之兩線路21間產生短路之情形，如第3A圖與第3B圖所示。
第3A圖與第3B圖係繪示習知技術之一覆晶式半導體封裝件之剖視示意圖。
如第3A圖所示，半導體封裝件3係包括基板本體31、相鄰之兩線路32、導電凸塊33、半導體晶片34以及底膠35。該兩線路32係形成於該基板本體31上，該導電凸塊33係形成於該線路32之頂面321與該半導體晶片34之電極墊341之間，該底膠35係形成於該基板本體31與該半導體晶片34之間。
因為該基板本體31上並未形成有如第1圖所示之防銲層12，且該基板本體31之表面上亦非十分平整，加上該兩線路32之間距通常很小，使得該兩線路32間之底膠35無法完全密合於該基板本體31上，導致該兩線路32之間會形成有間隙(gap)351。
如第3B圖所示，當對該半導體封裝件3進行例如信賴性測試時，因施加於該半導體封裝件3上之電流會通過該兩線路32而產生熱能，且該熱能會熔化部分該兩線路(如銅線)32之導電材料(如銅材)352而溢出，並使該溢出之導電材料352形成於該間隙351，因而導致該兩線路32互相電性連接而產生短路之情形。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
本發明之目的係提供一種基板結構與半導體封裝件，其採用覆晶封裝之凸塊導線直連(BOT)技術，且能避免相鄰之兩線路互相電性連接而產生短路之情形。
本發明係提供一種基板結構，其包括：基板本體，係 具有相對之第一表面與第二表面；分別形成於該基板本體之第一表面上之相鄰的第一線路與第二線路，且該第一線路與該第二線路均具有供電性連接外部元件之頂面；以及隔絕結構，係形成於該基板本體之第一表面上，並位於該第一線路與該第二線路之間，以藉該隔絕結構電性隔絕該第一線路與該第二線路。
本發明亦提供一種半導體封裝件，其包括：基板本體，係具有相對之第一表面與第二表面；分別形成於該基板本體之第一表面上之相鄰的第一線路與第二線路，且該第一線路與該第二線路均具有頂面；隔絕結構，係形成於該基板本體之第一表面上，並位於該第一線路與該第二線路之間，以藉該隔絕結構電性隔絕該第一線路與該第二線路；至少一第一導電凸塊，係形成於該第一線路之頂面上；至少一第二導電凸塊，係形成於該第二線路之頂面上；以及電子元件，係設於該第一導電凸塊與該第二導電凸塊上，而藉之分別電性連接該第一線路與該第二線路。
在上述之基板結構與半導體封裝件中，該隔絕結構可由至少一突出部所構成，且該突出部與該基板本體為一體成形或分別成形。該突出部之材質可為絕緣材料，且該突出部之高度可小於該第一線路之高度或該第二線路之高度。
在上述之基板結構與半導體封裝件中，該隔絕結構可由至少一凹陷部所構成，且該凹陷部係自該基板本體之第一表面延伸至該基板本體之內部。
在上述之半導體封裝件中，該電子元件可為半導體晶片或晶圓，並以覆晶方式接置於該第一線路之頂面與該第二線路之頂面上。
在上述之半導體封裝件中，該電子元件可具有作用面與分別形成於該作用面之第一電極墊及第二電極墊，該第一導電凸塊可形成於該第一線路之頂面與該第一電極墊之間，該第二導電凸塊可形成於該第二線路之頂面與該第二電極墊之間。
上述之半導體封裝件可包括底膠，係形成於該基板本體之第一表面與該電子元件之間，以包覆該第一線路、第二線路、隔絕結構、第一導電凸塊及第二導電凸塊，且該底膠可包覆該隔絕結構之突出部或填充於該隔絕結構之凹陷部內。
由上可知，本發明之基板結構與半導體封裝件中，主要係採用覆晶封裝之凸塊導線直連(BOT)技術，並分別形成導電凸塊於相鄰之兩線路之頂面上，且形成具有突出部或凹陷部之隔絕結構於該兩線路之間。
因此，相較於習知技術第1圖，本發明之基板結構可省略第1圖所示之防銲層，藉以製作細線寬/細線距之基板結構，並減少該基板結構之製程及成本，且增加該線路上之導電凸塊之設置數量。
再者，相較於習知技術第2圖至第3B圖，本發明之半導體封裝件於形成該電子元件與該底膠後，並進行例如信賴性測試等作業時，該隔絕結構可介於該兩線路之間， 並對該兩線路於該底膠與該基板本體之間隙所溢出之導電材料達到分隔或分流效果，故本發明之線路不會如習知技術第3B圖之線路互相電性連接而產生短路之情形。
1、2‧‧‧封裝基板
10、20、31、41‧‧‧基板本體
11、21、32‧‧‧線路
111、212‧‧‧電性接點
12‧‧‧防銲層
211、321、421、431‧‧‧頂面
22‧‧‧銲球
3、40、40'‧‧‧半導體封裝件
33‧‧‧導電凸塊
34‧‧‧半導體晶片
341‧‧‧電極墊
35、48‧‧‧底膠
351‧‧‧間隙
352‧‧‧導電材料
4、4'‧‧‧基板結構
411‧‧‧第一表面
412‧‧‧第二表面
42‧‧‧第一線路
43‧‧‧第二線路
44、44'‧‧‧隔絕結構
441‧‧‧突出部
442‧‧‧凹陷部
45‧‧‧電子元件
450‧‧‧作用面
451‧‧‧第一電極墊
452‧‧‧第二電極墊
46‧‧‧第一導電凸塊
47‧‧‧第二導電凸塊
H1、H2、H3‧‧‧高度
第1圖係繪示習知技術之一覆晶式封裝基板之俯視示意圖；第2圖係繪示習知技術之另一覆晶式封裝基板之立體示意圖；第3A圖與第3B圖係繪示習知技術之一覆晶式半導體封裝件之剖視示意圖；第4A圖係繪示本發明之基板結構之第一實施例之剖視示意圖；第4B圖係依據第4A圖之基板結構繪示本發明之半導體封裝件之第一實施例之剖視示意圖；第5A圖係繪示本發明之基板結構之第二實施例之剖視示意圖；以及第5B圖係依據第5A圖之基板結構繪示本發明之半導體封裝件之第二實施例之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝 之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。
同時，本說明書中所引用之如「上」、「一」、「第一」、「第二」、「表面」及「作用面」等用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第4A圖係繪示本發明之基板結構之第一實施例之剖視示意圖。如圖所示，基板結構4係包括基板本體41、相鄰之第一線路42與第二線路43以及隔絕結構44。
該基板本體41係具有相對之第一表面411與第二表面412。該第一線路42與該第二線路43係分別形成於該基板本體41之第一表面411上，且該第一線路42與該第二線路43可分別具有供電性連接外部元件(如銲球或導電凸塊)之頂面421及頂面431。
該隔絕結構44係形成於該基板本體41之第一表面411上，並位於該第一線路42與該第二線路43之間，以藉該隔絕結構44電性隔絕該第一線路42與該第二線路43。
該隔絕結構44係由至少一突出部441所構成，且該突出部441之材質可為絕緣材料。該突出部441與該基板本體41可為一體成形或分別成形，並可為相同材質或不同材 質。
該突出部441之高度H1係小於該第一線路42之高度H2或該第二線路43之高度H3。但在其他實施例中，該突出部441之高度H1亦可等於或大於該第一線路42之高度H2或該第二線路43之高度H3。
此外，該突出部441之設置數量、寬度或長度也可依據該第一線路42與該第二線路43之間距、寬度或長度而加以調整。
第4B圖係依據第4A圖之基板結構繪示本發明之半導體封裝件之第一實施例之剖視示意圖。如圖所示，半導體封裝件40係包括基板本體41、相鄰之第一線路42與第二線路43、隔絕結構44、電子元件45、至少一第一導電凸塊46以及至少一第二導電凸塊47。
該基板本體41係具有相對之第一表面411與第二表面412。該第一線路42與該第二線路43係分別形成於該基板本體41之第一表面411上，且該第一線路42與該第二線路43可分別具有頂面421及頂面431。
該隔絕結構44係形成於該基板本體41之第一表面411上，並位於該第一線路42與該第二線路43之間，以藉該隔絕結構44電性隔絕該第一線路42與該第二線路43。
該隔絕結構44係由至少一突出部441所構成，且該突出部441之材質可為絕緣材料。該突出部441與基板本體41可為一體成形或分別成形，並為相同材質或不同材質。
該突出部441之高度H1係小於該第一線路42之高度 H2或該第二線路43之高度H3。但在其他實施例中，該突出部441之高度H1亦可等於或大於該第一線路42之高度H2或該第二線路43之高度H3。
該第一導電凸塊46係形成於該第一線路42之頂面421上，該第二導電凸塊47係形成於該第二線路43之頂面431上。該第一導電凸塊46或該第二導電凸塊47可為銲球、銲料或金屬柱等。
該電子元件45係設於該第一導電凸塊46與該第二導電凸塊47上，以藉由該第一導電凸塊46與該第二導電凸塊47分別電性連接該第一線路42與該第二線路43。
該電子元件45可為半導體晶片或晶圓等，並以覆晶方式接置於該第一線路42之頂面421與該第二線路43之頂面431上。具體而言，該電子元件45可具有作用面450與分別形成於該作用面450之第一電極墊451及第二電極墊452，該第一導電凸塊46係形成於該第一線路42之頂面421與該第一電極墊451之間，該第二導電凸塊47係形成於該第二線路43之頂面431與該第二電極墊452之間。
該半導體封裝件40可包括底膠48，係形成於該基板本體41之第一表面411與該電子元件45之作用面450之間，以包覆該第一線路42、第二線路43、隔絕結構44之突出部441、第一導電凸塊46及第二導電凸塊47。
第5A圖係繪示本發明之基板結構之第二實施例之剖視示意圖。第5A圖之基板結構4'係大致相同於上述第4A圖之基板結構4，其主要差異如下： 在第5A圖中，該隔絕結構44'可由至少一凹陷部442所構成，且該凹陷部442係自該基板本體41之第一表面411延伸至該基板本體41之內部。
另外，該凹陷部442之設置數量、深度、寬度或長度亦可依據該第一線路42與該第二線路43之間距、高度、寬度或長度而加以調整。
第5B圖係依據第5A圖之基板結構繪示本發明之半導體封裝件之第二實施例之剖視示意圖。第5B圖之半導體封裝件40'係大致相同於上述第4B圖之半導體封裝件40，其主要差異如下： 在第5B圖中，該隔絕結構44'可由至少一凹陷部442所構成，且該凹陷部442係自該基板本體41之第一表面411延伸至該基板本體41之內部。同時，該底膠48可填充於該隔絕結構44'之凹陷部442內。
由上可知，本發明之基板結構與半導體封裝件中，主要係採用覆晶封裝之凸塊導線直連(BOT)技術，並分別形成導電凸塊於相鄰之兩線路之頂面上，且形成具有突出部或凹陷部之隔絕結構於該兩線路之間。
因此，相較於習知技術第1圖，本發明之基板結構可省略第1圖所示之防銲層，藉以製作細線寬/細線距之基板結構，並減少該基板結構之製程及成本，且增加該線路上之導電凸塊之設置數量。
再者，相較於習知技術第2圖至第3B圖，本發明之半導體封裝件於形成該電子元件與該底膠後，並進行例如 信賴性測試等作業時，該隔絕結構可介於該兩線路之間，並對該兩線路於該底膠與該基板本體之間隙所溢出之導電材料達到分隔或分流效果，故本發明之線路不會如習知技術第3B圖之線路互相電性連接而產生短路之情形。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此，本發明之權利保護範圍應如申請專利範圍所列。
40‧‧‧半導體封裝件
41‧‧‧基板本體
411‧‧‧第一表面
412‧‧‧第二表面
42‧‧‧第一線路
421、431‧‧‧頂面
43‧‧‧第二線路
44‧‧‧隔絕結構
441‧‧‧突出部
45‧‧‧電子元件
450‧‧‧作用面
451‧‧‧第一電極墊
452‧‧‧第二電極墊
46‧‧‧第一導電凸塊
47‧‧‧第二導電凸塊
48‧‧‧底膠
H1、H2、H3‧‧‧高度

Claims (14)

  1. 一種基板結構，其包括：基板本體，係具有相對之第一表面與第二表面；分別形成於該基板本體之第一表面上之相鄰的第一線路與第二線路，且該第一線路與該第二線路均具有頂面，以供至少一第一導電凸塊與至少一第二導電凸塊分別形成於該第一線路之頂面與該第二線路之頂面上；以及隔絕結構，係形成於該基板本體之第一表面上，並位於該第一線路與該第二線路之間，以藉該隔絕結構電性隔絕該第一線路與該第二線路。
  2. 如申請專利範圍第1項所述之基板結構，其中，該隔絕結構係由至少一突出部所構成，且該突出部與該基板本體為一體成形或分別成形。
  3. 如申請專利範圍第2項所述之基板結構，其中，該突出部之材質係為絕緣材料。
  4. 如申請專利範圍第2項所述之基板結構，其中，該突出部之高度係小於該第一線路之高度或該第二線路之高度。
  5. 如申請專利範圍第1項所述之基板結構，其中，該隔絕結構係由至少一凹陷部所構成，且該凹陷部係自該基板本體之第一表面延伸至該基板本體之內部。
  6. 一種半導體封裝件，其包括：基板本體，係具有相對之第一表面與第二表面； 分別形成於該基板本體之第一表面上之相鄰的第一線路與第二線路，且該第一線路與該第二線路均具有頂面；隔絕結構，係形成於該基板本體之第一表面上，並位於該第一線路與該第二線路之間，以藉該隔絕結構電性隔絕該第一線路與該第二線路；至少一第一導電凸塊，係形成於該第一線路之頂面上；至少一第二導電凸塊，係形成於該第二線路之頂面上；以及電子元件，係設於該第一導電凸塊與該第二導電凸塊上，而藉之分別電性連接該第一線路與該第二線路。
  7. 如申請專利範圍第6項所述之半導體封裝件，其中，該隔絕結構係由至少一突出部所構成，且該突出部與該基板本體為一體成形或分別成形。
  8. 如申請專利範圍第7項所述之半導體封裝件，其中，該突出部之材質係為絕緣材料。
  9. 如申請專利範圍第7項所述之半導體封裝件，其中，該突出部之高度係小於該第一線路之高度或該第二線路之高度。
  10. 如申請專利範圍第6項所述之半導體封裝件，其中，該隔絕結構係由至少一凹陷部所構成，且該凹陷部係自該基板本體之第一表面延伸至該基板本體之內部。
  11. 如申請專利範圍第6項所述之半導體封裝件，其中，該電子元件係為半導體晶片或晶圓，並以覆晶方式接置於該第一線路之頂面與該第二線路之頂面上。
  12. 如申請專利範圍第6項所述之半導體封裝件，其中，該電子元件係具有作用面與分別形成於該作用面之第一電極墊及第二電極墊，該第一導電凸塊係形成於該第一線路之頂面與該第一電極墊之間，該第二導電凸塊係形成於該第二線路之頂面與該第二電極墊之間。
  13. 如申請專利範圍第6項所述之半導體封裝件，復包括底膠，係形成於該基板本體之第一表面與該電子元件之間，以包覆該第一線路、第二線路、隔絕結構、第一導電凸塊及第二導電凸塊。
  14. 如申請專利範圍第13項所述之半導體封裝件，其中，該底膠係包覆該隔絕結構之突出部或填充於該隔絕結構之凹陷部內。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111477554A (zh) * 2020-04-23 2020-07-31 苏州英嘉通半导体有限公司 一种芯片倒装封装中间结构及倒装封装方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI226685B (en) * 2003-05-28 2005-01-11 Via Tech Inc Flip-chip package substrate and process thereof
TWI242818B (en) * 2004-12-10 2005-11-01 Advanced Semiconductor Eng Process of mounting a passive component
TWI292296B (en) * 2006-01-27 2008-01-01 Au Optronics Corp The fpc having next door to pads can prevent a short circuit
TWI462256B (zh) * 2011-11-02 2014-11-21 Chipmos Technologies Inc 晶片封裝結構
TW201401456A (zh) * 2012-06-19 2014-01-01 矽品精密工業股份有限公司 基板結構與封裝結構

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