TWI527039B - Semiconductor memory device and data reading method - Google Patents

Semiconductor memory device and data reading method Download PDF

Info

Publication number
TWI527039B
TWI527039B TW102131691A TW102131691A TWI527039B TW I527039 B TWI527039 B TW I527039B TW 102131691 A TW102131691 A TW 102131691A TW 102131691 A TW102131691 A TW 102131691A TW I527039 B TWI527039 B TW I527039B
Authority
TW
Taiwan
Prior art keywords
data
memory device
page
multiplexed
semiconductor memory
Prior art date
Application number
TW102131691A
Other languages
English (en)
Other versions
TW201506935A (zh
Inventor
Tokumasa Hara
Naoya Tokiwa
Hiroshi Sukegawa
Hitoshi Iwai
Toshifumi Shano
Shirou Fujita
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201506935A publication Critical patent/TW201506935A/zh
Application granted granted Critical
Publication of TWI527039B publication Critical patent/TWI527039B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/822—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for read only memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/10—Providing a specific technical effect
    • G06F2212/1016—Performance improvement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

半導體記憶裝置及資料讀出方法 相關申請案
本申請案享有以美國臨時專利申請案61/861,643號(申請日：2013年8月2日)為基礎申請案之優先權。該基礎申請案之全部內容以引用之方式併入本申請案。
本發明之實施形態係關於一種半導體記憶裝置及資料讀出方法。
將記憶胞三維配置之NAND(Not-AND：與非)快閃記憶體為已知。
本發明之實施形態係提高半導體記憶裝置之動作可靠性。
實施形態之半導體記憶裝置包含：記憶胞陣列、複數個閂鎖電路、及運算電路。記憶胞陣列保持經多重化為至少3個頁面之資料。複數個閂鎖電路於啟動時讀出經多重化之資料並加以保持。運算電路使用經多重化之資料進行運算。
1‧‧‧快閃記憶體
2‧‧‧記憶胞陣列
3‧‧‧感測放大器
4‧‧‧頁面緩衝器
5‧‧‧列解碼器
6‧‧‧資料匯流排
7‧‧‧行計數器
8‧‧‧串列存取控制器
9‧‧‧I/O介面
10‧‧‧CG驅動器
11‧‧‧電壓產生電路
12‧‧‧電壓產生電路
13‧‧‧序列發生器
14‧‧‧指令使用者介面
15‧‧‧振盪器
16‧‧‧NAND串
20‧‧‧半導體基板
21‧‧‧後閘極導電層
22‧‧‧後閘極孔
23a~23d‧‧‧字元線導電層
24‧‧‧記憶孔
25a‧‧‧阻斷絕緣層
25b‧‧‧電荷累積層
25c‧‧‧隧道絕緣層
26‧‧‧半導體層
26a‧‧‧柱狀部
26b‧‧‧連結部
27a‧‧‧導電層
27b‧‧‧導電層
28a‧‧‧孔
28b‧‧‧孔
29a‧‧‧閘極絕緣層
29b‧‧‧閘極絕緣層
30a‧‧‧半導體層
30b‧‧‧半導體層
31‧‧‧源極線層
32‧‧‧插塞層
33‧‧‧位元線層
34‧‧‧層間絕緣膜
35‧‧‧層間絕緣膜
40‧‧‧感測電路
50‧‧‧運算電路
51‧‧‧第1閂鎖電路
52‧‧‧第2閂鎖電路
53‧‧‧第3閂鎖電路
BBLK‧‧‧壞區塊資訊
BG‧‧‧後閘極線
BG0‧‧‧後閘極線0
BL(BL0~BL(L-1))‧‧‧位元線
BLK0‧‧‧區塊0
BLK10‧‧‧區塊10
BLK20‧‧‧區塊20
BLK40‧‧‧區塊40
BT‧‧‧後閘極電晶體
CRD‧‧‧行冗餘資訊
D1‧‧‧資料
D2‧‧‧資料
D3‧‧‧資料
I/O‧‧‧輸入輸出
L1‧‧‧後閘極電晶體層
L2‧‧‧記憶胞電晶體層
L3‧‧‧選擇電晶體層
L4‧‧‧配線層
MH‧‧‧記憶孔
MT(MT0~MT7)‧‧‧記憶胞電晶體
PG‧‧‧頁面
PG2‧‧‧頁面2
PG10‧‧‧頁面10
PG18‧‧‧頁面18
PG74‧‧‧頁面74
PG90‧‧‧頁面90
PR(PR0~PR(n-1))‧‧‧參數
SGD0~SGD(M-1)‧‧‧選擇閘極線
SGS0~SGS(M-1)‧‧‧選擇閘極線
SL‧‧‧源極線
ST1‧‧‧選擇電晶體
ST2‧‧‧選擇電晶體
SU(SU0~SU(M-1))‧‧‧串單元
TRIM‧‧‧修整資訊
WL(WL0~WL7)‧‧‧字元線
圖1係依照第1實施態樣之半導體記憶裝置之方塊圖。
圖2係依照第1實施態樣之記憶胞陣列之電路圖。
圖3及圖4係依照第1實施態樣之記憶胞陣列之立體圖及剖面圖。
圖5係依照第1實施態樣之感測放大器及頁面緩衝器之方塊圖。
圖6係依照第1實施態樣之ROM熔斷器區塊之模式圖。
圖7係依照第1實施態樣之ROM熔斷器區塊之電路圖。
圖8係依照第1實施態樣之讀出方法之流程圖。
圖9係顯示依照第1實施態樣之多數決運算方法之時序圖。
圖10(a)~(g)係顯示依照第1實施態樣之多數決運算方法之圖解。
圖11係顯示依照第1實施態樣之多數決運算之具體例之圖解。
圖12~圖14係依序顯示記憶胞陣列之製造步驟的一部分之剖面圖。
圖15係顯示依照第2實施態樣之ROM熔斷器資料之構造之模式圖。
圖16係依照第2實施態樣之讀出方法之流程圖。
圖17係顯示依照第2實施態樣之資料傳送方法之具體例之模式圖。
圖18係依照第3實施態樣之記憶胞陣列之電路圖。
圖19係依照第3實施態樣之記憶胞陣列之剖面圖。
圖20係依照第3實施態樣之記憶胞陣列之方塊圖。
圖21係記憶胞陣列之剖面圖。
圖22係記憶胞陣列之俯視圖。
1.第1實施態樣
針對依照第1實施態樣之半導體記憶裝置進行說明。以下作為半導體記憶裝置，列舉將記憶胞積層於半導體基板上之三維積層型NAND型快閃記憶體為例加以說明。
1.1 關於半導體記憶裝置之構成
首先，對依照本實施態樣之半導體記憶裝置之構成進行說明。
1.1.1 關於半導體記憶裝置之整體構成
圖1係依照本實施態樣之NAND型快閃記憶體之方塊圖。如圖示般，NAND型快閃記憶體1包含：記憶胞陣列2、感測放大器3、頁面緩衝器4、列解碼器5、資料匯流排6、行計數器7、串列存取控制器8、I/O介面9、CG驅動器10、電壓產生電路11、12、序列發生器13、指令使用者介面14、及振盪器15。
記憶胞陣列2具備複數個三維積層之非揮發性記憶胞。於記憶胞陣列2內，位於相同列之記憶胞連接於相同字元線，位於相同行之記憶胞連接於相同位元線。向記憶胞之寫入資料及自記憶胞之讀出資料經由位元線而傳送。於圖1之例中，雖顯示記憶體1具備2個記憶胞陣列2之情形，但亦可為1個，或者亦可為3個以上。
感測放大器3、頁面緩衝器4、及列解碼器5與各記憶胞陣列2建立對應而設置。感測放大器3將自記憶胞讀出至位元線之資料進行感測/放大。頁面緩衝器4具備與各位元線建立對應之複數個閂鎖電路，於資料之讀出時，以感測放大器3暫時保持經感測/放大之資料，且將其輸出至資料匯流排6。又，頁面緩衝器4於資料之寫入時，暫時保持寫入資料，且將其傳送至位元線。列解碼器5選擇記憶胞陣列2之列方向。亦即列解碼器5選擇字元線。
電壓產生電路12於資料之讀出時及寫入時，產生應施加於位元線之電壓，且將其供給至感測放大器3。感測放大器3根據頁面緩衝器4內之寫入資料，而將必要之電壓施加於位元線。行計數器7於資料之讀出時及寫入時，自序列發生器13接收控制信號。然後行計數器7自所接收之控制信號獲得行位址，且將其輸出至頁面緩衝器4。頁面緩衝器解碼該行位址，且基於其結果將頁面緩衝器4內之閂鎖連接於資料匯流排6。
電壓產生電路11於資料之讀出時、寫入時、及消去時，產生應施加於字元線之電壓，且將其供給至CG驅動器10。CG驅動器10將自電 壓產生電路11供給之電壓中之必要電壓傳送至由列解碼器5所選擇之字元線及非選擇字元線。
I/O介面9管理控制NAND型快閃記憶體1之控制器(未圖示)或主機機器之間之信號之授受。I/O介面9於資料之寫入時，自控制器接收控制信號(寫入命令及位址)及寫入資料。然後，將控制信號傳送至指令使用者介面14，且將寫入資料傳送至串列存取控制器8。於資料之讀出時，自控制器接收控制信號(讀出指令及位址)，且將該等傳送至指令使用者介面14。然後，自串列存取控制器8接收讀出資料，且將其傳送至控制器。
資料匯流排6於資料之讀出時，將讀出資料自頁面緩衝器4傳送至串列存取控制器8，於資料之寫入時，將寫入資料自串列存取控制器11傳送至頁面緩衝器4。
串列存取控制器11控制資料匯流排6上之資料之並列傳送。於資料之寫入時，來自控制器之資料被串列發送至I/O介面9。該串列資料於資料匯流排6上被並列傳送至頁面緩衝器4。資料之讀出時為相反。如此之控制係由串列存取控制器11進行。
指令使用者介面14自I/O介面接收控制信號，且將其解碼而獲得指令及位址。然後將該等傳送至序列發生器13。振盪器15產生時脈。
序列發生器13控制NAND型快閃記憶體1整體之動作。序列發生器13基於來自振盪器15之時脈及來自指令使用者介面14之指令及位址，控制行計數器7及電壓產生電路11、12之動作。
1.1.2 關於記憶胞陣列2
接著，對上述記憶胞陣列2之構成之細節進行說明。記憶胞陣列2具備複數個區塊。相同區塊內之資料被一併消去。
關於區塊之構成，使用圖2進行說明。圖2係某1個區塊之電路 圖。
如圖示般，區塊包含M個(M為2以上之自然數)串單元SU(SU0~SU(M-1))。又，每個串單元SU包含L個(L為2以上之自然數)NAND串16。
NAND串16之各者例如包含8個記憶胞電晶體MT(MT0~MT7)、選擇電晶體ST1、ST2、及後閘極電晶體BT。記憶胞電晶體MT具備包含控制閘極與電荷累積層之積層閘極，且非揮發地保持資料。另，記憶胞電晶體MT之個數並非限定於8個，亦可為16個或32個、64個、128個等，其數量並未限定。後閘極電晶體BT亦與記憶胞電晶體MT同樣地，具備包含控制閘極與電荷累積層之積層閘極。但後閘極電晶體BT並非為用以保持資料者，而係於資料之寫入及消去時作為單純的電流路徑發揮功能。記憶胞電晶體MT及後閘極電晶體BT於選擇電晶體ST1、ST2間，以其電流路徑串聯連接之方式配置。另，後閘極電晶體BT設置於記憶胞電晶體MT3與MT4之間。該串聯連接之一端側之記憶胞電晶體MT7之電流路徑連接於選擇電晶體ST1之電流路徑之一端，另一端側之記憶胞電晶體MT0之電流路徑連接於選擇電晶體ST2之電流路徑之一端。
串單元SU0~SU(M-1)之各者之選擇電晶體ST1之閘極共通連接於各選擇閘極線SGD0~SGD(M-1)，選擇電晶體ST2之閘極共通連接於各選擇閘極線SGS0~SGS(M-1)。相對於此，位於相同區塊BLK0內之記憶胞電晶體MT0~MT7之控制閘極共通連接於各字元線WL0~WL7，後閘極電晶體BT之控制閘極例如於每個區塊共通連接於後閘極線BG。
即，字元線WL0~WL7及後閘極線BG於相同區塊內之複數個串單元SU0~SU(L-1)間共通連接，相對地，選擇閘極線SGD、SGS即便為相同區塊內於每個串單元SU0~SU(M-1)仍獨立。
又，於記憶胞陣列2內配置成矩陣狀之NAND串16中之位於相同列之NAND串16之選擇電晶體ST1之電流路徑之另一端共通連接於任一位元線BL(BL0~BL(L-1))。而且，位元線BL於複數個區塊間共通連接NAND串16。又，選擇電晶體ST2之電流路徑之另一端共通連接於源極線SL。源極線SL例如於複數個串單元SU間，共通連接NAND串16。
如前述，位於相同區塊內之記憶胞電晶體MT之資料被一併消去。相對於此，關於任一區塊之任一串單元SU之共通連接於任一字元線WL之複數個記憶胞電晶體MT，資料之讀出及寫入係一併進行。將該單位稱為「頁面」。
接著，關於記憶胞陣列2之三維積層構造，使用圖3及圖4進行說明。圖3及圖4係記憶胞陣列2之立體圖及剖面圖。
如圖示般，記憶胞陣列2設置於半導體基板20之上方。即，於半導體基板20上，形成有感測放大器3或頁面緩衝器4等之周邊電路，於該等周邊電路之上方形成有記憶胞陣列2。而且記憶胞陣列2具有依序形成於半導體基板20上之後閘極電晶體層L1、記憶胞電晶體層L2、選擇電晶體層L3、及配線層L4。
後閘極電晶體層L1作為後閘極電晶體BT而發揮功能。記憶胞電晶體層L2作為記憶胞電晶體MT0~MT7(NAND串16)而發揮功能。選擇電晶體層L3作為選擇電晶體ST1、ST2而發揮功能。配線層L4作為源極線SL及位元線BL而發揮功能。
後閘極電晶體層L1具有後閘極導電層21。後閘極導電層21以於與半導體基板20平行之第1方向及第2方向2維擴展之方式形成(即，第1方向及第2方向與積層記憶胞之第3方向正交)。後閘極導電層21於每個區塊被分斷。後閘極導電層21例如由多晶矽形成。後閘極導電層21作為後閘極線BG而發揮功能。
又，後閘極導電層21如圖4所示具有後閘極孔22。後閘極孔22以深挖後閘極導電層21之方式形成。後閘極孔22自上面觀察形成為以第1方向為縱長方向之大致矩形狀。
記憶胞電晶體層L2形成於後閘極導電層L1之上層。記憶胞電晶體層L2具有字元線導電層23a~23d。字元線導電層23a~23d隔著層間絕緣層(未圖示)而積層。字元線導電層23a~23d形成為於第1方向具有特定間距而於第2方向延伸之條狀。字元線導電層23a~23d例如以多晶矽形成。字元線導電層23a作為記憶胞電晶體MT3、MT4之控制閘極(字元線WL3、WL4)而發揮功能，字元線導電層23b作為記憶胞電晶體MT2、MT5之控制閘極(字元線WL2、WL5)而發揮功能，字元線導電層23c作為記憶胞電晶體MT1、MT6之控制閘極(字元線WL1、WL6)而發揮功能，字元線導電層23d作為記憶胞電晶體MT0、MT7之控制閘極(字元線WL0、WL7)而發揮功能。
又，記憶胞電晶體層L2如圖4所示，具有記憶孔24。記憶孔24以貫通字元線導電層23a~23d之方式形成。記憶孔24以整合於後閘極孔22之第1方向之端部附近之方式形成。
再者，後閘極電晶體層L1及記憶胞電晶體層L2如圖4所示，具有區塊絕緣層25a、電荷累積層25b、隧道絕緣層25c、及半導體層26。半導體層26作為NAND串16之主體(各電晶體之後閘極)而發揮功能。
區塊絕緣層25a如圖4所示，於面對後閘極孔22及記憶孔25之側壁，以具有特定之厚度而形成。電荷累積層25b於區塊絕緣層25a之側面，以具有特定之厚度而形成。隧道絕緣層25c於電荷累積層25b之側面，以具有特定之厚度而形成。半導體層26以與隧道絕緣層25c之側面相接之方式形成。半導體層26以埋入後閘極孔22及記憶孔24之方式形成。
半導體層26自第2方向觀察形成為U字狀。即半導體層26具有相 對於半導體基板20之表面於垂直方向延伸之一對柱狀部26a、及連結一對柱狀部26a之下端之連結部26b。
區塊絕緣層25a及隧道絕緣層25c例如以氧化矽(SiO2)形成。電荷累積層25b例如以氮化矽(SiN)形成。半導體層26以多晶矽形成。該等區塊絕緣層25a、電荷累積層25b、隧道絕緣層25c、及半導體層26形成作為記憶電晶體MT而發揮功能之MONOS型電晶體。
若換句話說明上述後閘極電晶體層L1之構成，則隧道絕緣層25c以包圍連結部26b之方式形成。後閘極導電層21以包圍連結部26b之方式形成。
又，若換句話說明上述記憶電晶體層L2之構成，則隧道絕緣層25c以包圍柱狀部26a之方式形成。電荷累積層25b以包圍隧道絕緣層25c之方式形成。區塊絕緣層25a以包圍電荷累積層25b之方式形成。字元線導電層23a~23d以包圍區塊絕緣層25a~25c及柱狀部26a之方式形成。
選擇電晶體層L3如圖3及圖4所示，具有導電層27a及27b。導電層27a及27b以於第1方向具有特定之間距之方式，形成為於第2方向延伸之條狀。一對導電層27a與一對導電層27b於第1方向交替配置。導電層27a形成於一柱狀部26a之上層，導電層27b形成於另一柱狀部26a之上層。
導電層27a及27b以多晶矽形成。導電層27a作為選擇電晶體ST2之閘極(選擇閘極線SGS)而發揮功能，導電層27b作為選擇電晶體ST1之閘極(選擇閘極線SGD)而發揮功能。
選擇電晶體層L3如圖4所示，具有孔28a及28b。孔28a及28b分別貫通導電層27a及27b。又，孔28a及28b分別與記憶孔24整合。
選擇電晶體層L3如圖4所示，具備閘極絕緣層29a及29b、以及半導體層30a及30b。閘極絕緣層29a及29b分別形成於面對孔28a及28b之 側壁。半導體層30a及30b以分別與閘極絕緣層29a及29b相接之方式，形成為相對於半導體基板20之表面於垂直方向延伸之柱狀。
閘極絕緣層29a及29b例如以氧化矽(SiO2)形成。半導體層30a及30b例如以多晶矽形成。
若換句話說明上述選擇電晶體層L3之構成，則閘極絕緣層29a以包圍柱狀之半導體層30a之方式形成。導電層27a以包圍閘極絕緣層29a及半導體層30a之方式形成。又，閘極絕緣層29b以包圍柱狀之半導體層30b之方式形成。導電層27b以包圍閘極絕緣層29b及半導體層30b之方式形成。
配線層L4如圖3及圖4所示，形成於選擇電晶體層L3之上層。配線層L4具有源極線層31、插塞層32、及位元線層33。源極線層31形成為於第2方向延伸之板狀。源極線層31以與鄰接於第1方向之一對半導體層27a之上表面相接之方式形成。插塞層32與半導體層27b之上表面相接，以相對於半導體基板20之表面於垂直方向延伸之方式形成。位元線層33形成為於第2方向具有特定間距、且於第1方向延伸之條狀。位元線層33以與插塞層32之上表面相接之方式形成。源極線層31、插塞層32、及位元線層33例如以鎢(W)等金屬形成。源極線層31作為圖1及圖2中說明之源極線SL而發揮功能，位元線層33作為位元線BL而發揮功能。
1.1.3 關於感測放大器3
接著，使用圖5對感測放大器3之構成進行說明。圖5係感測放大器3及頁面緩衝器4之方塊圖。
如圖示般，感測放大器3具備複數個感測電路40。感測電路40分別與位元線BL0~BL(L-1)建立對應地設置。而且，感測放大器40之各者於資料之讀出時，將所建立對應之位元線BL中所讀出之資料進行感測/放大，將其結果向頁面緩衝器4輸出。又，於資料之寫入 時，將自頁面緩衝器4傳送而來之寫入資料，傳送至所建立對應之位元線BL，且寫入記憶胞電晶體MT中。
另，資料之讀出及寫入以頁面單位一併進行。
1.1.4 關於頁面緩衝器4
接著，關於頁面緩衝器4之構成，接續使用圖5進行說明。
如圖示般，頁面緩衝器4具備對每條位元線BL建立對應而設置之運算電路50及第1~第3閂鎖電路51~53。運算電路50及第1~第3閂鎖電路51~53由內部匯流排而相互可通信地連接，又，與所建立對應之感測電路40相互可通信地連接。
運算電路50對保持在第1~第3閂鎖電路51~53之資料，進行邏輯和運算或邏輯積運算等各種運算。
第1~第3閂鎖電路51~53保持資料。而且，第3閂鎖電路53連接於資料匯流排6。即，頁面緩衝器4與外部(I/O)之資料授受由第3閂鎖電路53進行。
1.1.5 關於ROM熔斷器
接著，對本實施形態之NAND型快閃記憶體1之ROM熔斷器進行說明。
所謂ROM熔斷器係保持NAND型快閃記憶體1固有之資訊之區域。而且ROM熔斷器係除了出貨前之測試中記錄資訊之時以外，禁止自外部存取之區域。圖6中顯示ROM熔斷器之概念圖。
如圖示般，於本例中，區塊BLK0係作為ROM熔斷器區塊而使用，其中之例如頁面PG18、PG74、及PG90係作為ROM熔斷器區域而使用。而且於ROM熔斷器區域中例如儲存有壞區塊資訊BBLK、行冗餘資訊CRD、及修整資訊TRIM等、NAND型快閃記憶體1之控制資訊。
壞區塊資訊BBLK係關於壞區塊(設定為不可使用之區塊)之資 訊，例如包含壞區塊之區塊位址。行冗餘資訊CRD係不良行(包含不良位元線或感測放大器不良等之行)之置換資訊，例如包含不良行、與置換其之正常行之行位址。修整資訊TRIM係用以預先估計晶片間或製造批次間之製造不均一，且用以對每個晶片或每個製造批次將電壓之設定等最佳化之資訊。該等資訊總稱為ROM熔斷器資訊。
ROM熔斷器資訊係儲存於複數個頁面(本例中為頁面PG18、PG74、及PG90)，且該等頁面PG18、PG74、及PG90保持相同之ROM熔斷器資訊。亦即於本例中，ROM熔斷器資訊被多重化為3固頁面。
圖7係進一步具體顯示ROM熔斷器區塊BLK0之構成者。於圖中顯示於區塊BLK0中包含有12個串單元SU，各串單元SU之字元線條數為8條，再者各記憶胞電晶體MT保持1位元資料之情形。
如圖示般，頁面PG18係於串單元SU2中連接於字元線WL2之記憶胞電晶體MT之集合。又，頁面PG74係於串單元SU9中連接於字元線WL2之記憶胞電晶體MT之集合。再者頁面PG90係於串單元SU11中連接於字元線WL2之記憶胞電晶體MT之集合。於本例中，作為ROM熔斷器區域而使用之3個頁面雖為分配於相同字元線WL2之頁面，但亦可為分配於相互不同之字元線WL之頁面。
另，上述說明之字元線WL與頁面PG之關係只不過為一例。例如於記憶胞電晶體MT保持2位元資料之情形時，於1條字元線分配有相當於2位元資料之上位位元及下位位元之上位頁面與下位頁面之2頁面。因此，1區塊內之頁面數成為上述情形之2倍之數量，作為ROM熔斷器區域而使用之頁面PG亦可能存在與圖7不同之情形。記憶胞電晶體MT保持3位元以上之資料之情形亦為相同。
ROM熔斷器資訊之寫入於NAND型快閃記憶體1之出貨前之測試時進行。
1.2 關於ROM熔斷器資訊之讀出方法
接著，對本實施形態之ROM熔斷器資訊之讀出方法進行說明。
1.2.1 關於整體之流程
首先，使用圖8對整體動作之流程進行說明。圖8係顯示剛投入電源後之NAND型快閃記憶體1之動作之流程圖。圖8之動作於NAND型快閃記憶體1之電源投入時進行。NAND型快閃記憶體1可不基於來自控制NAND型快閃記憶體1之控制器之命令，而響應電源投入而自發地進行圖8之動作，或者亦可基於控制器之命令而進行。
若如圖示般投入電源，則例如序列發生器13設定內部電源(步驟10)。即，序列發生器13對電壓產生電路11及12發行命令，而將該等設為可產生特定電壓之狀態。
接著序列發生器13設定ROM熔斷器區域之區塊位址及頁面位址，且將該等向列解碼器5輸出(步驟S11)。於圖7之例中，序列發生器13發行指定區塊BLK0之區塊位址，又發行指定頁面PG18、PG74、及PG90之頁面位址。
然後序列發生器13自區塊BLK0讀出ROM熔斷器資訊(步驟S12)。該讀出被稱為電源讀出(power on read)。更具體而言，序列發生器13發行ROM熔斷器資訊之讀出命令。響應該命令，電壓產生電路11產生必要之電壓，列解碼器5對字元線WL及選擇閘極線SGD、SGS施加電壓產生電路11中所產生之特定電壓。藉此，於位元線BL中讀出ROM熔斷器資訊，感測放大器3將讀出資料進行感測/放大。然後感測放大器3將經感測/放大之ROM熔斷器資訊儲存至頁面緩衝器4。於該電源讀出中，自3個頁面PG18、PG74、及PG90讀出ROM熔斷器資訊。
接著頁面緩衝器4響應於序列發生器13之命令，而執行多數決運算(步驟S13)。亦即，由於在本例中ROM熔斷器資訊被寫入為3頁面，故於每1條位元線BL獲得3位元之ROM熔斷器資訊。因此頁面緩衝器4 取得關於該3位元之多數決。即，判斷3位元中之“1”資料與“0”資料之何者較多，且選擇較多之資料。然後例如序列發生器13將步驟S13中之多數決運算結果，經由資料匯流排6而自頁面緩衝器4讀出(步驟S14)。然後序列發生器13將多數決運算結果作為ROM熔斷器資訊，而儲存至NAND型快閃記憶體1內之暫存器。
1.2.2 關於多數決運算之細節
接著，針對關於上述步驟S12及S13中說明之多數決運算之動作之細節，使用圖9及圖10進行說明。圖9係顯示步驟S12及S13之細節之流程圖。又，圖10係顯示保持在與某條位元線BL相對應之第1~第3閂鎖電路51~53之資料之模式圖。以下，以於3個頁面(第1~第3頁面)儲存相同ROM熔斷器資訊之情形為例舉出說明。
如圖示般，首先感測放大器3自第1頁面讀出ROM熔斷器資訊，且進行感測/放大(步驟S20)。即，讀出至位元線BL0~BL(L-1)之ROM熔斷器資訊之各位元由對應之感測電路40分別讀出。步驟S20中所感測之ROM熔斷器資訊(將此稱為資料D1)被保持在第3閂鎖電路53(步驟S21、圖10之狀態(a))。
接著感測放大器3自第2頁面讀出ROM熔斷器資訊，且進行感測/放大(步驟S22)。步驟S22中所感測之ROM熔斷器資訊(將此稱為資料D2)被保持在第1閂鎖電路51(步驟S23、圖10之狀態(b))。
其次運算電路50執行保持在所對應之第1、第3閂鎖電路51、53之資料D1與D2之邏輯和運算。然後，使運算結果(D1+D2)保持在第2閂鎖電路(步驟S24、圖10之狀態(c))。
接著運算電路50執行保持在所對應之第1、第3閂鎖電路51、53之資料D1與D2之邏輯積運算。然後，使運算結果(D1＊D2)保持在第3閂鎖電路(步驟S25、圖10之狀態(d))。
接著感測放大器3自第3頁面讀出ROM熔斷器資訊，且進行感測 /放大(步驟S26)。步驟S26中所感測之ROM熔斷器資訊(將此稱為資料D3)被保持在第1閂鎖電路51(步驟S27、圖10之狀態(e))。
其次運算電路50執行保持在對應之第1、第2閂鎖電路51、52之資料D3與(D1+D2)之邏輯積運算。然後，使運算結果D3＊(D1+D2)保持在第2閂鎖電路(步驟S28、圖10之狀態(f))。
接著運算電路50執行保持在所對應之第2、第3閂鎖電路52、53之資料D3＊(D1+D2)與(D1＊D2)之邏輯和運算。然後，使運算結果(D3＊(D1+D2)+(D1＊D2))保持在第3閂鎖電路53(步驟S29、圖10之狀態(g))。
藉由以上結束運算，第3閂鎖電路53輸出所保持之運算結果(D3＊(D1+D2)+(D1＊D2))。運算結果(D3＊(D1+D2)+(D1＊D2))於包含資料D1~D3之3位元資料中，表示占有“0”與“1”中之多數之資料。
1.2.3 關於多數決運算之具體例
關於上述多數決運算之具體例，使用圖11簡單進行說明。圖11係僅顯示ROM熔斷器區域與頁面緩衝器4之部分區域之方塊圖。於圖11中為了簡化說明，以1頁面為8位元之情形為例顯示。
如圖示般，於頁面PG18中，儲存有“10101010”作為ROM熔斷器資訊。於頁面PG74中亦同樣地儲存有“10101010”。頁面90之資料係第4個位元反轉，儲存有“10111010”。
頁面緩衝器4對各位元進行多數決運算，且將其結果保持在第3閂鎖電路53。即本例之情形，例如關於位元線BL0，對自3個頁面PG18、PG74、及PG90讀出之3位元之資料“111”，判斷“1”與“0”之何者為多數。由於在本例中所有位元為“1”，故作為多數決運算結果之“1”被保持在第3閂鎖電路53。關於位元線BL1，對自3個頁面PG18、PG74、及PG90讀出之3位元之資料“000”，判斷“1”與“0”之何者為多數。由於在本例中所有位元為“0”，故作為多數決運算結果之“0”被保 持在第3閂鎖電路53。關於位元線BL3，由於位元在頁面PG90中反轉，故獲得“001”作為3位元資料。如此一來，由於“1”與“0”中之“0”為多數派，故“0”作為多數決運算結果而被保持在第3閂鎖電路53。
1.3 本實施形態之效果
若為本實施形態之構成，則可提高資料之讀出精度，且提高半導體記憶裝置之動作可靠性。關於本效果，以下進行說明。
於NAND型快閃記憶體中，為使該記憶體動作所必需之各種參數(ROM熔斷器資訊)被寫入ROM熔斷器區域中。然後於電源投入時，由電源讀出而讀出ROM熔斷器資訊，且將各種參數設於暫存器。藉由參照該參數，控制器可正確控制NAND型快閃記憶體。因此，於使NAND型快閃記憶體正確動作時，必須正確讀出ROM熔斷器。又，於進行電源讀出之時點，亦無法藉由控制器之ECC(Error checking and correcting：錯誤檢查與校正)處理而進行錯誤校正。因此，於NAND型快閃記憶體內，必需可正確讀出ROM熔斷器資訊之構造。
該點，若為如圖3及圖4中說明之三維NAND型快閃記憶體，則其構造上，於記憶胞陣列易產生缺陷。該缺陷之典型例係記憶孔之打開不良(MH打開不良)。關於MH打開不良，使用圖12至圖14進行說明。圖12至圖14顯示記憶胞陣列2之製造步驟之一部分。
首先如圖12所示，於半導體基板20上形成周邊電路後，以被覆周邊電路之方式形成層間絕緣膜34。其後，於層間絕緣膜34上形成後閘極線層21及半導體層26b。進而，於後閘極線層21及半導體層26b上交替形成層間絕緣膜35及半導體層23a~23d。
其次如圖13所示，形成貫通層間絕緣膜35及半導體層23a~23d且到達至半導體層26b之孔(記憶孔)。該記憶孔於側壁形成有電荷累積層、阻斷層、及閘極絕緣膜，其後，由半導體層26a埋入。
然而，半導體層23a~23d之層數增越多，記憶孔變得越深。於 是，難以以到達半導體層26b之深度形成記憶孔。圖14中顯示該情形之情況。圖14顯示於記憶孔內埋入半導體層26a時之情況。如圖示般，若記憶孔未到達至半導體層26a，則半導體層26a與26b分離。其為MH打開不良。
若產生MH打開不良，則無論記憶胞電晶體之保持資料如何，於NAND串16中均無胞電流流動。因此，讀出資料總是被判斷為“0”資料(閾值較高，記憶胞電晶體為斷開狀態)。
又，亦易於產生記憶孔之短路不良(MH短路不良)。MH短路不良係鄰接之記憶孔電性短路之不良。於防止如圖12至圖14中說明之MH打開不良時，必須足夠深地形成記憶孔。然後因此，必須增大記憶孔之直徑。但，於將記憶孔之直徑增得過大之情形時，鄰接之記憶孔相連接而使記憶孔短路。
由於ROM熔斷器資訊係作為用以使NAND型快閃記憶體1動作之基本參數的重要資料，故即便為易於產生MH打開不良及MH短路不良之狀況，仍必須正確讀出ROM熔斷器資訊。
該點，若為本實施形態之構成，則ROM熔斷器資訊被保持在複數個頁面(3頁面以上)。即，ROM熔斷器資訊跨及複數個頁面而多重化。然後於讀出ROM熔斷器資訊時，對自該等複數個頁面讀出之資料進行多數決運算，且根據其結果確定ROM熔斷器資訊。
因此，即便為於任一頁面之任一位元存在缺陷，而讀出錯誤資料之情形，仍可將其校正為正確之資料。例如，於ROM熔斷器資訊跨及3頁面而多重化之情形時，於每條位元線讀出3位元之資料，即便於其中之1位元存在錯誤，仍可將其校正。因此，可提高NAND型快閃記憶體之動作可靠性。
另，雖於上述實施形態中以ROM熔斷器資訊被寫入為3頁面之情形為例進行說明，但例如亦可為寫入為4頁面以上之情形。於該情形 時，多重化之頁面數增越多，可校正之位元數亦增越多，但根據其，頁面緩衝器4之閂鎖電路之數量亦必須增加。例如於ROM熔斷器資訊多重化為5頁面之情形時，即便於5位元中之2位元存在錯誤，仍可進行錯誤校正。又，多數決運算之特性上，較佳為多重化之頁面數為奇數。
又，若為本實施形態，則多數決運算以頁面緩衝器4內之運算電路50執行。運算電路50係於NAND型快閃記憶體1中通常所安裝之電路。因此，用以多數決運算之電路增加以最小限度即可，於實施本實施形態時幾乎無成本之增加。再者，多數決運算可以頁面單位同時執行。即，可高速進行可對頁面內之位元並行進行多數決運算之處理。
2.第2實施態樣
接著，對依照第2實施態樣之半導體記憶裝置進行說明。本實施態樣係關於上述第1實施態樣中說明之ROM熔斷器資訊之資料格式者。以下，僅對與第1實施態樣不同之點進行說明。
2.1 關於ROM熔斷器資訊之資料格式
圖15係依照本實施態樣之ROM熔斷器資訊之資料格式，顯示1頁面之ROM熔斷器資訊之構造。
如圖示般，1頁面較大為包含4個資料組DS(DS0~DS3)。資料組DS0~DS3為相同內容，各者之大小例如為(n×2)位元組(n為2以上之自然數)。
各個資料組DS包含n個參數PR(PR0~PR(n-1))。藉由該n個參數PR，顯示圖6中說明之壞區塊資訊或行冗餘資訊等。參數PR之各者之大小例如為2位元組。
各參數PR較大包含實際資料與互補資料。實際資料係ROM熔斷器資訊本身，互補資料係與實際資料具有互補關係之資訊。即，若實際資料為“1”，則互補資料為“0”。實際資料及互補資料之各者之大小 例如為1位元組(8位元)。
2.2 關於ROM熔斷器資訊之讀出方法
接著，對依照本實施態樣之ROM熔斷器資訊之讀出方法，使用圖16進行說明。圖16係顯示剛投入電源後之NAND型快閃記憶體1之動作之流程圖，且與第1實施態樣中說明之圖8相對應者。
如圖示般，與第1實施態樣同樣地進行步驟S10~S13之處理後，例如序列發生器13將參數位址及組位址初始化(步驟S30)。所謂參數位址係用以指定圖15之參數PR0~PR(n-1)之任一者之位址，所謂組位址係用以指定圖15之資料組DS0~DS3之任一者之位址。藉由將該等初始化，參數位址指定PR0，組位址指定資料組DS0。
然後序列發生器13基於步驟S30中獲得之位址，而自頁面緩衝器4讀出2位元組資料(步驟S31)。即，於頁面緩衝器4中，自與位元線BL0~BL15相對應之第3閂鎖電路53，將參數PR0讀出至序列發生器13。當然，該步驟中讀出之資料係進行多數決運算之結果。
接著序列發生器13檢查實際資料與互補資料是否具有正確互補關係(步驟S32)。若兩者具有正確互補關係(步驟S33為是)，則判斷參數位址是否為最終位址(步驟S34)。即，判斷參數位址是否為指定參數PR(n-1)之位址。若為最終位址(步驟S34為是)，則序列發生器13判斷為參數PR0~PR(n-1)全部被正確讀出，且於NAND型快閃記憶體1內之狀態暫存器設定“狀態合格(Status Pass)”(步驟S35)。藉此，控制器可辨識NAND型快閃記憶體1處於可使用狀態。
於步驟S34中並非最終位址之情形(步驟S34為否)，序列發生器13將參數位址增量(步驟S36)。即，若當前之參數位址設為指定參數PRj(j為0~(n-1)之任一者)之位址，則更新為指定參數PR(j+1)之位址。當然，本方法只不過為一例，例如亦可為自最終位址減量之情 形，可應用各種方法。再者序列發生器13將組位址初始化(步驟S37)。然後返回至步驟S31。即，基於經更新之位址，自頁面緩衝器4讀出2位元組資料(步驟S31)。
於步驟S33中，實際資料與互補資料不具有互補關係之情形，該參數之可靠性較低，而不應使用(步驟S33為否)。因此序列發生器13判斷組位址是否為最終位址(步驟S38)。即，判斷組位址是否為指定資料組DS3之位址。若為最終位址(步驟S38為是)，則序列發生器13判斷為參數PR0~PR(n-1)之任一者未正確讀出，且於NAND型快閃記憶體1內之狀態暫存器設定“狀態不合格(Status Fail)”(步驟S39)。藉此，控制器可辨識無法使用NAND型快閃記憶體1。
於步驟S38中並非最終位址之情形(步驟S38為否)，序列發生器13一面以原狀態維持參數位址一面將組位址增量。然後，基於經更新之位址，而自頁面緩衝器4讀出下一資料組之相同參數位址之2位元組資料(步驟S40)。然後進行至步驟S32。
2.3 關於讀出方法之具體例
使用圖17說明上述圖16中說明之步驟S30~S40之具體例。圖17係顯示ROM熔斷器資訊之構造之模式圖，顯示存取參數PR之順序。又，於圖17中，標註有斜線之參數表示實際資料與互補資料不具有正確之互補關係。
如圖示般，首先讀出資料組DS0之參數PR0，其次讀出參數PR1，接著讀出參數PR2。但由於在參數PR2中存在缺陷(步驟S33為否)，故接著讀出資料組DS1之參數PR2(步驟S40)。
由於正確讀出參數PR2，故接著讀出資料組DS0之參數DS3(步驟S36、S37)，接著讀出參數DS4。但由於在參數PR4中存在缺陷(步驟S33為否)，故接著讀出資料組DS1之參數PR4(步驟S40)。由於在該參數PR4中亦存在缺陷(步驟S33為否)，故接著讀出資料組DS2之參數 PR4(步驟S40)。由於正確讀出參數PR4，故接著讀出資料組DS0之參數DS5(步驟S36、S37)。以下相同。
2.4 依照本實施態樣之效果
根據本實施態樣，與上述第1實施態樣相比可進一步提高ROM熔斷器之讀出精度。
根據本實施態樣，ROM熔斷器資訊即便於1頁面內仍經多重化。即，ROM熔斷器資訊不僅於行方向多重化而且於列方向多重化。更具體而言，如圖15中所說明般，於1頁面內包含複數個資料區塊，於各資料區塊具有相同資訊。而且，於自任一資料區塊未能正確讀出資訊之情形時，自其他資料區塊讀出資訊。因此，即便於任一資料區塊中存在缺陷，仍可獲得正確之ROM熔斷器資訊。
3.第3實施態樣
接著，對依照第3實施態樣之半導體記憶裝置進行說明。本實施態樣係關於第1、第2實施態樣中作為ROM熔斷器區域之複數個頁面之配置者。以下，僅對與第1、第2實施態樣不同之點進行說明。
3.1 關於ROM熔斷器區域之配置
關於依照本實施態樣之ROM熔斷器區域之配置，使用圖18及圖19進行說明。圖18係記憶胞陣列2之電路圖，尤其顯示與1條位元線BL對應之構成。圖19係圖18之區塊BLK10之剖面圖。實際上，對於記載圖18及圖19之紙面於深入方向排列有相同之構成，於該深入方向排列之NAND串構成串單元SU。
若為圖18之例，則區塊BLK10及BLK20被分配成ROM熔斷器區塊。而且，區塊BLK10之串單元SU1之與字元線WL1建立對應之頁面、串單元SU3之與字元線WL4建立對應之頁面、以及區塊BLK20之串單元SU10之與字元線WL7建立對應之頁面係作為ROM熔斷器區域而使用。
亦即，作為ROM熔斷器區域使用之頁面(以下稱為ROM熔斷器頁面)中之至少2頁面至少具有以下關係之一者。
(1)複數個ROM熔斷器頁面屬於互不同之串單元SU。更佳為屬於物理上不鄰接之串單元SU。
(2)複數個ROM熔斷器頁面與互不同之字元線WL建立對應。更佳為物理上不鄰接之頁面，換言之，2個頁面與物理上隔著至少1層字元線層而存在之2層之字元線層建立對應。即，於圖19之例中，字元線WL0與WL7以相同之字元線層形成，字元線WL1與WL6以相同之字元線層形成，字元線WL2與WL5以相同之字元線層形成，字元線WL3與WL4以相同之字元線層形成。而且ROM熔斷器頁面被分配成以不同之字元線層形成之複數個頁面，此時較佳為其間介隔有至少1層之字元線層。
(3)複數個ROM熔斷器頁面屬於互不同之區塊。於圖18之例中，2個ROM熔斷器頁面屬於區塊BLK10，剩餘之1個ROM熔斷器頁面屬於區塊BLK20。當然，3個頁面全部亦可屬於互不同之區塊BLK。圖20中顯示如此之例。於圖20中，3個ROM熔斷器頁面分別屬於區塊BLK10、BLK20、及BLK40。
3.2 依照本實施態樣之效果
根據本實施態樣，可抑制於複數個ROM熔斷器頁面中同時發生缺陷，且提高ROM熔斷器資訊之錯誤校正效果。關於本效果，於以下進行說明。
3.2.1 關於不良之種類
於三維NAND型快閃記憶體中可能產生各種不良，關於該例之若干個，使用圖21及圖22進行說明。圖21及圖22分別為記憶胞陣列之剖面圖及字元線之俯視圖。
(1)MH打開不良
關於MH打開不良，如圖11至圖13中所說明。
(2)MH短路不良
MH短路不良於圖21及圖22中為例I、Ⅱ、與Ⅲ所示之不良。於例I中，於位元線方向鄰接之不同之串單元之記憶孔產生短路。該情形，鄰接之2個串單元成為不良。例Ⅱ雖亦為於位元線方向鄰接之記憶孔之短路不良，但為1個串單元內之短路不良。例Ⅲ為於字元線方向鄰接之記憶孔之短路不良，此亦為1個串單元內之短路不良。
(3)WL短路不良
鄰接之字元線短路之不良(WL短路不良)於圖21及圖22中為例Ⅳ與V所示之不良。例Ⅳ係字元線之積層方向之短路不良。由於字元線由鄰接之2個串單元中所共用，故該短路不良對2個串單元產生影響。例V係半導體基板之面內方向(沿著位元線之方向)之字元線之短路不良。該情形，字元線不良對3個串單元產生影響，只要不存在特別之救濟方法則作為區塊不良加以處理。
3.2.2 關於本實施態樣
若為本實施態樣，則即便為產生如上所述之不良之情形，仍可將對ROM熔斷器區域之不良影響抑制為最低限度。以下，進行詳細說明。
(1)關於將複數個ROM熔斷器頁面設於不同之串單元
如圖12至圖14中說明般，於某個NAND串產生MH打開不良之情形，該NAND串整體成為不良。但MH打開不良不會對其他NAND串造成影響。因此，藉由將複數個ROM熔斷器頁面設置於互不同之串單元，即便於任一串單元產生MH打開不良，仍可防止其對另一ROM熔斷器頁面造成不良影響。該情況即便針對於產生例Ⅱ與Ⅲ之不良之情形亦相同。
又，藉由將複數個ROM熔斷器頁面設置於物理上不鄰接之串單 元，亦可抑制上述例I之MH短路之影響。
(2)關於將複數個ROM熔斷器頁面與不同之字元線WL建立對應
藉由將與不同之字元線建立對應之頁面作為ROM熔斷器區域使用，可抑制例V之WL短路不良之影響。即，於作為ROM熔斷器區域而使用之任一字元線層產生之短路不良不會對與另一字元線層建立對應之其他ROM熔斷器區域造成不良影響。
又，藉由將複數個ROM熔斷器頁面與物理上不鄰接之頁面建立對應，亦可抑制例Ⅳ之影響。
4.變化例等
如上述般，依照實施態樣之半導體記憶裝置以頁面單位讀出資料。而且半導體記憶裝置包含：記憶胞陣列、複數個閂鎖電路(圖5中之51~53)、及運算電路(圖5中之50)。記憶胞陣列保持多重化為至少3個頁面(圖7中之PG18、PG74、PG90)之資料。複數個閂鎖電路於啟動時讀出經多重化之資料並保持。運算電路使用經多重化之資料而進行運算。
根據本構成，可高精度地讀出ROM熔斷器資訊，可提高半導體記憶裝置之動作可靠性。
另，上述說明之實施態樣可進行各種變更。例如，於上述實施態樣中，使ROM熔斷器資訊多重化，且藉由在電源讀出時進行多數決運算而獲得最終之ROM熔斷器資訊。但，本方法並非限定於ROM熔斷器資料，亦可針對儲存於ROM熔斷器區域以外之區塊BLK之資料進行。作為成為本方法之適用對象之資料，例如可為系統資訊等重要之資訊(例如FAT檔案系統之FAT表等)，或者亦可為通常之使用者資料。
又，ROM熔斷器資訊之資料模式並非限定於第2實施態樣中說明之圖15，可使用各種模式。又，於圖15之資料模式中，於各參數之第 一位元亦可設置有效旗標。有效旗標係顯示對應之參數是否有效之資訊，於無效之情形時亦可自下一資料組讀出參數。
再者於上述實施態樣中，以對經多重化之資料進行多數決運算之情形為例進行說明。但，並非限定於多數決運算，若為可使用經多重化之資料校正錯誤之運算則並無特別限定。例如，亦可為於NAND型快閃記憶體1內設置ECC電路，且藉由ECC處理校正錯誤之情形。
又，於上述實施態樣中，以三維積層型NAND型快閃記憶體為例舉出說明。但，三維積層構造並非限定於使用圖3及圖4說明之構成，亦可為其他構成，又可為不具有後閘極電晶體BT之構成。再者，亦可應用於記憶胞二維排列於半導體基板上之通常之平面型NAND快閃記憶體，又可應用於NAND型快閃記憶體以外之記憶裝置。
再者，上述實施態樣中說明之流程圖之處理可儘可能地調換順序，或者亦可同時進行複數個處理。
雖已說明本發明之若干實施形態，但該等實施形態係作為例子而提示者，並非意圖限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內可進行各種省略、置換、變更。該等實施形態或其變形包含在發明範圍或主旨內，且包含在申請專利範圍所揭示之發明及其均等之範圍內。
3‧‧‧感測放大器
4‧‧‧頁面緩衝器
40‧‧‧感測電路
50‧‧‧運算電路
51‧‧‧第1閂鎖電路
52‧‧‧第2閂鎖電路
53‧‧‧第3閂鎖電路
BL(BL0~BL(L-1))‧‧‧位元線
I/O‧‧‧輸入輸出

Claims (17)

  1. 一種半導體記憶裝置，其以頁面單位讀出資料，且上述半導體記憶裝置包含：記憶胞陣列，其保持經多重化為至少3個頁面之資料；複數個閂鎖電路，其等於啟動時讀出上述經多重化之資料並加以保持；及運算電路，其使用上述經多重化之資料而進行運算。
  2. 如請求項1之半導體記憶裝置，其中上述運算為多數決運算。
  3. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列包含與列及行建立關聯之複數個記憶胞；上述頁面包含配置於同一列之複數個記憶胞；且上述資料係於行方向被多重化。
  4. 如請求項1之半導體記憶裝置，其中上述複數個閂鎖電路包含第1至第3閂鎖電路；上述資料係被多重化為第1至第3頁面；於上述啟動時，將自上述第1頁面讀出之第1資料儲存於上述第3閂鎖電路；將自上述第2頁面讀出之第2資料儲存於第1閂鎖電路；將上述第1資料與上述第2資料之邏輯和運算結果儲存於第2閂鎖電路；將上述第1資料與上述第2資料之邏輯積運算結果儲存於上述第3閂鎖電路；將自上述第3頁面讀出之第3資料儲存於上述第1閂鎖電路；將上述第3資料與上述邏輯和運算之邏輯積運算結果儲存於上述第2閂鎖電路；且 將上述第1資料與上述第2資料之邏輯積運算結果、及上述第3資料與上述邏輯和運算之邏輯積運算結果之邏輯和運算結果儲存於上述第3閂鎖電路。
  5. 如請求項1之半導體記憶裝置，其中上述經多重化之資料亦於各個頁面內經多重化。
  6. 如請求項5之半導體記憶裝置，其中上述經多重化之資料於各個頁面內包含實際資料與互補資料。
  7. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列包含：包括第1、第2選擇電晶體、及串聯連接於該第1、第2選擇電晶體之間之複數個記憶胞之複數個NAND串之集合即複數個串單元；且保持上述經多重化之資料之上述3個頁面中之至少2個頁面被分配於互不同之串單元。
  8. 如請求項7之半導體記憶裝置，其中經分配有上述3個頁面中之至少2個頁面之2個串單元於其間介有1個以上之其他串單元。
  9. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列包含：包括第1、第2選擇電晶體、及串聯連接於該第1、第2選擇電晶體之間之複數個記憶胞之複數個NAND串之集合即複數個串單元；及共通連接複數個上述記憶胞之複數條字元線；於上述串單元中，對連接於同一字元線之複數個上述記憶胞分配至少1頁面；且保持上述經多重化之資料之上述3個頁面中之至少2個頁面被分配於不同之字元線。
  10. 如請求項9之半導體記憶裝置，其中經分配有上述3個頁面中之至少2個頁面之2條字元線於其間介有1條以上之其他字元線。
  11. 如請求項9之半導體記憶裝置，其中上述複數條字元線積層於半導體基板上。
  12. 如請求項1之半導體記憶裝置，其中上述記憶胞陣列包含三維積層於半導體基板上之複數個記憶胞。
  13. 如請求項1之半導體記憶裝置，其中上述經多重化之資料係ROM熔斷器資訊。
  14. 一種讀出方法，其係自記憶有經多重化為複數個頁面之資料之半導體記憶裝置讀出資料者，且上述方法：於啟動時，將上述經多重化之資料中之第1資料自第1頁面讀出；讀出上述第1資料後，將上述經多重化之資料中之第2資料自第2頁面讀出；讀出上述第2資料後，將上述經多重化之資料中之第3資料自上述第3頁面讀出；使用上述第1至第3資料進行運算，而確定上述經多重化之資料之內容。
  15. 如請求項14之讀出方法，其中上述運算係上述第1至第3資料之各位元間之多數決運算。
  16. 如請求項14之讀出方法，其中上述半導體記憶裝置包含三維積層於半導體基板上之複數個記憶胞。
  17. 如請求項14之讀出方法，其中上述經多重化之資料係ROM熔斷器資訊。
TW102131691A 2013-08-02 2013-09-03 Semiconductor memory device and data reading method TWI527039B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US201361861643P 2013-08-02 2013-08-02

Publications (2)

Publication Number Publication Date
TW201506935A TW201506935A (zh) 2015-02-16
TWI527039B true TWI527039B (zh) 2016-03-21

Family

ID=52427546

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102131691A TWI527039B (zh) 2013-08-02 2013-09-03 Semiconductor memory device and data reading method

Country Status (2)

Country Link
US (1) US9177661B2 (zh)
TW (1) TWI527039B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160136002A (ko) * 2015-05-19 2016-11-29 에스케이하이닉스 주식회사 반도체 장치 및 그것의 동작 방법
US10223004B2 (en) * 2016-04-07 2019-03-05 International Business Machines Corporation Parallel read and writes in 3D flash memory
US9875034B2 (en) 2016-04-07 2018-01-23 International Business Machines Corporation Delaying programming requests in flash memory
DE102016123689B4 (de) * 2016-12-07 2022-02-24 Infineon Technologies Ag Speicherschaltung und Verfahren zum Betreiben einer Speicherschaltung
US10276411B2 (en) * 2017-08-18 2019-04-30 Applied Materials, Inc. High pressure and high temperature anneal chamber
US11037613B2 (en) * 2019-07-17 2021-06-15 Micron Technology, Inc. Implementations to store fuse data in memory devices
US11004535B1 (en) 2019-12-17 2021-05-11 Sandisk Technologies Llc Robust storage of bad column data and parity bits on word line

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02192099A (ja) 1988-10-28 1990-07-27 Toshiba Corp 半導体メモリ
WO2003073430A1 (fr) 2002-02-28 2003-09-04 Renesas Technology Corp. Memoire a semi-conducteurs non volatile
TW200802369A (en) 2005-12-30 2008-01-01 Hynix Semiconductor Inc Nonvolatile semiconductor memory device
US7885112B2 (en) * 2007-09-07 2011-02-08 Sandisk Corporation Nonvolatile memory and method for on-chip pseudo-randomization of data within a page and between pages
US8112652B2 (en) * 2008-01-18 2012-02-07 Texas Instruments Incorporated Multiprocessor system power management of shared memories powering down memory bank only when all processors indicate not powering that memory bank
US7843725B2 (en) * 2008-06-11 2010-11-30 Micron Technology, Inc. M+L bit read column architecture for M bit memory cells
US20110002169A1 (en) * 2009-07-06 2011-01-06 Yan Li Bad Column Management with Bit Information in Non-Volatile Memory Systems
JP2011090735A (ja) 2009-10-21 2011-05-06 Asahi Kasei Electronics Co Ltd 記憶装置及び記憶装置のデータ処理方法
US9810723B2 (en) * 2012-09-27 2017-11-07 Sandisk Technologies Llc Charge pump based over-sampling ADC for current detection

Also Published As

Publication number Publication date
US9177661B2 (en) 2015-11-03
TW201506935A (zh) 2015-02-16
US20150036434A1 (en) 2015-02-05

Similar Documents

Publication Publication Date Title
TWI527039B (zh) Semiconductor memory device and data reading method
TWI676985B (zh) 半導體記憶裝置
TWI517160B (zh) 半導體記憶體系統
TWI611406B (zh) 記憶體系統
JP5814867B2 (ja) 半導体記憶装置
TWI604458B (zh) Controller and memory system
TWI610304B (zh) 半導體儲存裝置、其控制器及進行其中之資料運算之方法
JP6991084B2 (ja) 不揮発性メモリデバイス及び制御方法
JP4921953B2 (ja) 半導体集積回路装置及び半導体記憶装置のテスト方法
TWI518692B (zh) Nonvolatile semiconductor memory device
US20170090762A1 (en) Partially-Bad Block Operation in 3-D Nonvolatile Memory
JP5550386B2 (ja) 不揮発性半導体記憶装置及びメモリシステム
JP2006114078A (ja) 不揮発性半導体記憶装置及びその動作方法
KR102386242B1 (ko) 전원 전압 변동에 독립적인 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법
TWI707342B (zh) 記憶系統及半導體記憶裝置
JP2007102977A (ja) 半導体記憶装置
TW201702880A (zh) 多晶片雙重寫入
TW201435877A (zh) 半導體記憶裝置
JP2008021394A (ja) メモリコントローラ
US20140369127A1 (en) Semiconductor memory device
US20160085455A1 (en) Nonvolatile Memory Adaptive to Host Boot Up Routine
TW201711172A (zh) 記憶體系統
TWI720740B (zh) 半導體記憶裝置及記憶體系統
US20210096967A1 (en) Nonvolatile memory device having cell-over-periphery (cop) structure with address re-mapping
US20160124664A1 (en) Block Level Local Column Redundancy Methods for Higher Yield