TWI523229B - 一種溝槽式功率半導體結構之製造方法 - Google Patents

Description

一種溝槽式功率半導體結構之製造方法

本發明係關於一種功率半導體結構之製造方法，尤其是一種溝槽式功率半導體結構之製造方法。

功率半導體元件具有低切換耗損，且驅動電路簡單之優勢，搭配快速發展之半導體製程技術，如今已成為電源控制之一個重要產品。功率半導體元件依其通道的走向，可區分為溝槽式閘極與平面式閘極兩種。溝槽式閘極功率半導體結構之通道(channel)係呈垂直晶片表面之方向，平面式閘極功率半導體結構之通道則是沿著晶片表面之方向。相較於平面式閘極功率半導體結構，溝槽式閘極功率半導體結構可以獲得更大的通道寬度，因而有利於降低通道阻抗。

第1圖係一典型之溝槽式閘極功率半導體結構之剖面示意圖。如圖中所示，溝槽式閘極功率半導體結構具有一N型重摻雜基板10，作為其汲極摻雜區。在基板10上形成有一N型磊晶層12。在N型磊晶層12內形成有複數個閘極溝槽(未標示)，閘極結構16則是位於這些閘極溝槽內。在N型磊晶層12之表面區域並形成有P型之本體區14，環繞閘極結構16。源極摻雜區15係形成於本體區14內且鄰接於閘極結構16。在閘極結構16上係覆 蓋有一層間介電層17。此外，在相鄰二閘極溝槽間係形成有源極接觸窗18以裸露源極摻雜區15。源極接觸窗18的底部形成有P型重摻雜區19。源極金屬層(未圖示)則是填入此源極接觸窗18以電性連接至源極摻雜區15。

一般而言，功率半導體元件之功率耗損可區分為導通損耗(conduction loss)與切換損耗(switching loss)兩部分。導通損耗與半導體元件之導通電阻具有正相關。切換損耗則是與電晶體元件之臨界電壓(Vth)與米勒電容(Crss)有關，臨界電壓與米勒電容之降低有助於縮短半導體元件之切換時間，以降低切換損耗。

臨界電壓之大小會受到功率半導體元件之本體區內之摻雜濃度、閘極氧化層之厚度以及閘極之構成材料等的影響。較低之本體區摻雜濃度或是較薄之閘極氧化層，均有助於降低功率半導體元件之臨界電壓。不過，較低之本體區摻雜濃度對於功率半導體元件之累增崩潰(Eas)耐壓有不利影響。較薄的閘極氧化層除了會增加製程控制的難度，同時也會導致米勒電容(也就是閘汲極電容(Cgd))的上升，不利於切換損耗。

本發明之一主要目的係提供一種功率半導體元件，可以有效降低功率半導體元件之切換損耗，同時維持適當的累增崩潰電壓。

本發明之一實施例提供一種溝槽式功率半導體結構之製造方法，至少包括下列步驟：(a)提供一半導體基材；(b)形成一閘極罩幕層於半導體基材之上表面，以定義複數個閘極溝槽之位置；(c)透過閘極罩幕層，植入一具有一第一導電型之第一摻雜物於半導 體基材內，以形成一第一摻雜區，第一摻雜區之寬度係大於閘極罩幕層之開口寬度；(d)以非等向性蝕刻方式形成閘極溝槽於半導體基材內，並保留部分第一摻雜區臨接於閘極溝槽之側壁；(e)形成一閘極結構於閘極溝槽內；(f)形成一具有一第二導電型之本體層於半導體基材內；(g)植入具有第一導電型之第二摻雜物於本體層，以形成一源極摻雜區於本體層之上部分；其中，本體層之深度係大於第一摻雜區之深度，源極摻雜區之深度係小於第一摻雜區之深度。

依據本發明之一實施例，第一摻雜物在半導體基材內之熱擴散速度不大於第二摻雜物在半導體基材內之熱擴散速度。又，就一較佳實施例而言，第一摻雜物係砷(As)。

依據本發明之一實施例，形成本體層與形成源極摻雜區之步驟係晚於形成閘極結構之步驟。

依據本發明之一實施例，形成本體層與形成源極摻雜區之步驟係早於形成閘極罩幕層之步驟。

依據本發明之一實施例，形成本體層之步驟係早於形成閘極罩幕層之步驟，形成源極摻雜區之步驟係晚於形成閘極溝槽之步驟。

依據本發明之一實施例，此製造方法更包括：形成一接觸窗於相鄰之閘極結構間，以裸露本體層與源極摻雜區；以及形成一具有第二導電型之重摻雜區於接觸窗之底部。又，就一較佳實施例而言，此重摻雜區係鄰接於第一摻雜區。

依據本發明之一實施例，第一摻雜區內之第一摻雜物之摻雜濃度係遠大於本體層內具有之第二導電型之摻雜物之摻雜濃度。

依據本發明之一實施例，第一摻雜區之底部與本體層之底部間隔一預設距離。

依據本發明之一實施例，第一摻雜區內之第一摻雜物之摻雜濃度係小於本體層內具有之第二導電型之摻雜物之摻雜濃度。

本發明的其他目的和優點可以從本發明所揭露的技術特徵中得到進一步的了解。

10‧‧‧基板

12‧‧‧磊晶層

14‧‧‧本體區

15‧‧‧源極摻雜區

16‧‧‧閘極結構

17‧‧‧層間介電層

18‧‧‧源極接觸窗

19‧‧‧重摻雜區

100‧‧‧N型矽基板

120,420,520‧‧‧N型磊晶層

130,430,530‧‧‧閘極罩幕層

125‧‧‧開口

140,440,540‧‧‧第一摻雜區

142,242,342,442,542‧‧‧部分第一摻雜區

150,450,550‧‧‧閘極溝槽

162,462,562‧‧‧閘極介電層

164,464,564‧‧‧多晶矽閘極

170,370,470,570‧‧‧P型本體層

180,480,580‧‧‧源極摻雜區

185‧‧‧層間介電層

190‧‧‧源極接觸窗

192‧‧‧P型重摻雜區

195‧‧‧源極金屬層

第1圖係一典型之溝槽式閘極功率半導體結構之剖面示意圖。

第2A至2G圖係本發明一種溝槽式功率半導體結構之製造方法之一第一實施例。

第3圖係本發明一種溝槽式功率半導體結構之製造方法所製造之溝槽式功率半導體結構之一另一實施例。

第4圖係本發明一種溝槽式功率半導體結構之製造方法之一第二實施例。

第5A至5D圖係本發明一種溝槽式功率半導體結構之製造方法之一第三實施例。

第6A至6E圖係本發明一種溝槽式功率半導體結構之製造方法之一第四實施例。

第2A至2G圖係本發明一種溝槽式功率半導體結構之製造方法之一第一實施例。圖中係以一N型金氧半導體場效電晶體 (MOSFET)結構為例。不過，本發明並不限於此。本發明之技術亦可適用於P型金氧半導體場效電晶體結構或是絕緣閘極雙極電晶體(IGBT)等可控開關元件(controllable switching unit)。

如第2A圖所式，首先，形成一N型磊晶層120於一N型矽基板100上，作為此功率半導體結構之一半導體基材。隨後，如第2B圖所示，形成一閘極罩幕層130於此N型磊晶層120之上表面。此閘極罩幕層130具有複數個開口125(圖中僅顯示其中之一)，藉以在N型磊晶層120中定義複數個閘極溝槽之位置(圖中係以一閘極溝槽為例)。

接下來，透過閘極罩幕層130，植入N型之第一摻雜物於N型磊晶層120內，以形成一第一摻雜區140對應於閘極罩幕層130之開口125。因為離子植入製程之特性，經此植入步驟所形成之第一摻雜區140之寬度會大於閘極罩幕層130之開口125的寬度。就一較佳實施例而言，此離子植入步驟所植入之N型第一摻雜物的濃度係明顯大於N型磊晶層120本身具有之N型摻雜物的濃度。其次，為了避免所植入之第一摻雜物對於後續源極摻雜植入步驟的影響。此第一摻雜物之植入深度係大於源極摻雜物之植入深度。

如第2C圖所示，透過閘極罩幕層130植入N型第一摻雜物以形成第一摻雜區140之步驟後，再透過閘極罩幕層130以非等向性蝕刻方式形成閘極溝槽150於N型磊晶層120內。由於第一摻雜區140之寬度係明顯大於閘極罩幕層130之開口125的寬度，因此，經此非等向性蝕刻步驟後，仍然可以保留部分第一摻雜區142臨接於閘極溝槽150之側壁。又，就一實施例而言，為防止此非等向性蝕刻步驟完全去除第一摻雜區140，可在此蝕刻步驟前先 針對所植入之第一摻雜物施加一熱擴散步驟，以擴大第一摻雜區140之範圍。

接下來，如第2D圖所示，移除位於N型磊晶層120表面之閘極罩幕層130，然後，形成一閘極結構於閘極溝槽150內。此閘極結構包括一覆蓋於閘極溝槽150內側表面之閘極介電層162，以及填入此閘極溝槽150之多晶矽閘極164。本實施例係以一基本之溝槽式閘極結構為例。實則為提升功率半導體結構之效能，閘極結構可具有多種不同變形，例如具有厚度較厚之底部氧化層(bottom oxide)之閘極結構或是具有浮置多晶矽(floating poly)於多晶矽閘極下方之閘極結構。本發明所提供之技術係可應用於各種不同之閘極結構，而均能改善其效能。

然後，如第2E圖所示，以離子植入方式形成一P型本體層170於N型磊晶層120內。接下來，以離子植入方式植入N型之第二摻雜物於P型本體層170，以形成一N型源極摻雜區180於P型本體層170之上部分。其中，P型本體層170之深度係大於部分第一摻雜區142之深度，在部分第一摻雜區142下方係包覆有P型本體層170，而源極摻雜區180之深度係小於部分第一摻雜區142之深度。此離子植入步驟同時會植入P型摻雜物於部分第一摻雜區142內。在本實施例中，植入部分第一摻雜區142內之P型摻雜物的濃度已足以使部分第一摻雜區142之導電型改變為P型。

就一較佳實施例而言，用以形成部分第一摻雜區142之N型第一摻雜物在N型磊晶層120內之熱擴散速度係不大於用以形成源極摻雜區180之N型第二摻雜物在N型磊晶層120內之熱擴散速度。就一較佳實施例而言，此源極植入步驟可選用磷(P)作為第二摻雜物，前述用以形成第一摻雜區140之植入步驟則可選用 砷(As)作為第一摻雜物。前述摻雜物之選擇係針對使用矽作為半導體材料之情形，若是使用三、五族之半導體材料，則需選用二、六族元素作為摻雜物。

接下來，如第2F圖所示，形成一層間介電層185覆蓋多晶矽閘極164與源極摻雜區180，隨後利用微影蝕刻技術在相鄰閘極結構間形成源極接觸窗190，以裸露P型本體層170與源極摻雜區180。接下來，再以離子植入方式形成P型重摻雜區192於源極接觸窗190的底部。最後，如第2G圖所示，形成一源極金屬層195填入源極接觸窗190以電性連接源極摻雜區180。

隨著功率半導體結構之晶胞(unit cell)尺寸的縮小，相鄰二閘極溝槽150的間隔距離也隨之縮短，因此，前述植入源極接觸窗190底部之P型重摻雜區192的範圍就容易延伸至閘極溝槽150側邊，而影響通道的導通情形。透過本發明之製作方法在閘極溝槽150側邊形成部分第一摻雜區142，可防止P型重摻雜區192擴張至閘極溝槽150側邊。因此，特別是在小晶胞尺寸的情況下，部分第一摻雜區142即可能鄰接於P型重摻雜區192以維持通道的導電型。又，此部分第一摻雜區142的存在，亦有利於降低臨界電壓(threshold voltage)，以減少切換耗損。因此，透過本發明之製作方法，即使使用厚度較厚的閘極介電層162，仍然可以維持原本的臨界電壓。而閘極介電層162之厚度提升，亦有助於降低閘汲極電容(Cgd)以減少切換耗損。

形成P型本體層170所植入之摻雜物(請參照第2E圖)也會進入部分第一摻雜區142而影響部分第一摻雜區142之導電型。進一步來說，若是植入部分第一摻雜區142內之P型摻雜物的摻雜濃度大於部分第一摻雜區142原本具有之N型摻雜物的摻雜濃 度，部分第一摻雜區142就會呈現P型導電型。在本實施例中，部分第一摻雜區142於第2B圖之植入步驟中所植入之N型摻雜物的摻雜濃度係小於第2E圖之植入步驟中所植入之P型摻雜物的摻雜濃度，因此，部分第一摻雜區142最終呈現P型導電型。不過，此P型部分第一摻雜區142所具有之P型摻雜的摻雜濃度係低於P型本體層170具有摻雜濃度。

第3圖係本發明一種溝槽式功率半導體結構之製造方法所製造之溝槽式功率半導體結構之另一實施例。相較於第2G圖之溝槽式功率半導體結構，本實施例在對應於第2B圖之植入步驟中，植入濃度較高之N型第一摻雜物，因此，即使再植入P型摻雜物之後，部分第一摻雜區242仍然呈現N型導電型。又，就一較佳實施例而言，部分第一摻雜區242最終具有之摻雜濃度係小於源極摻雜區180之摻雜濃度。

其次，如第2G圖所示，本發明之第一實施例所製造之溝槽式功率半導體結構之第一摻雜區下方係包覆有P型本體層170，不過，本發明並不限於此。第4圖係本發明一種溝槽式功率半導體結構之製造方法之第二實施例。第4圖係承接第2D圖之步驟。此步驟係以離子植入方式形成P型本體層370於N型磊晶層120內。如第4圖所示，本實施例之部分第一摻雜區342係延伸至P型本體層370底部下方，並且，此植入步驟所植入之P型摻雜物的摻雜濃度係大於部分第一摻雜區342原本具有之N型摻雜物的摻雜濃度。因此，位於P型本體層370內之部分第一摻雜區342係呈現輕摻雜P型導電型。此實施例之後續步驟與前述本發明第一實施例大致相同，在此不予贅述。雖然部分第一摻雜區342的底部位置可因應實際需求進行調整。

不過，如第3圖所示，若是部分第一摻雜區242最終呈現N 型導電型，部分第一摻雜區242之底部就需要位於P型本體層170內，並與P型本體層170之底部間隔一預設距離，以確保功率半導體結構之正常運作。

第5A至5D圖係本發明一種溝槽式功率半導體結構之製造方法之一第三實施例。相較於本發明第一實施例中，形成P型本體層170與形成源極摻雜區180之步驟係晚於形成閘極結構之步驟。如第5A與5B圖所示，本實施例先在N型磊晶層420中製作P型本體層470與N型源極摻雜區480，然後才形成閘極罩幕層430於N型磊晶層420上。接下來，再透過閘極罩幕層430以離子植入方式形成第一摻雜區440於P型本體層470內。隨後，如第5C與5D圖所示，再進行後續閘極溝槽450與閘極結構(包含閘極介電層462與多晶矽閘極464)之製造步驟。此溝槽式功率半導體結構之後續製造步驟與前述第一實施例大致相同，在此不予贅述。

其次，在前述第一實施例與第三實施例中，P型本體層170,470與源極摻雜區180,480係由二個接續的製造步驟所製造。不過，本發明並不限於此。第6A至6E圖係本發明一種溝槽式功率半導體結構之製造方法之一第四實施例。在本實施例中，如第6A與6B圖所示，P型本體層570係首先形成於N型磊晶層520內，然後再形成閘極罩幕層530於N型磊晶層520之上表面。接下來，再透過閘極罩幕層530形成第一摻雜區540於P型本體層570內。至於源極摻雜區580，如第6C至6E圖所示，則是在形成閘極溝槽550與閘極結構(包含閘極介電層562與多晶矽閘極564)之製造步驟後，再以離子植入方式形成於P型本體層570內。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此 限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。另外本發明的任一實施例或申請專利範圍不須達成本發明所揭露之全部目的或優點或特點。此外，摘要部分和標題僅是用來輔助專利文件搜尋之用，並非用來限制本發明之權利範圍。

100‧‧‧N型矽基板

120‧‧‧N型磊晶層

142‧‧‧部分第一摻雜區

162‧‧‧閘極介電層

164‧‧‧多晶矽閘極

170‧‧‧P型本體層

180‧‧‧源極摻雜區

185‧‧‧層間介電層

192‧‧‧P型重摻雜區

195‧‧‧源極金屬層

Claims (9)

1. 一種溝槽式功率半導體結構之製造方法，至少包括下列步驟：提供一半導體基材；形成一閘極罩幕層於該半導體基材之上表面，以定義複數個閘極溝槽之位置；透過該閘極罩幕層，植入一具有一第一導電型之第一摻雜物於該半導體基材內，以形成一第一摻雜區，該第一摻雜區之寬度係大於該閘極罩幕層之開口寬度；以非等向性蝕刻方式形成該些閘極溝槽於該半導體基材內，以保留部分該第一摻雜區臨接於該閘極溝槽之側壁；形成一閘極結構於該閘極溝槽內；形成一具有一第二導電型之本體層於該半導體基材內；以及植入具有該第一導電型之第二摻雜物於該本體層，以形成一源極摻雜區於該本體層之上部分；其中，該本體層之深度係不小於該第一摻雜區之深度，該源極摻雜區之深度係小於該第一摻雜區之深度；其中，該第一摻雜區內之該第一摻雜物之摻雜濃度係小於該本體層內具有之該第二導電型之摻雜物之摻雜濃度。
2. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該第一摻雜物在該半導體基材內之熱擴散速度不大於該第二摻雜物在該半導體基材內之熱擴散速度。
3. 如申請專利範圍第2項之溝槽式功率半導體結構之製造方法，其中，該第一摻雜物係砷(As)。
4. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，形成該本體層與形成該源極摻雜區之步驟係晚於形成該閘極結構之步驟。
5. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，形成該本體層與形成該源極摻雜區之步驟係早於形 成該閘極罩幕層之步驟。
6. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，形成該本體層之步驟係早於形成該閘極罩幕層之步驟，形成該源極摻雜區之步驟係晚於形成該閘極溝槽之步驟。
7. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，更包括：形成一接觸窗於相鄰之該閘極結構間，以裸露該本體層與該源極摻雜區；以及形成一具有該第二導電型之重摻雜區於該接觸窗之底部。
8. 如申請專利範圍第7項之溝槽式功率半導體結構之製造方法，其中，該重摻雜區係鄰接於該第一摻雜區。
9. 如申請專利範圍第1項之溝槽式功率半導體結構之製造方法，其中，該第一摻雜區之底部與該本體層之底部間隔一預設距離。