TWI521709B - 半導體結構及積體電路之製造方法 - Google Patents

半導體結構及積體電路之製造方法 Download PDF

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Description

半導體結構及積體電路之製造方法
本發明是有關於一種半導體結構，特別是有關於一種有效保護主動區(active region)之半導體結構及積體電路之製造方法。
積體電路已進展至更小結構尺寸的高階技術，例如32nm、28nm及20nm。在該等高階技術中，可實施新結構或新材料，舉例來說，場效電晶體(FETs)包括三維電晶體，每一電晶體具有一類鰭場效電晶體(FinFET)結構以提升元件效能。以另一例子來看，導入不同半導體材料(例如鍺化矽)以提升元件效能，例如應變效應以增加載子遷移率。以另一例子來看，場效電晶體(FETs)中的閘極堆疊包括作為金屬電極的金屬以及作為閘介電質的高介電常數介電材料。然而，現存的製造方法與結構在元件效能與可靠度方面有不同須關注的問題及相關缺點，例如在積體電路製造過程中，會產生基板表面損傷。而基板表面損傷可能進一步造成高漏失(leakage)使元件效能下降。
因此，開發積體電路的結構及製造方法是有其必要性以解決在提升效能上所關注的問題。
本發明之一實施例提供一種半導體結構，包括：一基板，具有一第一半導體材料層，具有一第一反應性；以及一低反應性蓋層，設置於該基板上，其中該低反應性蓋層具有一第二反應性低於該第一反應性，以及該低反應性蓋層包括矽或鍺化矽Si1-xGex，x低於30%。
在一實施例中，該第一半導體材料層擇自由鍺、鍺化矽、三-五族半導體材料及其組合所組成之族群。
在另一實施例中，該第一半導體材料層直接接觸該低反應性蓋層(low reactivity capping layer)，以及該第一半導體材料層包括鍺化矽Si1-yGey，y高於40%。在另一實施例中，y為50%，x低於20%。
在另一實施例中，該基板包括一類鰭(fin-like)主動區與該低反應性蓋層設置於該類鰭主動區之上表面與側壁上。
在另一實施例中，該半導體結構更包括一閘極堆疊設置於該低反應性蓋層上且部分嵌入該低反應性蓋層。
在另一實施例中，該閘極堆疊包括一閘介電結構設置於該低反應性蓋層上，以及一閘電極設置於該閘介電結構上，該閘介電結構包括一高介電常數介電材料，該閘電極包括一金屬材料。
本發明之另一實施例提供一種半導體結構，包括：一基板；一第一半導體層，設置於該基板上，其中該第一半導體層包括鍺化矽Si1-xGex，x高於40%；以及一第二半導體層，設置於該第一半導體層上，其中該第二半導體層包括矽與鍺化矽Si1-yGey(y低於30%)其中之一。
在一實施例中，該基板為一矽基板。在另一實施例中，x為50%，y低於20%。在另一實施例中，該半導體結構更包括一閘極堆疊設置於該第二半導體層上，其中該閘極堆疊包括一閘介電結構設置於該第二半導體層上，以及一閘電極設置於該閘介電結構上，該閘介電結構包括一高介電常數介電材料，該閘電極包括一金屬材料。
在另一實施例中，該閘介電結構更包括一氧化矽介面層(interfacial layer)設置於該第二半導體層與該高介電常數介電材料之間。
在另一實施例中，該閘極堆疊延伸進入該第二半導體層。在另一實施例中，該第二半導體層包括一第一部分直接為該閘極堆疊所覆蓋，以及一第二部分未為該閘極堆疊所覆蓋，其中該第二半導體層之該第一部分於組成上不同於該第二半導體層之該第二部分。在另一實施例中，該第二半導體層之厚度低於2nm。
本發明之另一實施例提供一種積體電路之製造方法，包括：形成一第一半導體層於一基板上，其中該第一半導體層包括鍺化矽Si1-xGex，x高於40%；以及形成一第二半導體層於該第一半導體層上，其中該第二半導體層包括鍺化矽Si1-yGey，y低於30%。
在一實施例中，該方法更包括沈積一閘極材料層於該第二半導體層上，以及圖案化該閘極材料層以形成一第一閘極堆疊。
在另一實施例中，該方法更包括形成一層間介電 (ILD)層於該第二半導體層上，實施一蝕刻製程與一清洗製程以移除該第一閘極堆疊於該層間介電(ILD)層中形成一溝槽，以及形成一第二閘極堆疊於該溝槽中。
在另一實施例中，於形成該第二閘極堆疊前，該方法更包括蝕刻該溝槽中之該第二半導體層，以及形成一第三半導體層於該溝槽中。
在另一實施例中，形成該第二閘極堆疊包括形成一高介電常數介電材料層，以及形成一金屬層於該高介電常數介電材料層上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100、150‧‧‧半導體結構
110、152‧‧‧基板
112、134‧‧‧半導體層
114‧‧‧低反應性蓋層
116‧‧‧閘極材料層
118、130‧‧‧閘介電材料
120、132‧‧‧閘電極材料
122、128、158‧‧‧閘極堆疊
123‧‧‧閘極間隙壁
124‧‧‧層間介電材料層
126‧‧‧閘極溝槽
154‧‧‧淺溝槽隔離物(STI)結構
156‧‧‧主動區
第1~6圖係根據本發明之一實施例，一種半導體結構於不同製程階段的剖面示意圖。
第7~9圖係根據本發明之另一實施例，一種半導體結構於不同製程階段的剖面示意圖。
第10~11圖係根據本發明之另一實施例，一種半導體結構於不同製程階段的剖面示意圖。
本揭露書提供許多不同實施例以實施本發明之不同技術特徵。元件與排列方式的特定實施例描述如下以簡化本發明，然，其非用以限制本發明之範圍。此外，本揭露書可能 於許多實施例重複使用標號及/或文字。此重複僅為了簡化與清楚化，不代表所討論之不同實施例之間必然有關聯。再者，當述及一第一結構形成於一第二結構上或之上時，包括第一結構與第二結構直接接觸或間隔有一或更多其他結構之情形，使得第一結構與第二結構可能不會直接接觸。
請參閱第1圖，根據本發明的一實施例，揭露一半導體結構100。半導體結構100包括一基板110。在此實施例中，基板110包括鍺(Ge)或化合物半導體，例如鍺化矽(SiGe)、碳化矽、砷化鎵、砷化銦、磷化銦或其他三-五族半導體。基板110可摻雜P-型或N-型摻質。
在一實施例中，基板110包括一第一半導體材料的一半導體層112，例如鍺化矽(SiGe)、鍺(Ge)、三-五族半導體材料，形成於一矽基板或其他適合基板上。在此實施例中，於半導體層112中的第一半導體材料包括Si1-xGex。在此實施例中，參數x大於40%。在一實施例中，半導體層112藉由磊晶成長(epitaxy growth)形成於一結晶基板(crystalline substrate)上，例如一結晶矽基板。
以N-型摻質(例如磷或砷)或P-型摻質(例如硼)摻雜半導體層112。在一實施例中，半導體層112具有一摻質濃度，介於1012cm-3~5×1018cm-3。於不同步驟與技術中，可利用例如離子佈植或擴散的製程進行摻雜。於半導體層112中的第一半導體材料將於後續進一步描述。
在一實施例中，基板110包括複數個隔離物結構，例如淺溝槽隔離物(STI)，以定義不同區域，用來製作影像感測 器、各種電晶體及其他功能結構。可藉由習知適當技術形成淺溝槽隔離物結構。例如，可藉由包括以傳統光微影圖案化半導體層，以電漿蝕刻製程蝕刻半導體層形成不同溝槽，以及藉由化學氣相沈積(CVD)製程以例如氧化矽的介電材料充填溝槽的一連串製程形成淺溝槽隔離物(STI)結構。化學氣相沈積(CVD)製程可使用高密度電漿化學氣相沈積(HDPCVD)，以達成淺溝槽隔離物(STI)結構的較佳平坦表面。在此實施例中，隔離物結構形成於半導體層112中，並可進一步延伸至半導體層112下方的其他半導體層。不同摻雜井，例如n-型井與p-型井，可藉由例如離子佈植(ion implantation)或擴散的適當技術形成於半導體層112中。
半導體結構100包括一第二半導體材料的一低反應性蓋層114，設置於基板110上。在特定實施例中，低反應性蓋層114設置於半導體層112上。第二半導體材料不同於第一半導體材料。特別是，第一半導體材料具有一第一反應性，而第二半導體材料具有一低於第一反應性的第二反應性。材料的反應性定義為材料傾向進行化學反應的速率。在不同實施例中，半導體材料的反應性與其與化學物的化學反應有關，包括於後續蝕刻及清洗製程中所使用的蝕刻化學物與清洗化學物。在蝕刻或清洗製程過程中，第二半導體材料具有較低反應性並損失較少。
可以發現的是，鍺化矽的反應性與組成有關。當鍺在鍺化矽中的含量較低時，反應性下降。因此，對蝕刻的耐性提高。更進一步發現，當鍺濃度約低於20%時，鍺化矽於不 同亁蝕刻製程(例如CF4、HBr或CF2Cl2)中的蝕刻速率大致會下降。亦可發現，當鍺濃度約低於30%時，鍺化矽於不同濕蝕刻製程(例如濕蝕刻劑NH4OH與H2O2)中的蝕刻速率亦大致下降。因此，低反應性蓋層114選擇一組成範圍，使得低反應性蓋層的相對蝕刻耐性在後續蝕刻及清洗製程中大致為高，特別是，為移除偽閘極的蝕刻及清洗製程，此項容後討論。
在此實施例中，於低反應性蓋層114中的第二半導體材料包括Si1-yGey，其中y低於x。在一實施例中，參數y低於30%，參數x高於40%。在另一實施例中，x大約50%，y大約低於20%。在另一實施例中，低反應性蓋層114為一矽層，在此例中，在此例中y為0。
各種半導體元件形成於基板110中，特別是於半導體層112中。在形成元件的過程中，例如場效電晶體(FETs)，進行例如蝕刻、清洗、氧化等不同製程。由於半導體層112中第一半導體材料的高反應性，使得該等例如氧化、蝕刻及清洗的製程操作會產生各種損傷、材料損失及/或表面粗糙，致元件效能及可靠度降低，例如因此可能產生漏電(leakage)問題。
低反應性蓋層114形成於基板110上，由於低反應性蓋層114具有一較低反應性，故作為一保護層，以保護基板110(或此實施例中的半導體層112)免於損傷、材料損失及表面粗糙。
因此，低反應性蓋層114具有足夠厚以有效保護基板110的適當厚度，但不可過厚，否則將使元件效能下降增加製造成本。在此實施例中，低反應性蓋層114的厚度約低於2nm。
以適當技術形成低反應性蓋層114。在一實施例中，藉由可操作調整低反應性蓋層114組成的化學氣相沈積(CVD)製程形成低反應性蓋層114。在此實施例中，化學氣相沈積(CVD)製程操作形成Si1-yGey的低反應性蓋層114，使得y低於30%。在另一實施例中，可藉由其他適當技術形成低反應性蓋層114，例如藉由氫化物氣相磊晶(HVPE)或分子束磊晶(MBE)的磊晶成長。
請參閱第2圖，一閘極材料層116沈積於低反應性蓋層114上。閘極材料層116包括一閘介電材料118設置於低反應性蓋層114上，以及一閘電極材料120於閘介電材料118上。閘介電材料118包括一或多種介電材料。在一實施例中，閘介電材料118可包括一氧化矽層與一於氧化矽層上的高介電常數介電材料層。閘電極材料120包括一或多種導電材料。在一實施例中，閘電極材料120可包括金屬、摻雜多晶矽、矽化物、其他適合導電材料或其組合。
在一實施例中，閘介電材料118包括一高介電常數介電材料。高介電常數介電材料包括一介電常數高於熱氧化矽的介電材料，約3.9。在一實施例中，高介電常數介電材料包括氧化鉿(HfO)。在不同實施例中，高介電常數介電材料包括金屬氧化物、金屬氮化物或其組合。在一實施例中，可藉由化學氣相沈積(CVD)、原子層沈積(ALD)、電漿輔助化學氣相沈積(PECVD)或電漿輔助原子層沈積(PEALD)形成高介電常數介電材料的閘介電材料118。
在另一實施例中，閘介電材料118更包括一介面層 (IL)設置於高介電常數介電材料層與低反應性蓋層114之間。在一實施例中，介面層包括藉由適當技術例如熱氧化法形成的氧化矽。可藉由其他技術例如原子層沈積(ALD)或化學氣相沈積(CVD)形成介面層。在一實施例中，可藉由一濕式製程例如化學氧化法形成介面層。
閘極材料層116可更包括一蓋層設置於閘介電材料118上。蓋層可避免自閘極至閘介電層的金屬擴散及/或包括其中一種為相對應場效電晶體(FET)，例如n-型場效電晶體(nFET)或p-型場效電晶體(pFET)形成一功函數材料(work function material)的材料。
在一實施例中，閘電極材料120包括選擇對於相對應場效電晶體(FET)，例如n-型場效電晶體(nFET)或p-型場效電晶體(pFET)具有適當功函數的金屬材料，亦分別稱為n功函數金屬(或n金屬)或p金屬。可藉由物理氣相沈積(PVD)或其他適當製程沈積金屬材料。閘電極材料可額外地或選擇性地包括多晶矽(或非晶矽)，利用矽烷(SiH4)前驅物或其他矽基(silicon-based)前驅物藉由化學氣相沈積(CVD)而形成。
請參閱第3圖，利用微影及蝕刻圖案化閘極材料層116，以形成一閘極堆疊122。之後，可進行一清洗製程。在一實施例中，圖案化閘介電材料118與閘電極材料120。由於半導體層112為低反應性蓋層114所保護，因此，有關低反應性蓋層114的損傷及其他問題會減少。
首先，一罩幕層形成於閘極材料層116上，並圖案化形成不同開口，以定義閘極材料藉由蝕刻將被移除的區域。 在一實施例中，罩幕層為一硬罩幕，包括一介電材料，例如氮化矽(SiN)、氧化矽(SiO)、氮氧化矽(SiON)或其組合。在一實施例中，藉由化學氣相沈積(CVD)製程或其他適當技術沈積硬罩幕。藉由包括微影製程及蝕刻製程的程序圖案化硬罩幕。在一實施例中，一圖案化光阻層藉由包括光阻塗佈、軟烤、曝光、曝光後烘烤(PEB)、顯影及硬烤的光微影製程形成於硬罩幕上。之後，藉由圖案化光阻層的開口蝕刻硬罩幕，以蝕刻製程形成一圖案化硬罩幕。之後，可利用一適當製程，例如濕剝除或電漿灰化移除圖案化光阻層。在一實施例中，蝕刻製程包括實施一亁(或電漿)蝕刻，以移除圖案化光阻層開口內的硬罩幕。在另一實施例中，蝕刻製程包括實施一濕蝕刻，以移除圖案化光阻層開口內的硬罩幕。在另一實施例中，罩幕層包括一光阻材料，以及一圖案化光阻層直接作為一罩幕層。光阻材料對光敏感對蝕刻有耐性。在此微影製程的實施例中，使用一光罩。光罩包括一具有不同結構的圖案，即為一或多個閘極堆疊定義出不同區域。光罩及其相對應微影製程可使用一適當技術。在一實施例中，光罩為一二元(binary)光罩，包括一透明基板(一實施例中為熔融石英)與一不透明層(一實施例中為鉻)設置於透明基板上。圖案化不透明層，以定義閘極堆疊的區域。在其他實施例中，光罩可包括一相移光罩(PSM)或其他適合光罩。在另一實施例中，微影製程可使用其他適當技術，例如電子束(e-beam)以形成一圖案化光阻層，此例中，光阻材料對電子敏感，可省略光罩，而根據資料庫中所定義圖案將光阻層暴露於一電子束直接書寫型式中。其他可選擇性使用的微影 製程可包括離子微影製程或分子壓印。
之後，實施一蝕刻製程，以選擇性蝕刻罩幕層開口內的閘極材料，形成閘極堆疊122。蝕刻製程可包括亁蝕刻、濕蝕刻或兩者。例如蝕刻製程可包括單一蝕刻步驟(例如乾蝕刻)，圖案化不同閘極材料。在另一實施例中，蝕刻製程可包括伴隨不同蝕刻化學物的多重蝕刻步驟，分別蝕刻閘極材料。值得注意的是，第3圖中僅揭露單一閘極堆疊122，然，可藉由上述操作形成複數個閘極堆疊。在蝕刻製程圖案化閘極堆疊122的過程中，由於低反應性蓋層114的存在有效保護主動區免於被蝕刻，致主動區的材料損失降低甚或消除。
於形成閘極堆疊122後，源極與汲極藉由一或多次p-型摻質(例如硼)或n-型摻質(例如磷)的離子佈植形成於半導體層中。在一實施例中，源極與汲極包括輕摻雜汲極(LDD)結構以及重摻雜源極與汲極(S/D)結構。在一實施例中，藉由一離子佈植形成輕摻雜汲極(LDD)結構。閘極間隙壁(例如第3圖中所顯示的閘極間隙壁123)形成於閘極堆疊122的側壁上。之後，藉由另一離子佈植形成重摻雜源極與汲極(S/D)結構。接著，藉由一熱回火製程進行活化。值得注意的是，源極與汲極形成於閘極堆疊122兩側。
在另一實施例中，閘極堆疊122為一偽閘極堆疊，在一取代閘極(RPG)製程中，以高介電常數介電材料與金屬的閘極堆疊取代之。此例中，偽閘極(dummy gate)可包括氧化矽與多晶矽。取代閘極(RPG)製程容後討論。
請參閱第4圖，一層間介電(ILD)材料層124藉由一 適當技術，例如化學氣相沈積(CVD)沈積於基板上。此例中，層間介電(ILD)材料層124設置於低反應性蓋層114與閘極堆疊122上。可實施一研磨製程，例如化學機械研磨(CMP)以移除閘極堆疊122上的層間介電(ILD)材料層124，使得閘極堆疊122未被覆蓋。化學機械研磨(CMP)製程亦平坦化基板上層間介電(ILD)材料層124的上表面。
請參閱第5圖，藉由一蝕刻製程選擇性移除閘極堆疊122，形成一閘極溝槽126。蝕刻製程可包括乾蝕刻、濕蝕刻或其組合。在一實施例中，一罩幕層作為一蝕刻罩幕，使得閘極堆疊122藉由罩幕層開口選擇性被移除。罩幕層形成於層間介電(ILD)材料層124上，並圖案化形成一開口，此開口處的閘極堆疊122未被覆蓋。此罩幕層在材料及形成方法上均類似用來圖案化閘極材料層116的罩幕層。在一實施例中，罩幕層可為一硬罩幕層，藉由包括沈積、微影製程及蝕刻的程序而形成。在另一實施例中，罩幕層為一圖案化光阻層。在一實施例中，移除部份低反應性蓋層114，於閘極溝槽126中形成低反應性蓋層114凹陷區。
在蝕刻製程移除偽閘極的過程中，於通道區可能產生材料損失、表面粗糙及損傷，導致元件效能降低。藉由設置於半導體層112上的低反應性蓋層114，半導體層112被有效保護且各種對半導體層112的損傷可大致被降低(或消除)。
在一實施例中，閘極取代製程更包括一蝕刻製程後的清洗製程。在不同實施例中，用於清洗製程的溶液包括一胺/過氧化氫/水混合物(SC-1)、一鹽酸/過氧化氫/水混合物 (SC-2)或兩者。
可以發現的是，當半導體層112直接暴露於清洗與蝕刻製程時，清洗製程會導致額外地材料損失、表面粗糙及對半導體層112的損傷，致元件效能降低。再次重申，低反應性蓋層114有效保護半導體層112免於清洗製程所造成的損傷及材料損失。
請參閱第6圖，一閘極堆疊128形成於閘極溝槽126中。藉由包括沈積與研磨(例如化學機械研磨(CMP)移除沈積於層間介電(ILD)材料層124上的多餘閘極材料)的程序形成閘極堆疊128。在一實施例中，低反應性蓋層114於閘極溝槽126中呈凹陷狀，閘極堆疊128延伸並部分嵌入低反應性蓋層114中。
在此實施例中，閘極堆疊128包括高介電常數介電材料與金屬。更進一步，閘極堆疊128包括一閘介電材料130設置於低反應性蓋層114上並位於閘極溝槽126側壁。閘極堆疊128包括一閘電極材料132於閘介電材料130上。閘介電材料130包括高介電常數介電材料。在一實施例中，閘介電材料130包括一氧化矽層的介面層與一於介面層上的高介電常數介電材料層。閘電極材料132包括一或多種導電材料。在一實施例中，閘電極材料132包括金屬及可更包括矽化物或其他適合導電材料。
在一實施例中，可藉由化學氣相沈積(CVD)、原子層沈積(ALD)、電漿輔助化學氣相沈積(PECVD)或電漿輔助原子層沈積(PEALD)沈積高介電常數介電材料的閘介電材料130。在另一實施例中，藉由物理氣相沈積(PVD)或其他適當技 術沈積閘電極材料132。
在閘極-先(gate first)取代閘極(RPG)製程的選擇性實施例中，閘極堆疊122可不被完全取代，例如閘極堆疊122中的閘介電材料未被移除及取代，僅移除及取代閘極堆疊122中的閘電極材料。
提供另一閘極-後(gate last)取代閘極(RPG)製程的實施例(其中閘極堆疊122被取代)，並以第7~9圖說明之。
請參閱第7圖，藉由一蝕刻製程選擇性地移除閘極堆疊122，獲得一閘極溝槽126。蝕刻製程可包括乾蝕刻、濕蝕刻或其組合。在一實施例中，一罩幕層作為一蝕刻罩幕，使得閘極堆疊122藉由罩幕層開口選擇性被移除。罩幕層形成於層間介電(ILD)材料層124上，並圖案化形成一開口，此開口處的閘極堆疊122未被覆蓋。此罩幕層在材料及形成方法上均類似用來圖案化閘極材料層116的罩幕層。在一實施例中，罩幕層可為一硬罩幕層，藉由包括沈積、微影製程及蝕刻的程序而形成。在另一實施例中，罩幕層為一圖案化光阻層。
在此實施例中，藉由蝕刻製程移除部份或全部閘極溝槽126內的低反應性蓋層114，以移除閘極堆疊122。
請參閱第8圖，一半導體層134藉由一適當技術，例如用來形成低反應性蓋層114的技術形成於閘極溝槽126中。半導體層134類似低反應性蓋層114。在此實施例中，半導體層134包括鍺化矽。在此實施例中，半導體層134包括Si1-zGez，其中z低於30%。在另一實施例中，半導體層134在組成上不同於低反應性蓋層114。舉例來說，z大約為30%，y大約 為25%。在一實施例中，半導體層134的厚度與低反應性蓋層114的厚度相同。在另一實施例中，半導體層134具有一適當厚度，使得半導體層134的上表面大致與低反應性蓋層114的上表面共平面。
請參閱第9圖，一閘極堆疊128形成於閘極溝槽126內的半導體層134上。藉由與第6圖相同的程序形成閘極堆疊128。例如藉由包括沈積與化學機械研磨(CMP)的程序形成閘極堆疊128。在此實施例中，閘極堆疊128包括高介電常數介電材料與金屬。更進一步，閘極堆疊128包括一高介電常數介電材料的閘介電材料130設置於半導體層134上並位於閘極溝槽126側壁。閘極堆疊128包括一閘電極材料132於閘介電材料130上。閘介電材料130包括高介電常數介電材料。在一實施例中，閘介電材料130包括一氧化矽層的介面層與一於介面層上的高介電常數介電材料層。
因此，可進一步形成其他電路結構，例如接觸窗。在另一實施例中，基板包括一自基板突出的類鰭(fin-like)主動區。因此，場效電晶體(FET)形成於類鰭主動區上，視為一鰭式場效電晶體(FinFET)。具有一鰭式場效電晶體(FinFET)的相對應半導體結構150以第10~11圖說明之。半導體結構150類似半導體結構100。例如半導體結構150包括低反應性蓋層114，然，低反應性蓋層114形成於類鰭主動區上。類似結構及描述不在此贅述。
特別地，如第10圖所示，半導體結構150包括具有一半導體材料的基板152。在此實施例中，基板152包括矽。半 導體結構150更包括形成於基板152中的淺溝槽隔離物(STI)結構154，並定義出一或多個主動區156。在一實施例中，半導體結構150包括一半導體層112藉由磊晶成長形成於一矽基板或其他適合基板152上。在此實施例中，於移除先前所形成具有利用適當化學機械研磨(CMP)進行平坦化所形成的淺溝槽隔離物(STI)結構154的鰭式場效電晶體(FinFET)結構中的部份矽類鰭結構之後，磊晶成長半導體層112。之後，形成淺溝槽隔離物(STI)凹陷區與閘極堆疊(或偽閘極堆疊)。至此，形成取代閘極(RPG)鰭式場效電晶體(FinFET)結構。藉由圖案化及蝕刻製程，於移除偽多晶矽後，露出類鰭主動區156。
仍請參閱第10圖，低反應性蓋層114形成於半導體層112與類鰭主動區156上。特別是，低反應性蓋層114設置於類鰭主動區156的上表面與側壁上。此低反應性蓋層114在組成及形成方法上類似第1圖的低反應性蓋層114。
請參閱第11圖，一閘極堆疊158形成於類鰭主動區156上。閘極堆疊158設置於類鰭主動區156的上表面與側壁上。在一實施例中，閘極堆疊158在組成及形成方法上類似閘極堆疊122。在另一實施例中，閘極堆疊158在組成及形成方法上類似閘極堆疊128。
其他結構亦可存在，例如形成一多層內連線(MLI)結構與分隔多層內連線(MLI)結構的介電層，並安裝適當連線(connections)以形成設計電路。多層內連線(MLI)結構包括各種接觸窗、接觸孔及金屬導線。在一實施例中，多層內連線(MLI)可包括導電材料，例如鋁、鋁/矽/銅合金、鈦、氮化鈦、鎢、 多晶矽、金屬矽化物或其組合，稱為鋁內連線。可藉由包括物理氣相沈積(或濺鍍)、化學氣相沈積(CVD)或其組合的製程形成鋁內連線。在一選擇性實施例中，可使用一銅多層內連線，其包括銅、銅合金、鈦、氮化鈦、鉭、氮化鉭、鎢、多晶矽、金屬矽化物或其組合。可藉由例如化學氣相沈積(CVD)、濺鍍、電鍍或其他適當製程的技術形成銅多層內連線。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧半導體結構
110‧‧‧基板
112‧‧‧半導體層
114‧‧‧低反應性蓋層
130‧‧‧閘介電材料
132‧‧‧閘電極材料
128‧‧‧閘極堆疊
124‧‧‧層間介電材料層

Claims (7)

  1. 一種半導體結構，包括：一基板，具有一類鰭(fin-like)主動區，以及一第一半導體材料層位於該類鰭主動區上且具有一第一反應性；以及一低反應性蓋層，設置於該基板的該類鰭主動區之上表面與側壁上，其中該低反應性蓋層具有一第二反應性低於該第一反應性，以及該低反應性蓋層包括鍺化矽Si1-xGex，x低於30%。
  2. 如申請專利範圍第1項所述之半導體結構，其中該第一半導體材料層擇自由鍺、鍺化矽、三-五族半導體材料及其組合所組成之族群。
  3. 如申請專利範圍第1項所述之半導體結構，更包括一閘極堆疊設置於該低反應性蓋層上且部分嵌入該低反應性蓋層。
  4. 一種半導體結構，包括：一基板；一第一半導體層，設置於該基板上，其中該第一半導體層包括鍺化矽Si1-xGex，x高於40%；一第二半導體層，設置於該第一半導體層上，其中該第二半導體層包括鍺化矽Si1-yGey(y低於30%)；一第三半導體層，設置於該第一半導體層上且與該第二半導體層相鄰，其中該第三半導體層包括鍺化矽Si1-zGez，且y與z不同；一閘極堆疊，設置於該第三半導體層上並接觸該第三半導體層；以及 一介電材料層，與該閘極堆疊相鄰並設置於該第二半導體材料層上，且該介電材料層接觸該第二半導體層。
  5. 如申請專利範圍第4項所述之半導體結構，其中該閘極堆疊包括一閘介電結構設置於該第三半導體層上，以及一閘電極設置於該閘介電結構上，該閘介電結構包括一高介電常數介電材料，且該閘電極包括一金屬材料。
  6. 一種積體電路之製造方法，包括：形成一第一半導體層於一基板上，其中該第一半導體層包括鍺化矽Si1-xGex，x高於40%；以及形成一第二半導體層於該第一半導體層上，其中該第二半導體層包括鍺化矽Si1-yGey，y低於30%。
  7. 如申請專利範圍第6項所述之積體電路之製造方法，更包括沈積一閘極材料層於該第二半導體層上，以及圖案化該閘極材料層以形成一第一閘極堆疊。
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