TWI520347B - 氧化物半導體薄膜電晶體及其製造方法 - Google Patents

氧化物半導體薄膜電晶體及其製造方法 Download PDF

Info

Publication number
TWI520347B
TWI520347B TW102121756A TW102121756A TWI520347B TW I520347 B TWI520347 B TW I520347B TW 102121756 A TW102121756 A TW 102121756A TW 102121756 A TW102121756 A TW 102121756A TW I520347 B TWI520347 B TW I520347B
Authority
TW
Taiwan
Prior art keywords
drain
source
channel layer
conductor
layer
Prior art date
Application number
TW102121756A
Other languages
English (en)
Other versions
TW201501321A (zh
Inventor
張錫明
Original Assignee
中華映管股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 中華映管股份有限公司 filed Critical 中華映管股份有限公司
Priority to TW102121756A priority Critical patent/TWI520347B/zh
Priority to US13/965,176 priority patent/US9054202B2/en
Publication of TW201501321A publication Critical patent/TW201501321A/zh
Priority to US14/702,772 priority patent/US9142654B2/en
Application granted granted Critical
Publication of TWI520347B publication Critical patent/TWI520347B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/44—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/38 - H01L21/428
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Description

氧化物半導體薄膜電晶體及其製造方法
本發明是有關於一種薄膜電晶體及其製造方法，且特別是有關於一種氧化物半導體薄膜電晶體及其製造方法。
一般而言，組成氧化物半導體薄膜電晶體的多個元件(如閘極、源極、汲極、通道層以及畫素電極等元件)會分別以多道製程來製作。其中，源極與汲極通常以同一道製程製作，而通道層以另一道製程製作，而且此兩道製程的先後順序並不限定。舉例而言，可以先形成源極以及汲極後，接著再形成通道層，其中，在以鍍膜製程形成通道層的材料層時，製程中的環境氣體(如氧氣電漿，oxygen plasma)可能會在源極以及汲極的表面形成一層氧化層。接著，當通道層覆蓋源極以及汲極時，通道層與源極之間以及通道層與汲極之間會存在此氧化層而具有較高的接觸阻抗，因此破壞氧化物半導體薄膜電晶體元件可靠度。
另外一種製造方法是，先形成通道層後，再形成源極以 及汲極。不過，在以蝕刻製程圖案化導電層以形成源極以及汲極時，位於源極以及汲極之間的通道層可能因為蝕刻液的影響而受到損害，因此破壞氧化物半導體薄膜電晶體的元件可靠度。
本發明的氧化物半導體薄膜電晶體包括一源極、一汲極、一通道層、一絕緣層、一第一導體以及一第二導體。通道層設置於源極以及汲極之間且與源極以及汲極彼此分離。絕緣層覆蓋源極、汲極以及通道層。第一導體至少設置於絕緣層的一第一開口中以與源極以及通道層接觸。第二導體至少設置於絕緣層的一第二開口中以與汲極以及通道層接觸。
本發明的氧化物半導體薄膜電晶體的製造方法，包括下列步驟。形成一源極以及一汲極。於源極以及汲極之間形成一通道層，且通道層與源極以及汲極彼此分離。形成一絕緣層，絕緣層覆蓋源極、汲極以及通道層。至少於絕緣層的一第一開口中形成一第一導體，第一導體與源極以及通道層接觸。至少於絕緣層的一第二開口中形成一第二導體，第二導體與汲極以及通道層接觸。
基於上述，本發明之氧化物半導體薄膜電晶體的製造方法，將通道層與源極以及汲極分離設置，第一導體經過絕緣層的第一開口與通道層與源極連接，第二導體經過絕緣層的第二開口與通道層與汲極連接，因此形成元件可靠度高的氧化物半導體薄 膜電晶體。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、100a、100b‧‧‧氧化物半導體薄膜電晶體
102‧‧‧基板
110‧‧‧閘絕緣層
120‧‧‧絕緣層
A-A’‧‧‧剖線
C1‧‧‧第一導體
C2‧‧‧第二導體
CH‧‧‧通道層
D‧‧‧汲極
DL‧‧‧資料線
G‧‧‧閘極
H1‧‧‧第一開口
H2‧‧‧第二開口
H3‧‧‧第三開口
P、P1、P2‧‧‧畫素結構
PE‧‧‧畫素電極
S‧‧‧源極
SL‧‧‧掃描線
圖1A至圖1E為本發明一實施例之氧化物半導體薄膜電晶體的製造流程上視示意圖。
圖2A至圖2E分別為沿圖1A至圖1E之剖線A-A’的剖面示意圖。
圖3為本發明另一實施例之氧化物半導體薄膜電晶體的製造流程上視示意圖。
圖4分別為沿圖3之剖線A-A’的剖面示意圖。
圖5A至圖5B為本發明另一實施例之氧化物半導體薄膜電晶體的製造流程上視示意圖。
圖6A至圖6B分別為沿圖5A至圖5B之剖線A-A’的剖面示意圖。
圖1A至圖1E為本發明一實施例之氧化物半導體薄膜電晶體的製造流程上視示意圖。圖2A至圖2E分別為沿圖1A至圖1E之剖線A-A’的剖面示意圖。須說明的是，圖1A至圖1E之上 視示意圖省略繪示部分膜層以清楚繪示各元件的位置。請參照圖1A以及圖2A，於一基板102上形成一掃描線SL、一閘極G以及一閘絕緣層110。詳言之，可先使用濺鍍製程形成一閘極材料層，之後再以一圖案化製程定義出掃描線SL以及閘極G。圖案化製程例如是一道光罩製程，其包括光阻塗佈(photo resist coat)、曝光(exposure)、顯影(develop)、蝕刻(etch)、剝膜(strip)等步驟。閘極材料層的材料包括鉻(Cr)、鉬(Mo)、鋁(Al)、鈦(Ti)或上述金屬之合金或其他適合的導體材料。閘極材料層也可以是上述金屬或是金屬合金的堆疊層。
接著，於基板102上形成閘絕緣層110。閘絕緣層110覆蓋閘極G以及掃描線SL。閘絕緣110可透過電漿輔助化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)，其材料包括二氧化矽(SiO2)、氧化氮(SiNx)或其他適合的絕緣材料。
請參照圖1B以及圖2B，於基板102上形成一資料線DL、一源極S以及一汲極D。詳言之，可先使用濺鍍製程形成一源極/汲極材料層，之後再以一圖案化製程定義出資料線DL、源極S以及汲極D。圖案化製程例如是一道光罩製程，其包括光阻塗佈、曝光、顯影、蝕刻、剝膜等步驟。源極/汲極材料層的材料包括鉻(Cr)、鉬(Mo)、鋁(Al)、鈦(Ti)或上述金屬之合金或其他適合的導體材料。源極/汲極材料層也可以是上述金屬或是金屬合金的堆疊層。
請參照圖1C以及圖2C，於基板102上於源極S以及汲 極D之間形成通道層CH。詳言之，於基板102上形成一通道材料層，通道材料層至少覆蓋源極S以及汲極D。通道材料層的材料包括半導體材料，如多晶矽或非晶矽。之後再以一圖案化製程定義出通道層CH，通道層CH設置於閘極G上方。圖案化製程例如是一道光罩製程，其包括光阻塗佈、曝光、顯影、蝕刻、剝膜等步驟。通道層CH與源極S分離設置且與汲極D分離設置，因此通道層CH與源極S以及汲極D之間沒有實體上接觸。換言之，通道層CH未覆蓋源極S以及汲極D，因此，通道層與源極S之間不互相重疊，且通道層CH與汲極之間不互相重疊。
在本實施例中，形成通道材料層時的製程氣體可能會於源極S以及汲極D之表面上形成一氧化層。當以上述圖案化製程定義通道層CH時，由於通道層CH與源極S以及汲極D分離設置(即通道層CH未覆蓋源極S以及汲極D)，因此可透過上述圖案化製程一併移除源極S以及汲極D之表面上的氧化層。舉例而言，可透過圖案化製程的蝕刻步驟，使蝕刻液與氧化層進行反應以將氧化層移除。
此外，也可以在形成通道層CH之後，選擇性地進行一表面處理程序將源極S以及汲極D之表面上的氧化層移除。如此一來，可以進一步確定源極S以及汲極D的表面不存在氧化層。表面處理程序例如是濕式蝕刻、乾式蝕刻或其他適合的表面處理程序。
請參照圖1D以及圖2D，於基板102上形成一絕緣層 120。絕緣層120至少覆極源極S、汲極D、通道層CH以及基板102，且通道層CH位於絕緣層120與閘極G之間。詳言之，於基板102上形成一絕緣材料層，其材料包括二氧化矽或其他適合的絕緣材料。絕緣材料層可透過電漿輔助化學氣相沈積(PECVD)或是濺鍍程序形成。之後再以一圖案化製程定義出絕緣層120。圖案化製程例如是一道光罩製程，其包括光阻塗佈、曝光、顯影、蝕刻、剝膜等步驟。
絕緣層120具有彼此分離的一第一開口H1以及一第二開口H2。第一開口H1同時暴露出相鄰的部分源極S以及部分通道層CH。舉例而言，第一開口H1暴露出部分源極S的一頂表面以及部分通道層CH的一頂表面，或者第一開口H1可以僅暴露出源極S的一側壁以及通道層CH的一側壁。
第二開口H2同時暴露出相鄰的部分汲極D以及部分通道層CH。舉例而言，第二開口H2暴露出部分汲極D的一頂表面以及部分通道層CH的一頂表面，或者第二開口H2可以僅暴露出汲極D的一側壁以及通道層CH的一側壁。
請參照圖1E以及圖2E，於基板102上形成一第一導體C1以及一第二導體C2。詳言之，於基板102上形成一導體材料層，其材料包括氧化銦錫、氧化銦鋅或其他適合的導電材料。之後再以一圖案化製程定義出第一導體C1以及第二導體C2。圖案化製程例如是一道光罩製程，其包括光阻塗佈、曝光、顯影、蝕刻、剝膜等步驟。本實施例之第一導體C1與第二導體C2可同時形成。 在其他實施例中，第一導體C1與第二導體C2也可以先後形成，本發明不限定第一導體C1與第二導體C2的形成順序。
第一導體C1至少位於第一開口H1中，且與第一開口H1所暴露出的源極S以及通道層CH耦接。在本實施例中，第一導體C1更延伸位於絕緣層120之表面上。舉例而言，第一導體C1可與源極S以及通道層CH直接接觸而電性連接。如前所述，由於源極S之表面上幾乎沒有氧化層的存在，因此第一導體C1與源極S之間可具有較低的接觸阻抗。
第二導體C2至少位於第二開口H2中，且與第二開口H2所暴露出的汲極D以及通道層CH耦接。如此一來，可大致完成本實施例之氧化物半導體薄膜電晶體100。在本實施例中，第二導體C2更延伸位於第二開口H2以外的區域以作為畫素電極PE。換言之，本實施例是以畫素電極PE作為汲極D與通道層CH之間的連接導體。如此一來，掃描線SL、資料線DL、畫素電極PE與氧化物半導體薄膜電晶體100便可形成一畫素結構P。
第二導體C2可與汲極D以及通道層CH直接接觸而電性連接。如前所述，由於汲極D之表面上幾乎沒有氧化層的存在，因此第二導體C2與汲極D之間可具有較低的接觸阻抗。此外，由於本實施例先製作源極S以及汲極D，再製作通道層CH，因此不會有習知技術中在圖案化源極S以及汲極D時，蝕刻液損害到通道層CH的問題產生。據此，本實施例之氧化物半導體薄膜電晶體100可具有良好的元件可靠度。
此外，本實施例是以第二導體C2同時作為汲極D與通道層CH的連接導體以及畫素結構P的畫素電極PE為例說明。然而，本發明不限於此。在其他實施例中，氧化物半導體薄膜電晶體100a的第二導體C2也可以僅連接汲極D與通道層CH。而且，在形成第一導體C1、第二導體C2時，更形成一畫素電極PE。畫素電極PE與第二導體C2分離，且畫素電極PE透過絕緣層120的一第三開口H3與汲極電性連接，如圖3以及圖4所示。當然，本實施例並不限定第一導體C1、第二導體C2以及畫素電極PE的製作順序。
前述實施例的氧化物半導體薄膜電晶體100以及氧化物半導體薄膜電晶體100a皆以底閘極型氧化物半導體薄膜電晶體(bottom gate type thin film transistor)為例說明。本發明不限於此。圖5A至圖5B為本發明另一實施例之氧化物半導體薄膜電晶體的製造流程上視示意圖。圖6A至圖6B分別為沿圖5A至圖5B之剖線A-A’的剖面示意圖。本實施例的製造流程與前述實施例相似，其相異之處在於：本實施例是在完成第一導體C1以及第二導體C2之後，再形成閘絕緣層110以及閘極G。換言之，本實施例之氧化物半導體薄膜電晶體100b為頂閘極型氧化物半導體薄膜電晶體(top gate type thin film transistor)。
詳言之，進行如圖1B至圖1E及圖2B至圖2E的製造流程後，可形成如圖5A以及圖6A所示的結構。源極S、汲極D以及通道層CH例如是直接設置於基板102上，並且依序完成絕緣層120、第一導體C1以及第二導體C2的製作。
請參照圖5B以及圖6B，於基板102上形成閘絕緣層110。閘絕緣層110覆蓋源極S、汲極D、通道層CH、絕緣層120、第一導體C1以及第二導體C2。閘絕緣層110可透過電漿輔助化學氣相沈積(plasma-enhanced chemical vapor deposition，PECVD)，其材料包括二氧化矽(SiO2)、氧化氮(SiNx)或其他適合的絕緣材料。
接著，於閘絕緣層110上形成掃描線SL以及閘極G。至此，大致完成氧化物半導體薄膜電晶體100b的製作。掃描線SL、資料線DL、氧化物半導體薄膜電晶體100b以及畫素電極PE形成一畫素結構P2。詳言之，可先使用濺鍍製程形成一閘極材料層，之後再以一圖案化製程定義出掃描線SL以及閘極G。圖案化製程例如是一道光罩製程，其包括光阻塗佈、曝光、顯影、蝕刻、剝膜等步驟。閘極材料層的材料包括鉻(Cr)、鉬(Mo)、鋁(Al)、鈦(Ti)或上述金屬之合金或其他適合的導體材料。閘極材料層也可以是上述金屬或是金屬合金的堆疊層。在本實施例中，閘極G實質上設置於通道層CH上方，且閘絕緣層110設置於閘極G與通道層CH之間。
綜上所述，本發明之氧化物半導體薄膜電晶體的製造方法中，形成彼此分離的半導體與源極以及汲極。透過第一導體耦接源極以及通道層，且透過第二導體耦接汲極以及通道層。源極與通道層之間幾乎沒有氧化層存在，且汲極與通道層之間幾乎沒有氧化層的存在，因此氧化物半導體薄膜電晶體可具有良好的元 件可靠度。此外，由於本發明先製作源極以及汲極，再製作通道層，因此不會有習知在圖案化源極以及汲極時，蝕刻液損害到通道層的問題產生。據此，本發明之氧化物半導體薄膜電晶體可具有良好的元件可靠度。
100‧‧‧氧化物半導體薄膜電晶體
102‧‧‧基板
110‧‧‧閘絕緣層
120‧‧‧絕緣層
A-A’‧‧‧剖線
C1‧‧‧第一導體
C2‧‧‧第二導體
CH‧‧‧通道層
D‧‧‧汲極
G‧‧‧閘極
H1‧‧‧第一開口
H2‧‧‧第二開口
PE‧‧‧畫素電極
S‧‧‧源極

Claims (10)

  1. 一種氧化物半導體薄膜電晶體，包括：一源極以及一汲極；一通道層，設置於該源極以及該汲極之間且與該源極以及該汲極彼此分離；一絕緣層，覆蓋該源極、該汲極以及該通道層，該絕緣層具有一第一開口以及一第二開口，該第一開口暴露出部分該源極以及部分該通道層，該第二開口暴露出部分該汲極以及部分該通道層；一第一導體，至少設置於該第一開口中以與該源極以及該通道層耦接；以及一第二導體，至少設置於該第二開口中以與該汲極以及該通道層耦接。
  2. 如申請專利範圍第1項所述的氧化物半導體薄膜電晶體，其中該第一導體與該第二導體屬於同一膜層。
  3. 如申請專利範圍第1項所述的氧化物半導體薄膜電晶體，更包括一閘極，該通道層設置於該閘極上且位於該絕緣層與該閘極之間。
  4. 如申請專利範圍第1項所述的氧化物半導體薄膜電晶體，更包括一閘極，該閘極設置於該通道層上，該絕緣層位於該閘極與該通道層之間。
  5. 一種氧化物半導體薄膜電晶體的製造方法，包括： 形成一源極以及一汲極；於該源極以及該汲極之間形成一通道層，且該通道層與該源極以及該汲極彼此分離；形成一絕緣層，該絕緣層覆蓋該源極、該汲極以及該通道層，該絕緣層具有一第一開口以及一第二開口，該第一開口暴露出部分該源極以及部分該通道層，該第二開口暴露出部分該汲極以及部分該通道層；至少於該第一開口中形成一第一導體，該第一導體與該源極以及該通道層耦接；以及至少於該第二開口中形成一第二導體，該第二導體與該汲極以及該通道層耦接。
  6. 如申請專利範圍第5項所述的氧化物半導體薄膜電晶體的製造方法，其中該第一導體與該第二導體同時形成。
  7. 如申請專利範圍第5項所述的氧化物半導體薄膜電晶體的製造方法，更包括在形成該源極以及該汲極之前，形成一閘極，該通道層設置於該閘極上且位於該絕緣層與該閘極之間。
  8. 如申請專利範圍第5項所述的氧化物半導體薄膜電晶體的製造方法，更包括在形成該第一導體以及該第二導體之後，形成一閘極，該閘極設置於該通道層上，且該絕緣層位於該閘極與該通道層之間。
  9. 如申請專利範圍第5項所述的氧化物半導體薄膜電晶體的製造方法，更包括在形成該通道層之後以及形成該絕緣層之前， 對該源極以及該汲極進行一表面處理程序。
  10. 如申請專利範圍第5項所述的氧化物半導體薄膜電晶體的製造方法，其中該絕緣層更具有一第三開口，該第三開口暴露出該汲極的一部分，且該氧化物半導體薄膜電晶體的製造方法更包括：在形成該絕緣層之後，至少於該第三開口中形成一畫素電極，且該畫素電極與該汲極耦接。
TW102121756A 2013-06-19 2013-06-19 氧化物半導體薄膜電晶體及其製造方法 TWI520347B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102121756A TWI520347B (zh) 2013-06-19 2013-06-19 氧化物半導體薄膜電晶體及其製造方法
US13/965,176 US9054202B2 (en) 2013-06-19 2013-08-12 Oxide semiconductor thin film transistor and manufacturing method thereof
US14/702,772 US9142654B2 (en) 2013-06-19 2015-05-04 Manufacturing method of oxide semiconductor thin film transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102121756A TWI520347B (zh) 2013-06-19 2013-06-19 氧化物半導體薄膜電晶體及其製造方法

Publications (2)

Publication Number Publication Date
TW201501321A TW201501321A (zh) 2015-01-01
TWI520347B true TWI520347B (zh) 2016-02-01

Family

ID=52110161

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102121756A TWI520347B (zh) 2013-06-19 2013-06-19 氧化物半導體薄膜電晶體及其製造方法

Country Status (2)

Country Link
US (2) US9054202B2 (zh)
TW (1) TWI520347B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104716196B (zh) * 2015-03-18 2017-08-08 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板及显示装置
US11908911B2 (en) * 2019-05-16 2024-02-20 Intel Corporation Thin film transistors with raised source and drain contacts and process for forming such

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
TWI423346B (zh) 2010-10-26 2014-01-11 Au Optronics Corp 薄膜電晶體及其製造方法
TWI491050B (zh) 2011-11-25 2015-07-01 Sony Corp 電晶體，顯示器及電子裝置
TWM471031U (zh) * 2013-08-13 2014-01-21 Chunghwa Picture Tubes Ltd 氧化物半導體薄膜電晶體基板

Also Published As

Publication number Publication date
US9054202B2 (en) 2015-06-09
US20150236137A1 (en) 2015-08-20
US20140374739A1 (en) 2014-12-25
US9142654B2 (en) 2015-09-22
TW201501321A (zh) 2015-01-01

Similar Documents

Publication Publication Date Title
US10788907B2 (en) Touch display substrate, fabrication method and touch display device
WO2014127579A1 (zh) 薄膜晶体管阵列基板、制造方法及显示装置
WO2016119324A1 (zh) 阵列基板及其制作方法、显示装置
KR101901045B1 (ko) 박막 트랜지스터 및 그 준비 방법, 어레이 기판, 및 디스플레이 장치
WO2015096314A1 (zh) 阵列基板及其制造方法、显示装置
JP2008010810A (ja) フラットパネルディスプレイに使用される薄膜トランジスタの製造方法
JP2008040502A (ja) 薄膜トランジスタｌｃｄ画素ユニットおよびその製造方法
TWI544633B (zh) 半導體元件及其製作方法
WO2018113214A1 (zh) 薄膜晶体管及其制作方法、显示基板、显示装置
JP2011191764A (ja) 薄膜トランジスタ、その製造方法および薄膜トランジスタを利用した表示基板
JP2015501549A (ja) 薄膜トランジスターアレイ基板
KR102050401B1 (ko) 디스플레이 장치 및 그 제조방법
JP2011070194A (ja) Ｔｆｔ−ｌｃｄアレイ基板及びその製造方法
WO2016026207A1 (zh) 阵列基板及其制作方法和显示装置
WO2018006446A1 (zh) 薄膜晶体管阵列基板及其制造方法
CN109036134A (zh) 柔性显示基板及其制作方法、显示装置
TWI459477B (zh) 畫素結構及其製作方法
TWI520347B (zh) 氧化物半導體薄膜電晶體及其製造方法
WO2019091182A1 (zh) 阵列基板及其制作方法、显示装置
TWI309089B (en) Fabrication method of active device array substrate
CN109037241B (zh) Ltps阵列基板及其制造方法、显示面板
JP2019536284A (ja) アレイ基板及びアレイ基板の製造方法
US9673228B2 (en) Display panel
US7651876B2 (en) Semiconductor structures and method for fabricating the same
CN112335048A (zh) 晶体管阵列

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees