JP2635277B2 - センサユニット制御システム - Google Patents
センサユニット制御システムInfo
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- JP2635277B2 JP2635277B2 JP4322042A JP32204292A JP2635277B2 JP 2635277 B2 JP2635277 B2 JP 2635277B2 JP 4322042 A JP4322042 A JP 4322042A JP 32204292 A JP32204292 A JP 32204292A JP 2635277 B2 JP2635277 B2 JP 2635277B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Description
【０００１】
【産業上の利用分野】この発明はセンサユニットを制御
するシステム、特にセンサユニット内の増幅回路の出力
が、これの電源となる安定化電源回路の電源側(Ｖcc)あ
るいは接地側へ短絡した際の保護に関するものである。
するシステム、特にセンサユニット内の増幅回路の出力
が、これの電源となる安定化電源回路の電源側(Ｖcc)あ
るいは接地側へ短絡した際の保護に関するものである。
【０００２】
【従来の技術】まず、この種の増幅回路が使用されるも
のの一例として、自動車等に搭載されたセンサがある。
図６は自動車の電子制御部の一部を示したブロック図で
ある。マイクロプロセッサ１０１(ＭＰＵ)等を含む制御
ユニット１００(システム側)には、電源線Ｖcc、接地線
ＧＮＤおよび信号線Ｓを介して圧力や温度等を検知する
センサユニット１１０が接続されている。センサユニッ
ト１１０で検知された信号は制御ユニット１００に供給
する際に増幅回路５により増幅されて供給される。この
発明で扱う増幅回路は、例えばこの増幅回路５のように
使用されるものである。補足的に説明しておくと、制御
ユニット１００の安定化電源３からは電源線Ｖccを介し
てセンサユニット１１０およびＭＰＵ１０１に例えば５
Ｖの電圧が供給される。センサユニット１１０で検知さ
れた信号は増幅回路５の出力７から信号線Ｓを介して制
御ユニット１００のＭＰＵ１０１に供給される。この種
の装置において、センサユニット１１０のコネクタ１１
１では信号線Ｓが電源線Ｖccあるいは電源線ＧＮＤに図
６に×印で示すように接触して短絡することがある。Ｍ
ＰＵ１０１はセンサユニット１１０の出力が０.５Ｖ以
下或は４.５Ｖ以上(フェール領域)になった場合にセン
サユニット１１０が故障していると判断するが、センサ
ユニット１１０のコネクタ１１１で上述のような短絡が
発生してもセンサユニット１１０の出力がフェール領域
に入らないため、制御ユニット１００側では検知できな
い場合がある。なお制御ユニット１００中の８は負荷で
ある。
のの一例として、自動車等に搭載されたセンサがある。
図６は自動車の電子制御部の一部を示したブロック図で
ある。マイクロプロセッサ１０１(ＭＰＵ)等を含む制御
ユニット１００(システム側)には、電源線Ｖcc、接地線
ＧＮＤおよび信号線Ｓを介して圧力や温度等を検知する
センサユニット１１０が接続されている。センサユニッ
ト１１０で検知された信号は制御ユニット１００に供給
する際に増幅回路５により増幅されて供給される。この
発明で扱う増幅回路は、例えばこの増幅回路５のように
使用されるものである。補足的に説明しておくと、制御
ユニット１００の安定化電源３からは電源線Ｖccを介し
てセンサユニット１１０およびＭＰＵ１０１に例えば５
Ｖの電圧が供給される。センサユニット１１０で検知さ
れた信号は増幅回路５の出力７から信号線Ｓを介して制
御ユニット１００のＭＰＵ１０１に供給される。この種
の装置において、センサユニット１１０のコネクタ１１
１では信号線Ｓが電源線Ｖccあるいは電源線ＧＮＤに図
６に×印で示すように接触して短絡することがある。Ｍ
ＰＵ１０１はセンサユニット１１０の出力が０.５Ｖ以
下或は４.５Ｖ以上(フェール領域)になった場合にセン
サユニット１１０が故障していると判断するが、センサ
ユニット１１０のコネクタ１１１で上述のような短絡が
発生してもセンサユニット１１０の出力がフェール領域
に入らないため、制御ユニット１００側では検知できな
い場合がある。なお制御ユニット１００中の８は負荷で
ある。
【０００３】図７はこの種の増幅回路を含む回路システ
ムをさらに一般的にブロックで示す図であり、図におい
て、１は電源、２は接地で電源１の負側が接続されてお
り、３は電源１の正側に接続された安定化電源回路、４
は安定化電源回路３の出力で安定化された電源線(以
後、ＶCCと称す)、５は半導体増幅回路(以後、増幅回路
と称す)、６は増幅回路５に入力される入力信号を発生
する入力信号電源、７は増幅回路５の出力端子、８は増
幅回路５の出力端子７とＶCC４との間に接続される負荷
である。９は増幅回路５を構成する演算増幅器、１０は
演算増幅器９の反転入力と入力信号電源６との間に接続
される入力抵抗、１１は演算増幅器９の反転入力と出力
との間に接続される帰還抵抗、１２は演算増幅器９の非
反転入力に接続される基準電源である。
ムをさらに一般的にブロックで示す図であり、図におい
て、１は電源、２は接地で電源１の負側が接続されてお
り、３は電源１の正側に接続された安定化電源回路、４
は安定化電源回路３の出力で安定化された電源線(以
後、ＶCCと称す)、５は半導体増幅回路(以後、増幅回路
と称す)、６は増幅回路５に入力される入力信号を発生
する入力信号電源、７は増幅回路５の出力端子、８は増
幅回路５の出力端子７とＶCC４との間に接続される負荷
である。９は増幅回路５を構成する演算増幅器、１０は
演算増幅器９の反転入力と入力信号電源６との間に接続
される入力抵抗、１１は演算増幅器９の反転入力と出力
との間に接続される帰還抵抗、１２は演算増幅器９の非
反転入力に接続される基準電源である。
【０００４】図８は従来の増幅回路の演算増幅器９の等
価回路であり、１３はベースが演算増幅器９の反転入力
となるＰＮＰトランジスタ、１４はベースが演算増幅器
９の非反転入力となるＰＮＰトランジスタであり、ＰＮ
Ｐトランジスタ１３と１４のエミッタは互いに接続され
ており差動入力ペアを構成している。１５はＰＮＰトラ
ンジスタ１３と１４のエミッタに接続される電流源であ
る。１６はＰＮＰトランジスタ１３のコレクタにコレク
タとベースが接続されるＮＰＮトランジスタ、１７はＰ
ＮＰトランジスタ１４のコレクタにコレクタが接続され
るＮＰＮトランジスタである。ＮＰＮトランジスタ１６
と１７のベースは互いに接続され、更にこれらのトラン
ジスタのエミッタは共に接地２に接続されてカレントミ
ラー回路を構成している。１８はＰＮＰトランジスタ１
４のコレクタとＮＰＮトランジスタ１７のコレクタの接
続点にベースが接続されたＮＰＮトランジスタで、これ
のコレクタはＶCC４に接続されているためエミッタフォ
ロアとなっている。１９はＮＰＮトランジスタ１８のエ
ミッタにベースが接続されたＮＰＮトランジスタで、そ
のエミッタは接地２に接続されているためエミッタ接地
となっている。２０はＮＰＮトランジスタ１９のコレク
タとＶCC４との間に接続される定電流源である。２１は
ＮＰＮトランジスタ１９のコレクタと出力端子７との間
に接続される抵抗である。２２はＮＰＮトランジスタ１
８のベースとＮＰＮトランジスタ１９のコレクタの間に
接続されるコンデンサである。
価回路であり、１３はベースが演算増幅器９の反転入力
となるＰＮＰトランジスタ、１４はベースが演算増幅器
９の非反転入力となるＰＮＰトランジスタであり、ＰＮ
Ｐトランジスタ１３と１４のエミッタは互いに接続され
ており差動入力ペアを構成している。１５はＰＮＰトラ
ンジスタ１３と１４のエミッタに接続される電流源であ
る。１６はＰＮＰトランジスタ１３のコレクタにコレク
タとベースが接続されるＮＰＮトランジスタ、１７はＰ
ＮＰトランジスタ１４のコレクタにコレクタが接続され
るＮＰＮトランジスタである。ＮＰＮトランジスタ１６
と１７のベースは互いに接続され、更にこれらのトラン
ジスタのエミッタは共に接地２に接続されてカレントミ
ラー回路を構成している。１８はＰＮＰトランジスタ１
４のコレクタとＮＰＮトランジスタ１７のコレクタの接
続点にベースが接続されたＮＰＮトランジスタで、これ
のコレクタはＶCC４に接続されているためエミッタフォ
ロアとなっている。１９はＮＰＮトランジスタ１８のエ
ミッタにベースが接続されたＮＰＮトランジスタで、そ
のエミッタは接地２に接続されているためエミッタ接地
となっている。２０はＮＰＮトランジスタ１９のコレク
タとＶCC４との間に接続される定電流源である。２１は
ＮＰＮトランジスタ１９のコレクタと出力端子７との間
に接続される抵抗である。２２はＮＰＮトランジスタ１
８のベースとＮＰＮトランジスタ１９のコレクタの間に
接続されるコンデンサである。
【０００５】次に動作について説明する。入力信号電源
６からの入力信号の電圧をＶI、基準電圧１２の電圧を
ＶR、入力抵抗１０の抵抗値をＲI、帰還抵抗１１の抵抗
値をＲFとすると演算増幅器９の出力電圧ＶOは次式で表
せる。
６からの入力信号の電圧をＶI、基準電圧１２の電圧を
ＶR、入力抵抗１０の抵抗値をＲI、帰還抵抗１１の抵抗
値をＲFとすると演算増幅器９の出力電圧ＶOは次式で表
せる。
【数１】 従って増幅回路５の出力は演算増幅器９の出力に接続さ
れているので、(１)式で表されるＶOとなる。さて、負
荷８のインピーダンスをＺLとすれば演算増幅器９が出
力端子７から吸い込む電流ＩOは
れているので、(１)式で表されるＶOとなる。さて、負
荷８のインピーダンスをＺLとすれば演算増幅器９が出
力端子７から吸い込む電流ＩOは
【数２】 となる。又、ＮＰＮトランジスタ１９のコレクタ電流Ｉ
C19は定電流源２０の電流をＩRとすれば
C19は定電流源２０の電流をＩRとすれば
【数３】 となる。
【０００６】抵抗２１の抵抗値をＲO、ＮＰＮトランジ
スタのコレクタ・エミッタ飽和電圧をＶSとすれば出力
電圧の最小値ＶOLは
スタのコレクタ・エミッタ飽和電圧をＶSとすれば出力
電圧の最小値ＶOLは
【数４】 となる。最小値ＶOLが(４)式で表されるとき、出力端子
７から吸い込む電流ＩOは最大となるためこれをＩO(ma
x)と改め、(４)式を(２)式に代入すると
７から吸い込む電流ＩOは最大となるためこれをＩO(ma
x)と改め、(４)式を(２)式に代入すると
【数５】 となる。(５)式よりＩO(max)をなるべく大きくするため
にはＲOはなるべく小さい方が望ましい。又(４)式より
ＲOがなるべく小さくなる様にすればＶOLも小さくなり
演算増幅器９の出力される範囲(ダイナミックレンジ)が
広がる。例えばＶCC＝５Ｖ、ＶS＝０.３Ｖ、ＩO(max)＝
２ｍＡとしたときＶOL＝０.５ＶであればＲO＝１００Ω
となり又ＺL＝２.２５ｋΩとなる。
にはＲOはなるべく小さい方が望ましい。又(４)式より
ＲOがなるべく小さくなる様にすればＶOLも小さくなり
演算増幅器９の出力される範囲(ダイナミックレンジ)が
広がる。例えばＶCC＝５Ｖ、ＶS＝０.３Ｖ、ＩO(max)＝
２ｍＡとしたときＶOL＝０.５ＶであればＲO＝１００Ω
となり又ＺL＝２.２５ｋΩとなる。
【０００７】さて前述した回路で図７のａの破線で示す
ように出力端子７の部分が、例えばコネクタの不具合等
で接地２側に短絡したとすると、短絡によって接地２に
流れ込む電流ＩSGは
ように出力端子７の部分が、例えばコネクタの不具合等
で接地２側に短絡したとすると、短絡によって接地２に
流れ込む電流ＩSGは
【数６】 となる。従ってＩR＝０.５ｍＡとすればＩSG＝２.７ｍ
Ａであり、特に安定化電源回路３や増幅回路５は破壊す
るといったことは起こらない。
Ａであり、特に安定化電源回路３や増幅回路５は破壊す
るといったことは起こらない。
【０００８】次に図７のｂの破線で示すように出力端子
７の部分がＶcc４側に短絡すると、短絡によって流れる
電流ＩSVは
７の部分がＶcc４側に短絡すると、短絡によって流れる
電流ＩSVは
【数７】 もしくは
【数８】 の何れか小さい方となる。ここでＩ15は定電流源１５の
電流値、β1はＮＰＮトランジスタ１８の直流電流増幅
率、β2はＮＰＮトランジスタ１９の直流電流増幅率で
ある。ここでＶCC＝５Ｖ、ＲO＝１００Ω、Ｉ15＝５μ
Ａ、β1＝β2＝１００とすると(７)式からＩSV＝５０ｍ
Ａとなり又(８)式からはＩSV＝５０ｍＡとなる。従って
ＩSV＝５０ｍＡ(この場合(７)と(８)は同じ値となった
ため)である。従って図７の出力端子７がｂで示すよう
に電源側(Ｖcc４)に短絡した場合は、ａで示す接地２に
短絡した場合と比べて一桁以上大きな電流が流れ増幅回
路５が破壊に至る場合がある。
電流値、β1はＮＰＮトランジスタ１８の直流電流増幅
率、β2はＮＰＮトランジスタ１９の直流電流増幅率で
ある。ここでＶCC＝５Ｖ、ＲO＝１００Ω、Ｉ15＝５μ
Ａ、β1＝β2＝１００とすると(７)式からＩSV＝５０ｍ
Ａとなり又(８)式からはＩSV＝５０ｍＡとなる。従って
ＩSV＝５０ｍＡ(この場合(７)と(８)は同じ値となった
ため)である。従って図７の出力端子７がｂで示すよう
に電源側(Ｖcc４)に短絡した場合は、ａで示す接地２に
短絡した場合と比べて一桁以上大きな電流が流れ増幅回
路５が破壊に至る場合がある。
【０００９】さて安定化電源回路３は自己を保護するた
め出力電流を制限する回路が内蔵されているのが一般的
であり、安定化電源回路３に接続される回路の規模によ
ってその出力制限電流値は変わるが、例えば３０ｍＡと
すれば前述した通り図７のｂが短絡した場合、流れる電
流ＩSVは(７)もしくは(８)式で求まる小さい値の方で決
まるため、この場合(７)式をとり、ＩSV＝Ｖcc／Ｒo＝
３０ｍＡに制限すれば、ＶCC＝３Ｖになる。即ち図７の
ｂが短絡した場合、ＶCCは５Ｖから３Ｖに電圧低下を起
こす。この場合、増幅回路５の出力電圧はＶCCに等しく
３Ｖとなる。この３Ｖという値は通常、増幅回路５が正
常に動作していても出力される値であり、ＶCC４と増幅
回路５の出力端子７が短絡するといった異常事態である
にもかかわらず、一見正常な出力を出している様に見え
てしまい、この出力端子７を使用して制御するシステム
(図示せず)に重大な不具合(帰還をかけている場合は暴
走ということも生じ得る)を引き起こしかねない。一般
にマイコン等で制御する場合、増幅回路５の出力端子７
の電圧がＶCC４の電圧に等しくなることはないから、例
えば４.５Ｖ以上の電圧が出力された場合、この増幅回
路５の出力端子７の出力電圧はエラーとして参照しない
様にする事もできるが、この場合は出力端子７の出力電
圧が３Ｖでありこれも期待できない。
め出力電流を制限する回路が内蔵されているのが一般的
であり、安定化電源回路３に接続される回路の規模によ
ってその出力制限電流値は変わるが、例えば３０ｍＡと
すれば前述した通り図７のｂが短絡した場合、流れる電
流ＩSVは(７)もしくは(８)式で求まる小さい値の方で決
まるため、この場合(７)式をとり、ＩSV＝Ｖcc／Ｒo＝
３０ｍＡに制限すれば、ＶCC＝３Ｖになる。即ち図７の
ｂが短絡した場合、ＶCCは５Ｖから３Ｖに電圧低下を起
こす。この場合、増幅回路５の出力電圧はＶCCに等しく
３Ｖとなる。この３Ｖという値は通常、増幅回路５が正
常に動作していても出力される値であり、ＶCC４と増幅
回路５の出力端子７が短絡するといった異常事態である
にもかかわらず、一見正常な出力を出している様に見え
てしまい、この出力端子７を使用して制御するシステム
(図示せず)に重大な不具合(帰還をかけている場合は暴
走ということも生じ得る)を引き起こしかねない。一般
にマイコン等で制御する場合、増幅回路５の出力端子７
の電圧がＶCC４の電圧に等しくなることはないから、例
えば４.５Ｖ以上の電圧が出力された場合、この増幅回
路５の出力端子７の出力電圧はエラーとして参照しない
様にする事もできるが、この場合は出力端子７の出力電
圧が３Ｖでありこれも期待できない。
【００１０】
【発明が解決しようとする課題】従来の増幅回路は、以
上のように構成されているので、増幅回路の出力が、安
定化電源回路の出力であるところの電源ＶCC側へ短絡し
た場合、過大な電流が流れ増幅回路を破壊に至らしめた
り、安定化電源回路の出力ＶCCの電圧を低下せしめ、増
幅回路の出力に接続されて制御されるシステムに重大な
不具合をもたらす等、信頼性に問題があった。
上のように構成されているので、増幅回路の出力が、安
定化電源回路の出力であるところの電源ＶCC側へ短絡し
た場合、過大な電流が流れ増幅回路を破壊に至らしめた
り、安定化電源回路の出力ＶCCの電圧を低下せしめ、増
幅回路の出力に接続されて制御されるシステムに重大な
不具合をもたらす等、信頼性に問題があった。
【００１１】この発明はかかる問題点を解消するために
なされたもので、増幅回路の出力が増幅回路の電源であ
る安定化電源回路の出力ＶCCと短絡しても、増幅回路自
体を保護し、かつ該増幅回路により制御されるシステム
にも重大な不具合をもたらさない様な増幅回路を含むセ
ンサユニット制御システムを得ることも目的とする。
なされたもので、増幅回路の出力が増幅回路の電源であ
る安定化電源回路の出力ＶCCと短絡しても、増幅回路自
体を保護し、かつ該増幅回路により制御されるシステム
にも重大な不具合をもたらさない様な増幅回路を含むセ
ンサユニット制御システムを得ることも目的とする。
【００１２】
【課題を解決するための手段】上記の目的に鑑み、この
発明は出力部のトランジスタのベース電流を制限し、あ
る一定電流以上流れないようにした増幅回路を備える。
この発明の第１の発明は、検知された信号を増幅して送
出する演算増幅器を設けた増幅回路を含むセンサユニッ
トと、このセンサユニットに電源線、接地線および信号
線を介して接続され、前記信号線を介して送られる前記
増幅回路の出力が所定のフェール領域内にある時に異常
を検知する制御部、および前記電源線および接地線を介
して前記センサユニットに電力供給を行うと共に負荷を
介して前記信号線に接続されている安定化電源回路を含
む制御ユニットと、を備え、前記演算増幅器が、エミッ
タ接地のトランジスタおよびこのトランジスタのコレク
タに接続された増幅回路の出力となり前記信号線に接続
された出力端子を含む出力部と、この出力部のエミッタ
接地のトランジスタを駆動する出力駆動部と、前記出力
部および出力駆動部の少なくとも一方に接続され、前記
出力部のエミッタ接地のトランジスタのコレクタ電流が
所定の電流値を越えないように電流を制限し、前記増幅
回路の出力が前記電源線と短絡された場合に、前記出力
部のエミッタ接地のトランジスタのコレクタ電流が所定
電流値を越えないように電流を制限すると共に、前記安
定化電源回路の出力が所定の電圧に安定に保持されるよ
うにする電流制限部と、前記出力駆動部に出力が接続さ
れた入力部と、を備えたことを特徴とするセンサユニッ
ト制御システムにある。またこの発明の第２の発明は、
前記出力部が、前記エミッタ接地のトランジスタを構成
するエミッタ接地の第１トランジスタ、この第１トラン
ジスタのコレクタに接続された出力端子、前記第１トラ
ンジスタのコレクタと前記電源線の間に接続された第１
定電流源を含み、前記出力駆動部が、第１トランジスタ
と同極性で、ベースが入力部に接続されたエミッタフォ
ロアを構成する第２トランジスタを含み、前記電流制限
部が、第１トランジスタと同極性で、コレクタとベース
を接続しその接続点が第１トランジスのベースおよび第
２トランジスタのエミッタに接続され、エミッタを第１
トランジスタのエミッタに接続し共に接地線に接続した
第３トランジスタ、第１トランジスタと逆極性で、第２
トランジスタのコレ クタにコレクタが接続され、エミッ
タが前記電源線に接続された第４トランジスタ、第４ト
ランジスタと同極性で、ベースとコレクタを接続しその
接続点が第４トランジスタのベースに接続され、エミッ
タが電源線に接続された第５トランジスタ、第５トラン
ジスタのコレクタと接地線との間に接続された第２定電
流源を含む、ことを特徴とする請求項１に記載のセンサ
ユニット制御システムにある。
発明は出力部のトランジスタのベース電流を制限し、あ
る一定電流以上流れないようにした増幅回路を備える。
この発明の第１の発明は、検知された信号を増幅して送
出する演算増幅器を設けた増幅回路を含むセンサユニッ
トと、このセンサユニットに電源線、接地線および信号
線を介して接続され、前記信号線を介して送られる前記
増幅回路の出力が所定のフェール領域内にある時に異常
を検知する制御部、および前記電源線および接地線を介
して前記センサユニットに電力供給を行うと共に負荷を
介して前記信号線に接続されている安定化電源回路を含
む制御ユニットと、を備え、前記演算増幅器が、エミッ
タ接地のトランジスタおよびこのトランジスタのコレク
タに接続された増幅回路の出力となり前記信号線に接続
された出力端子を含む出力部と、この出力部のエミッタ
接地のトランジスタを駆動する出力駆動部と、前記出力
部および出力駆動部の少なくとも一方に接続され、前記
出力部のエミッタ接地のトランジスタのコレクタ電流が
所定の電流値を越えないように電流を制限し、前記増幅
回路の出力が前記電源線と短絡された場合に、前記出力
部のエミッタ接地のトランジスタのコレクタ電流が所定
電流値を越えないように電流を制限すると共に、前記安
定化電源回路の出力が所定の電圧に安定に保持されるよ
うにする電流制限部と、前記出力駆動部に出力が接続さ
れた入力部と、を備えたことを特徴とするセンサユニッ
ト制御システムにある。またこの発明の第２の発明は、
前記出力部が、前記エミッタ接地のトランジスタを構成
するエミッタ接地の第１トランジスタ、この第１トラン
ジスタのコレクタに接続された出力端子、前記第１トラ
ンジスタのコレクタと前記電源線の間に接続された第１
定電流源を含み、前記出力駆動部が、第１トランジスタ
と同極性で、ベースが入力部に接続されたエミッタフォ
ロアを構成する第２トランジスタを含み、前記電流制限
部が、第１トランジスタと同極性で、コレクタとベース
を接続しその接続点が第１トランジスのベースおよび第
２トランジスタのエミッタに接続され、エミッタを第１
トランジスタのエミッタに接続し共に接地線に接続した
第３トランジスタ、第１トランジスタと逆極性で、第２
トランジスタのコレ クタにコレクタが接続され、エミッ
タが前記電源線に接続された第４トランジスタ、第４ト
ランジスタと同極性で、ベースとコレクタを接続しその
接続点が第４トランジスタのベースに接続され、エミッ
タが電源線に接続された第５トランジスタ、第５トラン
ジスタのコレクタと接地線との間に接続された第２定電
流源を含む、ことを特徴とする請求項１に記載のセンサ
ユニット制御システムにある。
【００１３】またこの発明の第３の発明は、前記出力部
とこれの出力端子の間に設けられ、プッシュプル増幅回
路部およびこのプッシュプル増幅回路部に流れる電流を
制限する第２電流制限部を含む出力端子を含む、前記出
力部からの信号が入力される補助出力段をさらに備え、
増幅回路の出力の電源および接地の短絡にそれぞれ対応
したことを特徴とする請求項１に記載のセンサユニット
制御システムにある。 またこの発明の第４の発明は、前
記出力部が、前記エミッタ接地のトランジスタを構成す
るエミッタ接地の第１トランジスタ、前記第１トランジ
スタのコレクタと前記電源線の間に接続された第１定電
流源を含み、前記出力駆動部が、第１トランジスタと同
極性で、ベースが入力部に接続されたエミッタフォロア
を構成する第２トランジスタを含み、前記電流制限部
が、第１トランジスタと同極性で、コレクタとベースを
接続しその接続点が第１トランジスのベースおよび第２
トランジスタのエミッタに接続され、エミッタを第１ト
ランジスタのエミッタに接続し共に接地線に接続した第
３トランジスタ、第１トランジスタと逆極性で、第２ト
ランジスタのコレクタにコレクタが接続され、エミッタ
が前記電源線に接続された第４トランジスタ、第４トラ
ンジスタと同極性で、ベースとコレクタを接続しその接
続点が第４トランジスタのベースに接続され、エミッタ
が電源線に接続された第５トランジスタ、第５トランジ
スタのコレクタと接地線との間に接続された第２定電流
源を含み、前記プッシュプル増幅回路部が、第１トラン
ジスタと同極性で、第１トランジスタのコレクタと第１
定電流源の接続点にベースが接続されコレクタが電源線
に接続された第６トランジスタ、第１トランジスタと逆
極性で、第１トランジスタのコレクタと第１定電流源の
接続点にベースが接続されコレクタが接地線に接続され
た第７トランジスタ、第６トランジスタのエミッタと第
７トランジスタのエミッタの間に互いに直列に接続され
た第１および第２の抵抗からなるプッシュプル増幅回路
部と、第１トランジスタと同極性で、ベースが第６トラ
ンジスタのエミッタと第１抵抗の接続点に接続され、コ
レクタが第１トランジスタのコレクタと第６トランジス
タのベースの接続点に接続された第８トランジスタ、第
１トランジスタと逆極性で、ベースが第７トランジスタ
のエミッタと第２抵抗の接続点に接続され、コレクタが
第１トランジスタのコレクタ と第７トランジスタのベー
スの接続点に接続され、エミッタが第８トランジスタの
エミッタと共に第１および第２抵抗の接続点に接続され
た第９トランジスタからなる第２電流制限部と含み、第
１および第２抵抗の接続点に出力端子が接続されたこと
を特徴とする請求項３に記載のセンサユニット制御シス
テムにある。
とこれの出力端子の間に設けられ、プッシュプル増幅回
路部およびこのプッシュプル増幅回路部に流れる電流を
制限する第２電流制限部を含む出力端子を含む、前記出
力部からの信号が入力される補助出力段をさらに備え、
増幅回路の出力の電源および接地の短絡にそれぞれ対応
したことを特徴とする請求項１に記載のセンサユニット
制御システムにある。 またこの発明の第４の発明は、前
記出力部が、前記エミッタ接地のトランジスタを構成す
るエミッタ接地の第１トランジスタ、前記第１トランジ
スタのコレクタと前記電源線の間に接続された第１定電
流源を含み、前記出力駆動部が、第１トランジスタと同
極性で、ベースが入力部に接続されたエミッタフォロア
を構成する第２トランジスタを含み、前記電流制限部
が、第１トランジスタと同極性で、コレクタとベースを
接続しその接続点が第１トランジスのベースおよび第２
トランジスタのエミッタに接続され、エミッタを第１ト
ランジスタのエミッタに接続し共に接地線に接続した第
３トランジスタ、第１トランジスタと逆極性で、第２ト
ランジスタのコレクタにコレクタが接続され、エミッタ
が前記電源線に接続された第４トランジスタ、第４トラ
ンジスタと同極性で、ベースとコレクタを接続しその接
続点が第４トランジスタのベースに接続され、エミッタ
が電源線に接続された第５トランジスタ、第５トランジ
スタのコレクタと接地線との間に接続された第２定電流
源を含み、前記プッシュプル増幅回路部が、第１トラン
ジスタと同極性で、第１トランジスタのコレクタと第１
定電流源の接続点にベースが接続されコレクタが電源線
に接続された第６トランジスタ、第１トランジスタと逆
極性で、第１トランジスタのコレクタと第１定電流源の
接続点にベースが接続されコレクタが接地線に接続され
た第７トランジスタ、第６トランジスタのエミッタと第
７トランジスタのエミッタの間に互いに直列に接続され
た第１および第２の抵抗からなるプッシュプル増幅回路
部と、第１トランジスタと同極性で、ベースが第６トラ
ンジスタのエミッタと第１抵抗の接続点に接続され、コ
レクタが第１トランジスタのコレクタと第６トランジス
タのベースの接続点に接続された第８トランジスタ、第
１トランジスタと逆極性で、ベースが第７トランジスタ
のエミッタと第２抵抗の接続点に接続され、コレクタが
第１トランジスタのコレクタ と第７トランジスタのベー
スの接続点に接続され、エミッタが第８トランジスタの
エミッタと共に第１および第２抵抗の接続点に接続され
た第９トランジスタからなる第２電流制限部と含み、第
１および第２抵抗の接続点に出力端子が接続されたこと
を特徴とする請求項３に記載のセンサユニット制御シス
テムにある。
【００１４】
【作用】第１および第２の発明の増幅回路では、出力部
のエミッタ接地のトランジスタの電流をこの出力部およ
びこの出力部を駆動させる出力駆動部の少なくともいず
れかに接続された電流制限部で制限するようにしたの
で、出力が電源ＶCCと短絡しても過大な電流が流れるこ
とはなく、出力部のエミッタ接地のトランジスタおよび
安定化電源回路の破壊を防ぎかつ、安定化電源回路の出
力を低下せしめることはないので、他の回路への影響は
ない。
のエミッタ接地のトランジスタの電流をこの出力部およ
びこの出力部を駆動させる出力駆動部の少なくともいず
れかに接続された電流制限部で制限するようにしたの
で、出力が電源ＶCCと短絡しても過大な電流が流れるこ
とはなく、出力部のエミッタ接地のトランジスタおよび
安定化電源回路の破壊を防ぎかつ、安定化電源回路の出
力を低下せしめることはないので、他の回路への影響は
ない。
【００１５】第３および第４の発明の増幅回路では、プ
ッシュプル増幅回路部およびこのプッシュプル増幅回路
部に流れる電流を制限する第２電流制限部、並びにこれ
らにより制御され、増幅回路の出力となる出力端子を含
み、出力部の出力が入力される補助出力段をさらに設け
たことにより、増幅回路の出力が電源Ｖccおよび接地の
いずれに短絡された場合でも、補助出力段および安定化
電源回路の破壊を防ぎかつ、安定化電源回路の出力を低
下せしめることはないので、他の回路への影響はない。
ッシュプル増幅回路部およびこのプッシュプル増幅回路
部に流れる電流を制限する第２電流制限部、並びにこれ
らにより制御され、増幅回路の出力となる出力端子を含
み、出力部の出力が入力される補助出力段をさらに設け
たことにより、増幅回路の出力が電源Ｖccおよび接地の
いずれに短絡された場合でも、補助出力段および安定化
電源回路の破壊を防ぎかつ、安定化電源回路の出力を低
下せしめることはないので、他の回路への影響はない。
【００１６】
【実施例】実施例１． 以下、この発明の第１の発明による増幅回路の一実施例
を図１について説明する。この発明の増幅回路を含む回
路システム全体の構成は図７に示すものと同じである。
図１はこの実施例による図７の演算増幅器９０の回路図
を示す。従来のものと同一もしくは相当する部分は同一
符号で示し説明を省略する。図１において、２３はＮＰ
Ｎトランジスタ１８のエミッタにベースおよびコレクタ
が接続され、エミッタが接地２に接続されたＮＰＮトラ
ンジスタである。２４はＮＰＮトランジスタ１８のコレ
クタにコレクタが接続され、エミッタがＶCC４に接続さ
れたＰＮＰトランジスタ、２５はベースとコレクタがＰ
ＮＰトランジスタ２４のベースに接続され、エミッタが
ＶCC４に接続されたＰＮＰトランジスタである。２６は
ＰＮＰトランジスタ２５のベースおよびコレクタと接地
２の間に接続された定電流源である。なお、ＮＰＮトラ
ンジスタ１９(第１トランジスタ)および定電流源２０
(第１定電流源)が出力部を構成する。ＮＰＮトランジス
タ１８(第２トランジスタ)が出力駆動部を構成する。Ｎ
ＰＮトランジスタ２３(第３トランジスタ)、ＰＮＰトラ
ンジスタ２４(第４トランジスタ)および２５(第５トラ
ンジスタ)、定電流源２６(第２定電流源)が電流制限部
を構成する。ＰＮＰトランジスタ１３および１４、定電
流源１５、ＮＰＮトランジスタ１６および１７が入力部
を構成し、ここでは差動増幅回路を構成している。
を図１について説明する。この発明の増幅回路を含む回
路システム全体の構成は図７に示すものと同じである。
図１はこの実施例による図７の演算増幅器９０の回路図
を示す。従来のものと同一もしくは相当する部分は同一
符号で示し説明を省略する。図１において、２３はＮＰ
Ｎトランジスタ１８のエミッタにベースおよびコレクタ
が接続され、エミッタが接地２に接続されたＮＰＮトラ
ンジスタである。２４はＮＰＮトランジスタ１８のコレ
クタにコレクタが接続され、エミッタがＶCC４に接続さ
れたＰＮＰトランジスタ、２５はベースとコレクタがＰ
ＮＰトランジスタ２４のベースに接続され、エミッタが
ＶCC４に接続されたＰＮＰトランジスタである。２６は
ＰＮＰトランジスタ２５のベースおよびコレクタと接地
２の間に接続された定電流源である。なお、ＮＰＮトラ
ンジスタ１９(第１トランジスタ)および定電流源２０
(第１定電流源)が出力部を構成する。ＮＰＮトランジス
タ１８(第２トランジスタ)が出力駆動部を構成する。Ｎ
ＰＮトランジスタ２３(第３トランジスタ)、ＰＮＰトラ
ンジスタ２４(第４トランジスタ)および２５(第５トラ
ンジスタ)、定電流源２６(第２定電流源)が電流制限部
を構成する。ＰＮＰトランジスタ１３および１４、定電
流源１５、ＮＰＮトランジスタ１６および１７が入力部
を構成し、ここでは差動増幅回路を構成している。
【００１７】次に図に従って動作を説明する。まず正常
に動作している場合、ＮＰＮトランジスタ１９のコレク
タ電流ＩC19は(２)、(３)式より
に動作している場合、ＮＰＮトランジスタ１９のコレク
タ電流ＩC19は(２)、(３)式より
【数９】 となる。ＮＰＮトランジスタ１９とＮＰＮトランジスタ
２３のエミッタ面積が図示のように１：１で等しい場
合、ＮＰＮトランジスタ１９のエミッタ電流ＩE19とＮ
ＰＮトランジスタ２３のエミッタ電流ＩE23は等しい。
従って各々ＮＰＮトランジスタ１９、２３の直流電流増
幅率が十分大きければＮＰＮトランジスタ１９のコレク
タ電流ＩC19とＮＰＮトランジスタ２３のコレクタ電流
ＩC23も等しい。又、ＮＰＮトランジスタ２３のコレク
タ電流ＩC23はＮＰＮトランジスタ１８のコレクタ電流
ＩC18に等しい。
２３のエミッタ面積が図示のように１：１で等しい場
合、ＮＰＮトランジスタ１９のエミッタ電流ＩE19とＮ
ＰＮトランジスタ２３のエミッタ電流ＩE23は等しい。
従って各々ＮＰＮトランジスタ１９、２３の直流電流増
幅率が十分大きければＮＰＮトランジスタ１９のコレク
タ電流ＩC19とＮＰＮトランジスタ２３のコレクタ電流
ＩC23も等しい。又、ＮＰＮトランジスタ２３のコレク
タ電流ＩC23はＮＰＮトランジスタ１８のコレクタ電流
ＩC18に等しい。
【００１８】ここで、ＰＮＰトランジスタ２４のコレク
タ電流ＩC24はＮＰＮトランジスタ１８のコレクタ電流
に等しい。以上の関係を表すと下式の通りとなる。
タ電流ＩC24はＮＰＮトランジスタ１８のコレクタ電流
に等しい。以上の関係を表すと下式の通りとなる。
【数１０】 ここでＰＮＰトランジスタ２４のベース・エミッタ電圧
はＰＮＰトランジスタ２５のベース・エミッタ電圧に等
しいためＰＮＰトランジスタ２４が十分活性領域で動作
していればＰＮＰトランジスタ２４のコレクタ電流Ｉ
C24とＰＮＰトランジスタ２５のコレクタ電流ＩC25は等
しくなるはずであるが、定電流源２６の電流ＩR1を通常
要求されるＮＰＮトランジスタ１９のコレクタ電流Ｉ
C19より十分大きくしておけば、
はＰＮＰトランジスタ２５のベース・エミッタ電圧に等
しいためＰＮＰトランジスタ２４が十分活性領域で動作
していればＰＮＰトランジスタ２４のコレクタ電流Ｉ
C24とＰＮＰトランジスタ２５のコレクタ電流ＩC25は等
しくなるはずであるが、定電流源２６の電流ＩR1を通常
要求されるＮＰＮトランジスタ１９のコレクタ電流Ｉ
C19より十分大きくしておけば、
【数１１】 となる。これはＰＮＰトランジスタ２４が飽和領域で動
作していることを表す。即ちＰＮＰトランジスタ２４は
ＩR1を上限としてＩC19に応じて電流が変化するという
ことになる。
作していることを表す。即ちＰＮＰトランジスタ２４は
ＩR1を上限としてＩC19に応じて電流が変化するという
ことになる。
【００１９】さて、ＶCC４と出力端子７が短絡すると次
の通りとなる。まず、ＰＮＰトランジスタ１３のベース
電位がＰＮＰトランジスタ１４のベース電位より高くな
るため、ＰＮＰトランジスタ１４が飽和し、ＰＮＰトラ
ンジスタ１３が遮断する。従って、定電流源１５の電流
Ｉ 15 は全てＰＮＰトランジスタ１４のエミッタからコレ
クタを通りＮＰＮトランジスタ１８のベースに入力され
る。ＮＰＮトランジスタ１８は飽和するためＮＰＮトラ
ンジスタ１８のコレクタ電流ＩC18は次式となる。
の通りとなる。まず、ＰＮＰトランジスタ１３のベース
電位がＰＮＰトランジスタ１４のベース電位より高くな
るため、ＰＮＰトランジスタ１４が飽和し、ＰＮＰトラ
ンジスタ１３が遮断する。従って、定電流源１５の電流
Ｉ 15 は全てＰＮＰトランジスタ１４のエミッタからコレ
クタを通りＮＰＮトランジスタ１８のベースに入力され
る。ＮＰＮトランジスタ１８は飽和するためＮＰＮトラ
ンジスタ１８のコレクタ電流ＩC18は次式となる。
【数１２】 即ちＮＰＮトランジスタ１８のコレクタ電流ＩC18は定
電流源２６の電流ＩR1で制限される。又、ＮＰＮトラン
ジスタ２３のコレクタ電流ＩC23とＮＰＮトランジスタ
１８のコレクタ電流ＩC18は等しく、かつＮＰＮトラン
ジスタ１９のコレクタ電流ＩC19も等しいため
電流源２６の電流ＩR1で制限される。又、ＮＰＮトラン
ジスタ２３のコレクタ電流ＩC23とＮＰＮトランジスタ
１８のコレクタ電流ＩC18は等しく、かつＮＰＮトラン
ジスタ１９のコレクタ電流ＩC19も等しいため
【数１３】 となる。
【００２０】ＮＰＮトランジスタ１９のコレクタ電流Ｉ
C19は定電流源２６の電流ＩR1で制限されることにな
り、例えばＩR1＝３ｍＡとしておけば、ＩSV＝２.９ｍ
Ａ（但しＩR＝０.１ｍＡ）であるから増幅回路５を破損
に至らしめたり、安定化電源回路３から大きな電流を引
っ張ることもなく、ＶCC４の電圧低下も生じないため、
出力端子７の電圧はＶCC４の電圧(例えば５Ｖ)に固定さ
れてしまうため、出力端子７からの出力を用いたシステ
ムに於いて、異常であることの検知が可能となる。これ
は以下の各実施例でも同様である。
C19は定電流源２６の電流ＩR1で制限されることにな
り、例えばＩR1＝３ｍＡとしておけば、ＩSV＝２.９ｍ
Ａ（但しＩR＝０.１ｍＡ）であるから増幅回路５を破損
に至らしめたり、安定化電源回路３から大きな電流を引
っ張ることもなく、ＶCC４の電圧低下も生じないため、
出力端子７の電圧はＶCC４の電圧(例えば５Ｖ)に固定さ
れてしまうため、出力端子７からの出力を用いたシステ
ムに於いて、異常であることの検知が可能となる。これ
は以下の各実施例でも同様である。
【００２１】すなわち実施例１では、安定化電源回路３
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９と同極性のトランジ
スタ２３のコレクタとベースを接続し、コレクタとベー
スの接続点をエミッタ接地を構成するトランジスタ１９
のベースに接続し、更にエミッタ接地を構成するトラン
ジスタ１９のエミッタおよびコレクタとベースを接続し
たトランジスタ２３のエミッタを接続し、コレクタとベ
ースを接続したトランジスタ２３のコレクタとベースの
接続点にエミッタフォロアを構成するトランジスタ１８
のエミッタを接続し、エミッタフォロアを構成するトラ
ンジスタ１８のコレクタに電流制限回路(２３、２４、
２５、２６)を接続することにより、エミッタ接地を構
成するトランジスタ１９のコレクタ即ち増幅回路の出力
端子７が電源Ｖcc（もしくは接地２）と短絡された場
合、エミッタ接地を構成するトランジスタ１９のコレク
タ電流を、電流制限回路(２３、２４、２５、２６)によ
って電流を所定の電流値以上流さないように制限するこ
とで、エミッタ接地を構成するトランジスタ１９および
安定化電源回路３を破壊に至らしめず、かつ安定化電源
回路３の出力が安定に所定の電圧に保持できる。
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９と同極性のトランジ
スタ２３のコレクタとベースを接続し、コレクタとベー
スの接続点をエミッタ接地を構成するトランジスタ１９
のベースに接続し、更にエミッタ接地を構成するトラン
ジスタ１９のエミッタおよびコレクタとベースを接続し
たトランジスタ２３のエミッタを接続し、コレクタとベ
ースを接続したトランジスタ２３のコレクタとベースの
接続点にエミッタフォロアを構成するトランジスタ１８
のエミッタを接続し、エミッタフォロアを構成するトラ
ンジスタ１８のコレクタに電流制限回路(２３、２４、
２５、２６)を接続することにより、エミッタ接地を構
成するトランジスタ１９のコレクタ即ち増幅回路の出力
端子７が電源Ｖcc（もしくは接地２）と短絡された場
合、エミッタ接地を構成するトランジスタ１９のコレク
タ電流を、電流制限回路(２３、２４、２５、２６)によ
って電流を所定の電流値以上流さないように制限するこ
とで、エミッタ接地を構成するトランジスタ１９および
安定化電源回路３を破壊に至らしめず、かつ安定化電源
回路３の出力が安定に所定の電圧に保持できる。
【００２２】実施例２．図２は第１の発明の別の実施例
による演算増幅器の回路図を示す。実施例１ではＮＰＮ
トランジスタ１９とＮＰＮトランジスタ２３のエミッタ
面積を等しくしているが、この実施例ではＮＰＮトラン
ジスタ１９のエミッタ面積ＳE19とＮＰＮトランジスタ
２３のエミッタ面積ＳE23を
による演算増幅器の回路図を示す。実施例１ではＮＰＮ
トランジスタ１９とＮＰＮトランジスタ２３のエミッタ
面積を等しくしているが、この実施例ではＮＰＮトラン
ジスタ１９のエミッタ面積ＳE19とＮＰＮトランジスタ
２３のエミッタ面積ＳE23を
【数１４】 にしている。このようにすれば(１３)式は次のように書
き改められる。
き改められる。
【数１５】 従って例えばｎ＝１０とし、出力端子７とＶCC４が短絡
したときのＮＰＮトランジスタ１９のコレクタ電流Ｉ
C19＝３ｍＡとすればＩR1＝０.３ｍＡで良いため全体の
回路電流Ｉccを減らすことができる。
したときのＮＰＮトランジスタ１９のコレクタ電流Ｉ
C19＝３ｍＡとすればＩR1＝０.３ｍＡで良いため全体の
回路電流Ｉccを減らすことができる。
【００２３】すなわち実施例２では、安定化電源回路３
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９と同極性でエミッタ
面積がエミッタ接地を構成するトランジスタ１９の１／
ｎのトランジスタ２３のコレクタとベースを接続し、コ
レクタとベースの接続点をエミッタ接地を構成するトラ
ンジスタ１９のベースに接続し、更にエミッタ接地を構
成するトランジスタ１９のエミッタと、コレクタとベー
スを接続したトランジスタ２３のエミッタを接続し、コ
レクタとベースを接続したトランジスタ２３のコレクタ
とベースの接続点にエミッタフォロアを構成するトラン
ジスタ１８のエミッタを接続し、エミッタフォロアを構
成するトランジスタ１８のコレクタに電流制限回路(２
３、２４、２５、２６)を接続することにより、エミッ
タ接地を構成するトランジスタ１９のコレクタ即ち増幅
回路５の出力端子７が電源Ｖcc(もしくは接地２)と短絡
された場合、エミッタ接地を構成するトランジスタ１９
のコレクタ電流を電流制限回路(２３、２４、２５、２
６)によって電流を所定の電流値以上流さないように制
限することで、実施例１の効果に加えて、全体の回路電
流Ｉccを減らすことができる。
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９と同極性でエミッタ
面積がエミッタ接地を構成するトランジスタ１９の１／
ｎのトランジスタ２３のコレクタとベースを接続し、コ
レクタとベースの接続点をエミッタ接地を構成するトラ
ンジスタ１９のベースに接続し、更にエミッタ接地を構
成するトランジスタ１９のエミッタと、コレクタとベー
スを接続したトランジスタ２３のエミッタを接続し、コ
レクタとベースを接続したトランジスタ２３のコレクタ
とベースの接続点にエミッタフォロアを構成するトラン
ジスタ１８のエミッタを接続し、エミッタフォロアを構
成するトランジスタ１８のコレクタに電流制限回路(２
３、２４、２５、２６)を接続することにより、エミッ
タ接地を構成するトランジスタ１９のコレクタ即ち増幅
回路５の出力端子７が電源Ｖcc(もしくは接地２)と短絡
された場合、エミッタ接地を構成するトランジスタ１９
のコレクタ電流を電流制限回路(２３、２４、２５、２
６)によって電流を所定の電流値以上流さないように制
限することで、実施例１の効果に加えて、全体の回路電
流Ｉccを減らすことができる。
【００２４】実施例３．図３は第１の発明のさらに別の
実施例による演算増幅器の回路図を示す。この実施例で
は図２の実施例２の回路に、さらにＮＰＮトランジスタ
２３のエミッタと接地との間に抵抗２７を接続してい
る。出力端子７とＶCC４が短絡した場合、ＮＰＮトラン
ジスタ１９に流れるコレクタ電流ＩC19とＮＰＮトラン
ジスタ２３のコレクタ電流ＩC23は次式の関係がある。
実施例による演算増幅器の回路図を示す。この実施例で
は図２の実施例２の回路に、さらにＮＰＮトランジスタ
２３のエミッタと接地との間に抵抗２７を接続してい
る。出力端子７とＶCC４が短絡した場合、ＮＰＮトラン
ジスタ１９に流れるコレクタ電流ＩC19とＮＰＮトラン
ジスタ２３のコレクタ電流ＩC23は次式の関係がある。
【数１６】 但しｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対
温度、Ｒ27は抵抗２７の抵抗値である。
温度、Ｒ27は抵抗２７の抵抗値である。
【００２５】ＮＰＮトランジスタ１９とＮＰＮトランジ
スタ２３のエミッタ面積比はｎ：１より
スタ２３のエミッタ面積比はｎ：１より
【数１７】 となり(１６)、(１７)式より
【数１８】 となる。従ってＩC23(＝ＩR1)＝０.１ｍＡ、ＩC19＝３
ｍＡ、ｎ＝１０のときＲ27＝２８５Ωとなる。このよう
に抵抗２７をＮＰＮトランジスタ２３のエミッタと接地
との間に挿入することで、さらに全体の回路電流Ｉccを
減らすことができる。なお実際にはＮＰＮトランジスタ
１９のベース電流の影響により抵抗値Ｒ27はもう少し大
きくなる。また抵抗２７は電流制限部に含まれる。
ｍＡ、ｎ＝１０のときＲ27＝２８５Ωとなる。このよう
に抵抗２７をＮＰＮトランジスタ２３のエミッタと接地
との間に挿入することで、さらに全体の回路電流Ｉccを
減らすことができる。なお実際にはＮＰＮトランジスタ
１９のベース電流の影響により抵抗値Ｒ27はもう少し大
きくなる。また抵抗２７は電流制限部に含まれる。
【００２６】すなわち実施例３では、安定化電源回路３
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９と同極性でエミッタ
面積がエミッタ接地を構成するトランジスタ１９の１／
ｎのトランジスタ２３のコレクタとベースを接続し、コ
レクタとベースの接続点をエミッタ接地を構成するトラ
ンジスタ１９のベースに接続し、更にコレクタとベース
を接続したトランジスタ２３のエミッタに抵抗２７の一
方を接続し、この抵抗２７の他方をエミッタ接地を構成
するトランジスタ１９のエミッタと接続し、コレクタと
ベースを接続したトランジスタ２３のコレクタとベース
の接続点にエミッタフォロアを構成するトランジスタ１
８のエミッタを接続し、エミッタフォロアを構成するト
ランジスタ１８のコレクタに電流制限回路(２３、２
４、２５、２６、２７)を接続することにより、エミッ
タ接地を構成するトランジスタ１９のコレクタ即ち増幅
回路５の出力端子７が電源Ｖcc(もしくは接地２)と短絡
された場合、エミッタ接地を構成するトランジスタ１９
のコレクタ電流を電流制限回路(２３、２４、２５、２
６、２７)によって電流を所定の電流値以上流さないよ
うに制限することで、実施例２の効果に加えて、全体の
回路電流Ｉccをさらに減らすことができる。
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９と同極性でエミッタ
面積がエミッタ接地を構成するトランジスタ１９の１／
ｎのトランジスタ２３のコレクタとベースを接続し、コ
レクタとベースの接続点をエミッタ接地を構成するトラ
ンジスタ１９のベースに接続し、更にコレクタとベース
を接続したトランジスタ２３のエミッタに抵抗２７の一
方を接続し、この抵抗２７の他方をエミッタ接地を構成
するトランジスタ１９のエミッタと接続し、コレクタと
ベースを接続したトランジスタ２３のコレクタとベース
の接続点にエミッタフォロアを構成するトランジスタ１
８のエミッタを接続し、エミッタフォロアを構成するト
ランジスタ１８のコレクタに電流制限回路(２３、２
４、２５、２６、２７)を接続することにより、エミッ
タ接地を構成するトランジスタ１９のコレクタ即ち増幅
回路５の出力端子７が電源Ｖcc(もしくは接地２)と短絡
された場合、エミッタ接地を構成するトランジスタ１９
のコレクタ電流を電流制限回路(２３、２４、２５、２
６、２７)によって電流を所定の電流値以上流さないよ
うに制限することで、実施例２の効果に加えて、全体の
回路電流Ｉccをさらに減らすことができる。
【００２７】実施例４．図４は第１の発明のさらに別の
実施例による演算増幅器の回路図を示す。図４の実施例
では、電流制限部が抵抗２８、差動増幅器(第２差動増
幅回路)２９および第２基準電源３０で構成されてい
る。この回路では、ＮＰＮトランジスタ１９のエミッタ
と接地２との間に抵抗２８を接続し、抵抗２８に発生す
る電圧降下を差動増幅器(第２差動増幅回路)２９の反転
入力側に入力し、差動増幅器２９の非反転入力側には第
２基準電源３０を入力する。そして、ＮＰＮトランジス
タ１９を流れる電流が増加し、抵抗２８の電圧降下が第
２基準電源３０の電圧に達すると差動増幅器２９により
ＮＰＮトランジスタ１８のベース電流を制御し、電流を
制限する。例えばＩC19＝３ｍＡ、抵抗２８の抵抗値を
３０Ωとすれば第２基準電源３０の電圧は９０ｍＶにす
れば良い。
実施例による演算増幅器の回路図を示す。図４の実施例
では、電流制限部が抵抗２８、差動増幅器(第２差動増
幅回路)２９および第２基準電源３０で構成されてい
る。この回路では、ＮＰＮトランジスタ１９のエミッタ
と接地２との間に抵抗２８を接続し、抵抗２８に発生す
る電圧降下を差動増幅器(第２差動増幅回路)２９の反転
入力側に入力し、差動増幅器２９の非反転入力側には第
２基準電源３０を入力する。そして、ＮＰＮトランジス
タ１９を流れる電流が増加し、抵抗２８の電圧降下が第
２基準電源３０の電圧に達すると差動増幅器２９により
ＮＰＮトランジスタ１８のベース電流を制御し、電流を
制限する。例えばＩC19＝３ｍＡ、抵抗２８の抵抗値を
３０Ωとすれば第２基準電源３０の電圧は９０ｍＶにす
れば良い。
【００２８】この実施例では、ＮＰＮトランジスタ１９
のエミッタ電流を直接検出してフィードバックする方式
なので、トランジスタの直流電流増幅率のバラツキやア
ーリー効果の影響を受けず、制限電流の精度が高いとい
う特徴がある。一般には、こうした保護や誤動作防止と
いった用途では精度はあまり必要ないが、制限電流の精
度を必要する場合にはより効果的である。
のエミッタ電流を直接検出してフィードバックする方式
なので、トランジスタの直流電流増幅率のバラツキやア
ーリー効果の影響を受けず、制限電流の精度が高いとい
う特徴がある。一般には、こうした保護や誤動作防止と
いった用途では精度はあまり必要ないが、制限電流の精
度を必要する場合にはより効果的である。
【００２９】すなわち実施例４では、安定化電源回路３
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９のエミッタと接地と
の間に抵抗２８を接続し、この抵抗２８とエミッタ接地
を構成するトランジスタ１９のエミッタとの接続点を差
動増幅器２９の一方の入力に接続し、差動増幅器２９の
他方に一定の電圧を発生する第２基準電源３０を接続
し、差動増幅器２９の出力によりエミッタフォロアを構
成するトランジスタ１８のベース電流を制御できるよう
に構成することにより、エミッタ接地を構成するトラン
ジスタ１９のコレクタ即ち増幅回路５の出力端子７が電
源Ｖcc(もしくは接地２)と短絡された場合、エミッタ接
地を構成するトランジスタ１９のコレクタ電流を、抵抗
２８と差動増幅器２９と第２基準電源３０によって電流
を制限することで、実施例１と同様にエミッタ接地を構
成するトランジスタ１９および安定化電源回路３を破壊
に至らしめず、かつ安定化電源回路３の出力を安定に所
定の電圧に保持できる。また、制限電流の精度が高いこ
とがこの実施例の特徴となる。
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をエミッタ接地回路で構成し、エミッ
タ接地を構成するトランジスタ１９のエミッタと接地と
の間に抵抗２８を接続し、この抵抗２８とエミッタ接地
を構成するトランジスタ１９のエミッタとの接続点を差
動増幅器２９の一方の入力に接続し、差動増幅器２９の
他方に一定の電圧を発生する第２基準電源３０を接続
し、差動増幅器２９の出力によりエミッタフォロアを構
成するトランジスタ１８のベース電流を制御できるよう
に構成することにより、エミッタ接地を構成するトラン
ジスタ１９のコレクタ即ち増幅回路５の出力端子７が電
源Ｖcc(もしくは接地２)と短絡された場合、エミッタ接
地を構成するトランジスタ１９のコレクタ電流を、抵抗
２８と差動増幅器２９と第２基準電源３０によって電流
を制限することで、実施例１と同様にエミッタ接地を構
成するトランジスタ１９および安定化電源回路３を破壊
に至らしめず、かつ安定化電源回路３の出力を安定に所
定の電圧に保持できる。また、制限電流の精度が高いこ
とがこの実施例の特徴となる。
【００３０】実施例５． 図５は第２の発明の一実施例による増幅回路の演算増幅
器の回路図を示す。図５の回路構成は、図１の回路にさ
らに、符号３１〜３６で示す部分からなる補助出力段を
追加したものである。この中でＮＰＮトランジスタ３１
(第６トランジスタ)、ＰＮＰトランジスタ３２(第７ト
ランジスタ)および抵抗３３、３４(第１、第２抵抗)は
プッシュプル増幅回路部を構成し、ＮＰＮトランジスタ
３５(第８トランジスタ)およびＰＮＰトランジスタ３６
(第９トランジスタ)が第２電流制限部を構成する。ＮＰ
Ｎトランジスタ１９のコレクタにＮＰＮトランジスタ３
１のベースおよびＰＮＰトランジスタ３２のベースが接
続されている。ＮＰＮトランジスタ３１のコレクタはＶ
CC４、ＰＮＰトランジスタ３２のコレクタは接地２に接
続されている。ＮＰＮトランジスタ３１のエミッタと出
力端子７の間に抵抗３３、ＰＮＰトランジスタ３２と出
力端子７との間に抵抗３４が接続されている。更にＮＰ
Ｎトランジスタ３１のベースにＮＰＮトランジスタ３５
のコレクタが接続され、ＰＮＰトランジスタ３２のベー
スにＰＮＰトランジスタ３６のコレクタが接続され、Ｎ
ＰＮトランジスタ３５のベースはＮＰＮトランジスタ３
１のエミッタに接続され、ＰＮＰトランジスタ３６のベ
ースはＰＮＰトランジスタ３２のエミッタに接続されて
いる。ＮＰＮトランジスタ３５とＰＮＰトランジスタ３
６のエミッタは共に出力端子７に接続されている。
器の回路図を示す。図５の回路構成は、図１の回路にさ
らに、符号３１〜３６で示す部分からなる補助出力段を
追加したものである。この中でＮＰＮトランジスタ３１
(第６トランジスタ)、ＰＮＰトランジスタ３２(第７ト
ランジスタ)および抵抗３３、３４(第１、第２抵抗)は
プッシュプル増幅回路部を構成し、ＮＰＮトランジスタ
３５(第８トランジスタ)およびＰＮＰトランジスタ３６
(第９トランジスタ)が第２電流制限部を構成する。ＮＰ
Ｎトランジスタ１９のコレクタにＮＰＮトランジスタ３
１のベースおよびＰＮＰトランジスタ３２のベースが接
続されている。ＮＰＮトランジスタ３１のコレクタはＶ
CC４、ＰＮＰトランジスタ３２のコレクタは接地２に接
続されている。ＮＰＮトランジスタ３１のエミッタと出
力端子７の間に抵抗３３、ＰＮＰトランジスタ３２と出
力端子７との間に抵抗３４が接続されている。更にＮＰ
Ｎトランジスタ３１のベースにＮＰＮトランジスタ３５
のコレクタが接続され、ＰＮＰトランジスタ３２のベー
スにＰＮＰトランジスタ３６のコレクタが接続され、Ｎ
ＰＮトランジスタ３５のベースはＮＰＮトランジスタ３
１のエミッタに接続され、ＰＮＰトランジスタ３６のベ
ースはＰＮＰトランジスタ３２のエミッタに接続されて
いる。ＮＰＮトランジスタ３５とＰＮＰトランジスタ３
６のエミッタは共に出力端子７に接続されている。
【００３１】これにより、例えば出力端子７が接地２に
短絡した場合は、ＮＰＮトランジスタ３１のコレクタ電
流ＩC31と抵抗３３の抵抗値Ｒ33の積がＮＰＮトランジ
スタ３５のベース・エミッタオン電圧ＶBE35に等しくな
れば、ＮＰＮトランジスタ３１のベース電流がＮＰＮト
ランジスタ３５のコレクタから分流されＮＰＮトランジ
スタ３１のコレクタ電流ＩC31は制限される。
短絡した場合は、ＮＰＮトランジスタ３１のコレクタ電
流ＩC31と抵抗３３の抵抗値Ｒ33の積がＮＰＮトランジ
スタ３５のベース・エミッタオン電圧ＶBE35に等しくな
れば、ＮＰＮトランジスタ３１のベース電流がＮＰＮト
ランジスタ３５のコレクタから分流されＮＰＮトランジ
スタ３１のコレクタ電流ＩC31は制限される。
【数１９】 即ちＶBE35＝０.６５Ｖ、Ｒ33＝２１７Ωのとき、ＮＰ
Ｎトランジスタ３１のコレクタ電流ＩC31は３ｍＡに制
限される。
Ｎトランジスタ３１のコレクタ電流ＩC31は３ｍＡに制
限される。
【００３２】同様に出力端子７がＶCC４に短絡した場合
はＰＮＰトランジスタ３２のコレクタ電流ＩC32は抵抗
３４の抵抗値をＲ34とし、ＰＮＰトランジスタ３６のベ
ース・エミッタオン電圧をＶBE36とすれば
はＰＮＰトランジスタ３２のコレクタ電流ＩC32は抵抗
３４の抵抗値をＲ34とし、ＰＮＰトランジスタ３６のベ
ース・エミッタオン電圧をＶBE36とすれば
【数２０】 の関係がありＶBE36＝０.６５Ｖ、Ｒ34＝２１７Ωのと
きＰＮＰトランジスタ３２のコレクタ電流ＩC32は３ｍ
Ａに制限される。但し、この場合はＮＰＮトランジスタ
１９のコレクタ電流が制限されねばならないから、ＮＰ
Ｎトランジスタ２３、ＰＮＰトランジスタ２４、２５、
定電流源２６からなる電流制限部を用いてＮＰＮトラン
ジスタ１９のコレクタ電流を制限している。
きＰＮＰトランジスタ３２のコレクタ電流ＩC32は３ｍ
Ａに制限される。但し、この場合はＮＰＮトランジスタ
１９のコレクタ電流が制限されねばならないから、ＮＰ
Ｎトランジスタ２３、ＰＮＰトランジスタ２４、２５、
定電流源２６からなる電流制限部を用いてＮＰＮトラン
ジスタ１９のコレクタ電流を制限している。
【００３３】すなわち実施例５では、安定化電源回路３
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をＮＰＮトランジスタ３１とＰＮＰト
ランジスタ３２のエミッタフォロアによるプッシュプル
増幅回路により構成し、ＮＰＮトランジスタ３１のエミ
ッタと出力端子７との間に抵抗３３を接続し、ＰＮＰト
ランジスタ３２のエミッタと出力端子７との間に抵抗３
４を接続し、コレクタをＮＰＮトランジスタ３１のベー
スに、ベースをトランジスタ３１のエミッタに、エミッ
タを出力端子７にそれぞれ接続した電流制限用ＮＰＮト
ランジスタ３５、およびコレクタをＰＮＰトランジスタ
３２のベースに、ベースをトランジスタ３２のエミッタ
に、エミッタを出力端子７にそれぞれ接続した電流制限
用ＰＮＰトランジスタ３６を設け、ＮＰＮトランジスタ
３１とＰＮＰトランジスタ３２のプッシュプル増幅回路
をトランジスタのエミッタ接地回路で駆動し、このエミ
ッタ接地回路を構成するトランジスタ１９のベースに、
トランジスタ１９と同一極性のコレクタとベースを接続
したトランジスタ２３のコレクタとベースの接続点を接
続し、エミッタ接地を構成するトランジスタ１９のエミ
ッタにコレクタとベースを接続したトランジスタ２３の
エミッタを接続し、コレクタとベースを接続したトラン
ジスタ２３のコレクタとベースの接続点にエミッタフォ
ロアを構成するトランジスタ１８のエミッタを接続し、
エミッタフォロアを構成するトランジスタ１８のコレク
タに電流制限回路(２３、２４、２５、２６)を接続する
ことにより、増幅回路５の出力端子７が特に電源Ｖccお
よび接地２のいずれに短絡した場合にも電流制限用ＰＮ
Ｐトランジスタ３６もしくは電流制限用ＮＰＮトランジ
スタ３５によりＮＰＮトランジスタ３１とＰＮＰトラン
ジスタ３２のプッシュプル回路の電流を制限すること
で、ＮＰＮトランジスタ３１とＰＮＰトランジスタ３２
のプッシュプル増幅回路および安定化電源回路３を破壊
に至らしめず、かつ安定化電源回路の出力を安定に所定
の電圧に保持できる。上記実施例１〜４のものも出力が
接地に短絡した場合には特に問題はないが、この実施例
ではこれを積極的に保護しようとするものである。
を電源とする増幅回路５に於いて、増幅回路５の演算増
幅器９０の出力部をＮＰＮトランジスタ３１とＰＮＰト
ランジスタ３２のエミッタフォロアによるプッシュプル
増幅回路により構成し、ＮＰＮトランジスタ３１のエミ
ッタと出力端子７との間に抵抗３３を接続し、ＰＮＰト
ランジスタ３２のエミッタと出力端子７との間に抵抗３
４を接続し、コレクタをＮＰＮトランジスタ３１のベー
スに、ベースをトランジスタ３１のエミッタに、エミッ
タを出力端子７にそれぞれ接続した電流制限用ＮＰＮト
ランジスタ３５、およびコレクタをＰＮＰトランジスタ
３２のベースに、ベースをトランジスタ３２のエミッタ
に、エミッタを出力端子７にそれぞれ接続した電流制限
用ＰＮＰトランジスタ３６を設け、ＮＰＮトランジスタ
３１とＰＮＰトランジスタ３２のプッシュプル増幅回路
をトランジスタのエミッタ接地回路で駆動し、このエミ
ッタ接地回路を構成するトランジスタ１９のベースに、
トランジスタ１９と同一極性のコレクタとベースを接続
したトランジスタ２３のコレクタとベースの接続点を接
続し、エミッタ接地を構成するトランジスタ１９のエミ
ッタにコレクタとベースを接続したトランジスタ２３の
エミッタを接続し、コレクタとベースを接続したトラン
ジスタ２３のコレクタとベースの接続点にエミッタフォ
ロアを構成するトランジスタ１８のエミッタを接続し、
エミッタフォロアを構成するトランジスタ１８のコレク
タに電流制限回路(２３、２４、２５、２６)を接続する
ことにより、増幅回路５の出力端子７が特に電源Ｖccお
よび接地２のいずれに短絡した場合にも電流制限用ＰＮ
Ｐトランジスタ３６もしくは電流制限用ＮＰＮトランジ
スタ３５によりＮＰＮトランジスタ３１とＰＮＰトラン
ジスタ３２のプッシュプル回路の電流を制限すること
で、ＮＰＮトランジスタ３１とＰＮＰトランジスタ３２
のプッシュプル増幅回路および安定化電源回路３を破壊
に至らしめず、かつ安定化電源回路の出力を安定に所定
の電圧に保持できる。上記実施例１〜４のものも出力が
接地に短絡した場合には特に問題はないが、この実施例
ではこれを積極的に保護しようとするものである。
【００３４】なお、上記各実施例では出力部に定電流源
２０を設けたが、これは抵抗でも良い。また、入力部の
差動増幅回路のＰＮＰトランジスタ１３、１４の代わり
にＮＰＮトランジスタをそれぞれ用いて差動増幅回路を
構成しても良い。更に、入力部は差動増幅回路を用いず
とも同様の効果を奏することは言うまでもない。また、
本願の増幅回路は一般には半導体により形成された半導
体増幅回路を対象としているが、これに限定されるもの
ではない。
２０を設けたが、これは抵抗でも良い。また、入力部の
差動増幅回路のＰＮＰトランジスタ１３、１４の代わり
にＮＰＮトランジスタをそれぞれ用いて差動増幅回路を
構成しても良い。更に、入力部は差動増幅回路を用いず
とも同様の効果を奏することは言うまでもない。また、
本願の増幅回路は一般には半導体により形成された半導
体増幅回路を対象としているが、これに限定されるもの
ではない。
【００３５】
【発明の効果】以上のように、この発明の第１および第
２の発明によれば、増幅回路の出力部のトランジスタの
吸い込み電流を制限する電流制限部を設けたことによ
り、増幅回路の出力端子が電源Ｖccと短絡しても、過大
な電流が流れず、増幅回路や、増幅回路の電源である安
定化電源回路を破壊に至らしめることなく、かつ安定化
電源回路の出力電圧を低下せしめる事はなく、またこの
短絡故障による異常は増幅回路の出力を使うシステム側
で判別ができるため、信頼性の高い増幅回路を備えたセ
ンサユニット制御システムを提供できる効果が得られ
る。また、この発明の第３および第４の発明によれば、
上記回路に、さらにプッシュプル増幅回路部およびこの
回路の電流を制限する第２電流制限部からなる補助出力
段を設けたことにより、増幅回路の出力端子が電源Ｖcc
および接地のいずれと短絡した場合にも、過大な電流が
流れず、極めて信頼性の高い増幅回路を備えたセンサユ
ニット制御システムを供給できる効果が得られる。
２の発明によれば、増幅回路の出力部のトランジスタの
吸い込み電流を制限する電流制限部を設けたことによ
り、増幅回路の出力端子が電源Ｖccと短絡しても、過大
な電流が流れず、増幅回路や、増幅回路の電源である安
定化電源回路を破壊に至らしめることなく、かつ安定化
電源回路の出力電圧を低下せしめる事はなく、またこの
短絡故障による異常は増幅回路の出力を使うシステム側
で判別ができるため、信頼性の高い増幅回路を備えたセ
ンサユニット制御システムを提供できる効果が得られ
る。また、この発明の第３および第４の発明によれば、
上記回路に、さらにプッシュプル増幅回路部およびこの
回路の電流を制限する第２電流制限部からなる補助出力
段を設けたことにより、増幅回路の出力端子が電源Ｖcc
および接地のいずれと短絡した場合にも、過大な電流が
流れず、極めて信頼性の高い増幅回路を備えたセンサユ
ニット制御システムを供給できる効果が得られる。
【図１】この発明の第１の発明の一実施例による増幅回
路の演算増幅器の回路図である。
路の演算増幅器の回路図である。
【図２】この発明の第１の発明の他の実施例による増幅
回路の演算増幅器の回路図である。
回路の演算増幅器の回路図である。
【図３】この発明の第１の発明の別の実施例による増幅
回路の演算増幅器の回路図である。
回路の演算増幅器の回路図である。
【図４】この発明の第１の発明のさらに別の実施例によ
る増幅回路の演算増幅器の回路図である。
る増幅回路の演算増幅器の回路図である。
【図５】この発明の第２の発明の一実施例による増幅回
路の演算増幅器の回路図である。
路の演算増幅器の回路図である。
【図６】この種の増幅回路を含むシステムの一例を示す
ブロック図である。
ブロック図である。
【図７】この種の増幅回路を含む回路システムの構成を
より一般的に示すブロック図である。
より一般的に示すブロック図である。
【図８】従来の増幅回路の演算増幅器の回路図である。
２ 接地 ３ 安定化電源回路 ４ 電源線(Ｖcc) ７ 出力端子 １８ ＮＰＮトランジスタ １９ ＮＰＮトランジスタ ２０ 定電流源 ２３ ＮＰＮトランジスタ ２４ ＰＮＰトランジスタ ２５ ＰＮＰトランジスタ ２６ 定電流源 ２７ 抵抗 ２８ 抵抗 ２９ 差動増幅器 ３０ 第２基準電源 ３１ ＮＰＮトランジスタ ３２ ＰＮＰトランジスタ ３３ 抵抗 ３４ 抵抗 ３５ ＮＰＮトランジスタ ３６ ＰＮＰトランジスタ
Claims (4)
- 【請求項１】 検知された信号を増幅して送出する演算
増幅器を設けた増幅回路を含むセンサユニットと、 このセンサユニットに電源線、接地線および信号線を介
して接続され、前記信号線を介して送られる前記増幅回
路の出力が所定のフェール領域内にある時に異常を検知
する制御部、および前記電源線および接地線を介して前
記センサユニットに電力供給を行うと共に負荷を介して
前記信号線に接続されている安定化電源回路を含む制御
ユニットと、 を備え 、前記演算増幅器が、 エミッタ接地のトランジスタおよびこのトランジスタの
コレクタに接続された増幅回路の出力となり前記信号線
に接続された出力端子を含む出力部と、 この出力部のエミッタ接地のトランジスタを駆動する出
力駆動部と、 前記出力部および出力駆動部の少なくとも一方に接続さ
れ、前記出力部のエミッタ接地のトランジスタのコレク
タ電流が所定の電流値を越えないように電流を制限し、
前記増幅回路の出力が前記電源線と短絡された場合に、
前記出力部のエミッタ接地のトランジスタのコレクタ電
流が所定電流値を越えないように電流を制限すると共
に、前記安定化電源回路の出力が所定の電圧に安定に保
持されるようにする電流制限部と、 前記出力駆動部に出力が接続された入力部と、 を備えたことを特徴とするセンサユニット制御システ
ム。 - 【請求項２】 前記出力部が、前記エミッタ接地のトラ
ンジスタを構成するエミッタ接地の第１トランジスタ、
この第１トランジスタのコレクタに接続された出力端
子、前記第１トランジスタのコレクタと前記電源線の間
に接続された第１定電流源を含み、 前記出力駆動部が、第１トランジスタと同極性で、ベー
スが入力部に接続されたエミッタフォロアを構成する第
２トランジスタを含み、 前記電流制限部が、第１トランジスタと同極性で、コレ
クタとベースを接続しその接続点が第１トランジスのベ
ースおよび第２トランジスタのエミッタに接続され、エ
ミッタを第１トランジスタのエミッタに接続し共に接地
線に接続した第 ３トランジスタ、第１トランジスタと逆
極性で、第２トランジスタのコレクタにコレクタが接続
され、エミッタが前記電源線に接続された第４トランジ
スタ、第４トランジスタと同極性で、ベースとコレクタ
を接続しその接続点が第４トランジスタのベースに接続
され、エミッタが電源線に接続された第５トランジス
タ、第５トランジスタのコレクタと接地線との間に接続
された第２定電流源を含む、 ことを特徴とする請求項１に記載のセンサユニット制御
システム。 - 【請求項３】 前記出力部とこれの出力端子の間に設け
られ、プッシュプル増幅回路部およびこのプッシュプル
増幅回路部に流れる電流を制限する第２電流制限部を含
む出力端子を含む、前記出力部からの信号が入力される
補助出力段をさらに備え、増幅回路の出力の電源および
接地の短絡にそれぞれ対応したことを特徴とする請求項
１に記載のセンサユニット制御システム。 - 【請求項４】 前記出力部が、前記エミッタ接地のトラ
ンジスタを構成するエミッタ接地の第１トランジスタ、
前記第１トランジスタのコレクタと前記電源線の間に接
続された第１定電流源を含み、 前記出力駆動部が、第１トランジスタと同極性で、ベー
スが入力部に接続されたエミッタフォロアを構成する第
２トランジスタを含み、 前記電流制限部が、第１トランジスタと同極性で、コレ
クタとベースを接続しその接続点が第１トランジスのベ
ースおよび第２トランジスタのエミッタに接続され、エ
ミッタを第１トランジスタのエミッタに接続し共に接地
線に接続した第３トランジスタ、第１トランジスタと逆
極性で、第２トランジスタのコレクタにコレクタが接続
され、エミッタが前記電源線に接続された第４トランジ
スタ、第４トランジスタと同極性で、ベースとコレクタ
を接続しその接続点が第４トランジスタのベースに接続
され、エミッタが電源線に接続された第５トランジス
タ、第５トランジスタのコレクタと接地線との間に接続
された第２定電流源を含み、 前記プッシュプル増幅回路
部が、第１トランジスタと同極性で、第１トランジスタ
のコレクタと第１定電流源の接続点にベースが接続され
コレクタが電源線に接続された第６トランジスタ、第１
トランジスタと逆極性で、第１トランジスタのコレクタ
と第１定電流源の接続点にベースが接続されコレクタが
接地線に接続された第７トランジスタ、第６トランジス
タのエミッタと第７トランジスタのエ ミッタの間に互い
に直列に接続された第１および第２の抵抗からなるプッ
シュプル増幅回路部と、第１トランジスタと同極性で、
ベースが第６トランジスタのエミッタと第１抵抗の接続
点に接続され、コレクタが第１トランジスタのコレクタ
と第６トランジスタのベースの接続点に接続された第８
トランジスタ、第１トランジスタと逆極性で、ベースが
第７トランジスタのエミッタと第２抵抗の接続点に接続
され、コレクタが第１トランジスタのコレクタと第７ト
ランジスタのベースの接続点に接続され、エミッタが第
８トランジスタのエミッタと共に第１および第２抵抗の
接続点に接続された第９トランジスタからなる第２電流
制限部と含み、 第１および第２抵抗の接続点に出力端子が接続されたこ
とを特徴とする請求項３に記載のセンサユニット制御シ
ステム。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322042A JP2635277B2 (ja) | 1992-12-01 | 1992-12-01 | センサユニット制御システム |
| US08/159,365 US5384549A (en) | 1992-12-01 | 1993-11-30 | Amplifier incorporating current-limiting protection of output transistor |
| DE4340721A DE4340721C2 (de) | 1992-12-01 | 1993-11-30 | Verstärkerschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4322042A JP2635277B2 (ja) | 1992-12-01 | 1992-12-01 | センサユニット制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177660A JPH06177660A (ja) | 1994-06-24 |
| JP2635277B2 true JP2635277B2 (ja) | 1997-07-30 |
Family
ID=18139276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4322042A Expired - Fee Related JP2635277B2 (ja) | 1992-12-01 | 1992-12-01 | センサユニット制御システム |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5384549A (ja) |
| JP (1) | JP2635277B2 (ja) |
| DE (1) | DE4340721C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19540858C2 (de) * | 1995-11-03 | 1999-09-09 | Knorr Bremse Systeme | Analoge Sensoreinrichtung für Kraftfahrzeugbremsen |
| FR2741212B1 (fr) * | 1995-11-14 | 1998-01-30 | Sgs Thomson Microelectronics | Dispositif de limitation du courant de sortie d'un amplificateur operationnel |
| JP3335516B2 (ja) * | 1995-12-19 | 2002-10-21 | 三菱電機株式会社 | 半導体センサ |
| US5736902A (en) * | 1996-07-19 | 1998-04-07 | Maxim Integrated Products, Inc. | High-gain common-emitter output stage |
| US5907262A (en) * | 1996-11-18 | 1999-05-25 | Maxim Integrated Products, Inc. | Folded-cascode amplifier stage |
| DE19707708C2 (de) * | 1997-02-26 | 2002-01-10 | Infineon Technologies Ag | Strombegrenzungsschaltung |
| US6054845A (en) * | 1998-01-29 | 2000-04-25 | Siemens Aktiengesellschaft | Current limiting circuit |
| FR2762726B1 (fr) * | 1997-04-29 | 2000-02-25 | Sgs Thomson Microelectronics | Etage de sortie d'amplificateur a protection contre les courts-circuits |
| US7164320B2 (en) * | 2004-12-10 | 2007-01-16 | Sigmatel, Inc. | Current threshold circuit |
| US7449337B2 (en) * | 2007-01-24 | 2008-11-11 | Idexx Laboratories, Inc. | Lytic reagent and method for leukocytes differential in whole blood |
| US8154346B2 (en) * | 2009-11-06 | 2012-04-10 | IML International Ltd | Short circuits and power limit protection circuits |
| JP5883706B2 (ja) | 2012-03-30 | 2016-03-15 | 株式会社ショーワ | 相対角度検出装置および電動パワーステアリング装置 |
| US9054527B1 (en) | 2013-03-14 | 2015-06-09 | Iml International | Short circuits and power limit protection circuits |
| US10942535B2 (en) | 2019-07-25 | 2021-03-09 | Nxp Usa, Inc. | Operational amplifier with current limiting circuitry |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3536958A (en) * | 1967-12-05 | 1970-10-27 | Rca Corp | Amplifier protection circuit |
| DE1941694B2 (de) * | 1969-08-16 | 1972-07-27 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Ueberlastungsschutz fuer die beiden transistoren einer im b-betrieb arbeitenden, eisenlosen gegentakt-endstufe eines niederfrequenzverstaerkers |
| US4232273A (en) * | 1979-01-29 | 1980-11-04 | Rca Corporation | PNP Output short circuit protection |
| JPS58196704A (ja) * | 1982-05-11 | 1983-11-16 | Nippon Gakki Seizo Kk | 電力増幅器の出力制限回路 |
| DE3238880A1 (de) * | 1982-10-21 | 1984-04-26 | Robert Bosch Gmbh, 7000 Stuttgart | Schaltungsanordnung |
| US5010303A (en) * | 1989-12-08 | 1991-04-23 | Motorola, Inc. | Balanced integrated circuit differential amplifier |
| JPH04282907A (ja) * | 1991-03-12 | 1992-10-08 | Matsushita Electric Ind Co Ltd | 電流制限回路 |
| JPH0662709A (ja) * | 1992-08-21 | 1994-03-08 | Araki Katsuhiko | 網にロ−プを取付けるための糸の結束方法およびその装 置 |
-
1992
- 1992-12-01 JP JP4322042A patent/JP2635277B2/ja not_active Expired - Fee Related
-
1993
- 1993-11-30 US US08/159,365 patent/US5384549A/en not_active Expired - Lifetime
- 1993-11-30 DE DE4340721A patent/DE4340721C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5384549A (en) | 1995-01-24 |
| JPH06177660A (ja) | 1994-06-24 |
| DE4340721C2 (de) | 1996-02-01 |
| DE4340721A1 (de) | 1994-06-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080425 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090425 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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