TWI518498B - 用於針對低電源狀態之能源效率及包含進入與退出潛時降低之能源節約的方法及系統 - Google Patents

用於針對低電源狀態之能源效率及包含進入與退出潛時降低之能源節約的方法及系統 Download PDF

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Description

用於針對低電源狀態之能源效率及包含進入與退出潛時降低之能源節約的方法及系統 發明領域
本揭露有與包含低能量狀態的進入與退出潛時降低以減少電力消耗的能源節約方法與系統有關。
發明背景
電腦系統和處理器的電源管理技術技術典型地使用睡眠狀態。舉例而言，當處理器是閒置時節省能量，處理器可被命令進入一低電源狀態或睡眠狀態。這些狀態典型地切斷時鐘訊號且自處理器內部閒置單元獲得電力。愈多單元藉由切斷時鐘被停止，減低電壓，或完全地關閉，則節省愈多能源。然而，愈多的電路和信號被關閉，則需要愈多時間來喚醒處理器。能源狀態稱為C-狀態(例如，C0-C6)，C0是處理器完全開啟的操作狀態且C6是一或多個處理器的內電壓減少至包含0電壓的任一數值的深度睡眠狀態。C6經受長潛時(數十微秒)且C6不能有效率地被使用在少於數百微秒的空檔時間。
此外，軟體無效率及其硬體需求也已經造成計算裝置能量消耗的增加。事實上，一些研究指出計算裝置消耗一個國家，諸如美國之整體電力供應的一相當大百分比。結果，對於與積體電路有關的能源效率和節約有一迫切需要。當伺服器、桌上型電腦、筆記型電腦、超薄型筆記型電腦、數位板、行動電話、處理器、嵌式系統，等等變得更普遍時(從包含在典型的電腦、汽車和電視中到生物科技)，這些需要將增加。
發明概要
依據本發明之一實施例，係特地提出一種系統，包含：一控制器；以及一耦合至該控制器的裝置，該裝置包含，一或多個邏輯塊；一或多個陣列；一第一電源，適配耦合至該一或多個邏輯塊及該一或多個陣列；一第二電源，適配耦合至該一或多個陣列，其中該控制器係配置成用於啟動該裝置的一省能低電源狀態以降低電力消耗，關閉該一或多個邏輯塊的電源，且將該第二電源耦合至該一或多個陣列以及將該第二電源的電壓設定至一保留電壓以保留該一或多個陣列的狀態。
100、1300‧‧‧系統
110、210‧‧‧控制器
114‧‧‧選擇
121、134‧‧‧訊號
122、221、222、223、325、326、327‧‧‧輸入
123‧‧‧感測器
124、250、260‧‧‧電壓調整器
125‧‧‧電源閘控制
126‧‧‧時鐘產生器
127‧‧‧VF控制
128‧‧‧頻率控制
129‧‧‧電壓控制
130、132‧‧‧電源
143、144、145‧‧‧電源閘控制信號
146、147、148‧‧‧電源閘
151、152‧‧‧多工器
160‧‧‧邏輯塊
162‧‧‧陣列
170‧‧‧本地控制器
180‧‧‧裝置
200、300‧‧‧控制器架構
211、212、316、351‧‧‧輸出信號
220、320‧‧‧速度感測器
230、322‧‧‧溫度感測器
240、324‧‧‧矽老化感測器
310、312‧‧‧控制器
315‧‧‧輸出
330‧‧‧△電源
331‧‧‧差量信號
340‧‧‧局部調整
341‧‧‧局部調整訊號
350‧‧‧邏輯電源
352‧‧‧邏輯輸出
360‧‧‧全局電壓調整器
370‧‧‧局部調整器
400、500、600‧‧‧電腦實施方法
402-416、502-516、602、610-616‧‧‧區塊
1310、1315、1605‧‧‧處理器
1311、1471、1481、1608‧‧‧電源控制區塊
1320‧‧‧記憶體控制器集線器
1340、1442、1444‧‧‧記憶體
1345‧‧‧顯示器
1350‧‧‧輸入/輸出控制器集線器
1360‧‧‧外部圖形裝置
1370‧‧‧周邊裝置
1395‧‧‧前側匯流排
1400‧‧‧第二系統
1416‧‧‧第一匯流排
1414、1514‧‧‧I/O裝置
1416‧‧‧將第一匯流排
1418‧‧‧匯流排橋接器
1420‧‧‧第二匯流排
1422‧‧‧鍵盤/滑鼠
1424‧‧‧聲頻I/O
1426‧‧‧通信裝置
1428‧‧‧資料儲存單元
1430‧‧‧程式碼
1438‧‧‧高性能圖形電路
1439‧‧‧高性能圖形介面
1450‧‧‧點對點互連
1452、1454、1486、1488…P-P‧‧‧介面
1470‧‧‧第一處理器
1472‧‧‧整合的記憶體控制器集線器
1476、1478‧‧‧點對點介面
1480‧‧‧第二處理器
1482‧‧‧整合的記憶體和I/O控制邏輯
1490、1630‧‧‧晶片組
1494、1498‧‧‧點對點介面電路
1496‧‧‧介面
1500‧‧‧第三系統
1515‧‧‧傳統I/O裝置
1600‧‧‧處理系統
1607‧‧‧機器可存取媒體
1610‧‧‧系統記憶體
1615‧‧‧非依電性記憶體
1620‧‧‧資料儲存單元
1625‧‧‧通訊鏈路
1650‧‧‧I/O電路
本發明的各種不同實施例藉由附圖的諸圖式中的範例、而非藉由限制來說明，附圖中：圖1繪示依據本發明之一實施例的一系統100的方塊圖，該系統具有針對低電源狀態減少進入與退出潛時 之一電源控制以便減少電力消耗；圖2繪示依據本發明的一實施例用於一雙電源設計之控制器架構200的方塊圖；圖3繪示依據本發明的另一個實施例用於雙電源設計的控制器架構300的方塊圖；圖4繪示使用一依據本發明一實施例之一裝置的控制器來控制一邏輯之電源的電腦實施方法400的一實施例流程圖；圖5繪示使用依據本發明一實施例之一裝置的控制器來控制一陣列之電源的電腦實施方法500之一實施例的流程圖；圖6繪示使用依據本發明一實施例之一裝置的控制器來控制一在低能源狀態(例如，深度睡眠狀態)之陣列的電源的一電腦實施方法600之一實施例的流程圖；圖7是依據本發明的一實施例之一系統1300的方塊圖；圖8是依據本發明的一實施例之一第二系統1400的方塊圖；圖9是依據本發明的一實施例之一第三系統1500的方塊圖；以及圖10繪示一功能方塊圖，說明一依據本發明的一實施例實施的系統1600。
較佳實施例之詳細說明
用於低電源狀態之進入與退出潛時降低俾減少電力消耗的系統與方法被描述。本發明的實施例藉由使用一基於雙電源的陣列設計提供迅速省能地進入及退出深度睡眠電源狀態，諸如C6。典型地，潛時的一個相當大的部分是被微架構的儲存還原操作消耗。長的退出和進入潛時致使電源管理系統稀少使用深度睡眠狀態。因此，在系統層次，深度睡眠電源狀態的整體功率減少仍然嚴重未充分利用。進入與退出潛時的狀態保存與復原成分藉由再利用輔助電源以供狀態保留而被消除。在先前的方法中，此一輔助電源僅用來改進一最小電源水平。典型地在晶片上保持區域記憶體內容的陣列限制最低電壓操作。再利用雙電源陣列藉由維持架構狀態而有助於深度睡眠狀態潛時。本設計與一軟體電源控制演算法介面連接以控制對邏輯和陣列的電源供應之間的差分。
雖然下列的實施例是參照特定積體電路，諸如在計算平台或微處理器中的能源節約和能源效率被描述，其他實施例可適用於其他類型的積體電路與邏輯裝置。在本文中描述之實施例的相似技術和教示可應用到其他類型的電路或半導體裝置，也能得到更佳能源效率和能源節約的利益。舉例而言，揭露的實施例不限於桌上型電腦系統。且亦可在其他裝置，諸如手持裝置、系統單晶片(SOC)、以及嵌入式應用中被使用。手持裝置的一些實例包括行動電話、網際網路協定裝置、數位相機、個人數位助理(PDA)和手持式個人電腦。嵌入式應用典型地包括一微控制器、 一數位信號處理器(DSP)、一系統單晶片、網路電腦(NetPC)、機上盒、網路集線器、廣域網路(WAN)交換器，或能夠執行下文中教示之功能與操作的任何其他系統。此外，裝置、方法，以及本文中描述的系統並不限於實體計算裝置，而也可能與相對能源節約與效率的軟體最佳化有關。從下文中的描述將是顯而易見地，本文中所描述的方法、裝置及系統的實施例(無論是參照硬體、韌體，軟體，或其組合)對於一「綠色科技」未來是重要的，諸如在包含一大部分美國經濟的產品中的能源節約和能源效率。
在下文之描述中，許多特定的細節，諸如邏輯實施、信號大小與名稱以及匯流排、系統組件的型態與相互關係，以及邏輯劃分/整合選擇被闡述以便提供更全面的理解。然而，熟習此技藝者將瞭解的是，本發明的實施例可以在毋需如此的特定細節下被實施。在其他例子中，控制結構與閘級電路未詳細繪示以避免模糊本發明的實施例。熟習此技藝者藉由包含的敘述將能夠在毋需過度實驗下實施適當的邏輯電路。
在下文的描述中，某些特定的用辭被使用來描述發明實施例的特點。舉例而言，「邏輯」一詞代表硬體，及/或配置成執行一或多個功能的軟體。舉例而言，「硬體」包括，但是不被限制或限定為一積體電路、一有限狀態機或甚至組合邏輯。積體電路可採一處理器的形式，諸如微處理器、特定應用積體電路、數位信號處理器、微控制器或同類。晶片之間的互連各自可能是點對點或各自可能是多點分支 安排，或者某些可能是點對點而其他是多點分支安排。
圖1繪示依據本發明一實施例，一具有減低低電源狀態進入與退出潛時以減少電力消耗的電源控制之系統100的方塊圖。系統100包括控制器110(例如，CPU核心、電源控制單元、微控制器、混合裝置)，該控制器具有被儲存在控制器上或與控制器相關聯之電源控制軟體。對於一CPU核心，電源控制軟體可能是韌體。或者，一微控制器或電源控制單元可儲存電源控制軟體110。控制器110從感測器123經由訊號134及從電壓調整器124經由訊號121接收一或多個輸入122(例如，電源、溫度、老化速度，等等)。電壓調整器的輸入是以電源130和電源132的電壓為基礎。電源閘控制125產生電源閘控制信號143-145以分別控制在開啟或關閉時電源閘的位置。VF控制127產生輸出，頻率控制128和電壓控制129，用以分別控制時鐘產生器126的頻率和電壓調整器124的電壓。時鐘信號129被提供給包括邏輯塊160的各種不同區塊和在電源控制下之裝置180的陣列162(例如，暫存器檔案，SRAM)。電壓調整器124也可能被設置在晶片外而不是在裝置上。選擇114允許陣列162的全局(控制器110)或本地控制(本地控制器170)。
邏輯部分(例如，邏輯塊160)以一閘控電源供電且電源閘是被主控制器110開啟或關閉。閘147和148可用主控制器或本地控制器來控制。然而，包括可以保持架構狀態之陣列的陣列162以雙電源130和132(例如，雙Vcc)供電。雙電源軌之控制歸於主控制器110或透過主控制器110 歸於本地控制器170，主控制器110可以是控制雙電源的唯一控制器。在省能深度睡眠(例如，C6)中，主控制器110使用軟體控制電源130來保持陣列以用以保留架構狀態資訊的保留電壓被供電。電源132被設定成零且邏輯塊160被關閉電源。在現用狀態，軟體讓陣列162本地控制並選擇電源。陣列162最佳化一最小電源電壓位準(例如，Vccmin)、電力消耗、或陣列區域效率。在此一情況，電源130具有一高於電源132的電壓。當陣列162接收兩個電源130與132的電力供應而以本地控制器170控制陣列162的電力供應時，邏輯塊160再次接收電源132。本地控制器170被耦合至多工器151和152以便控制電源閘147和148。
在一個實施例中，系統包括控制器110和耦合至控制器的裝置180，如圖1中所繪示。裝置包括一或多個邏輯塊160、一或多個陣列162(例如，雙電源陣列)。電源132適配耦合至一或多個邏輯塊和一或多個陣列。電源130適配耦合至一或多個陣列。控制器110藉由執行軟體電源控制指令而被配置用來啟動裝置的省能低電源狀態，使電源130耦合至一或多個陣列，且將電源130的電壓設定為保留在一或多個陣列中之架構狀態的保留電壓。陣列162包括一本地控制器。電壓調整器124從控制器接收電壓控制輸入並提供電源130和132。電源閘146將電源132適配耦合至邏輯塊160。電源閘147將電源132適配耦合至陣列162，且電源閘148將電源130適配耦合至陣列162。
在一個實施例中，控制器配置成啟動該裝置的一 現用狀態以使用電源132使邏輯塊160接通電源。本地控制器170配置成使電源130和132耦合至陣列162而控制器設定電源的電壓。控制器與一電源控制演算法介面連接用以控制被供供給至邏輯塊和陣列的電壓。本設計再利用雙電源陣列162藉由保持架構狀態來幫助低電源狀態(例如，深入睡眠狀態)潛時。本設計大幅地降低漏功率(例如C6降低達大約20%可能相當於更高睡眠狀態)。目前的設計與先前方法相較達成一較低最小電壓位準(Vcc最小)及/或較佳的陣列效率。一先前方法使用硬體加速度以加速狀態保存和復原操作。然而，就邊際效用而言硬體複雜性以阻卻性的高代價增加。舉例而言，增加用於保存和復原的單獨通道和狀態機可用來加速這些運算。
圖2繪示依據本發明的一實施例的一種雙電源設計的控制器架構200的方塊圖。控制器210接收速度感測器220、溫度感測器230，以及矽老化感測器240的輸入221-223。控制器210傳送輸出信號211給電壓調整器250，該電壓調整器250提供電源給邏輯，且輸出信號212給電壓調整器260，該電壓調整器260提供電源給陣列。
電壓調整器250和260可以是並排的以提供雙Vcc。此一情形可能出現在有數個可用的電壓調整器的系統中。在此種情況中，控制器從所有的感測器取得輸入且直接控制兩個電壓調整器。控制器210可實施一電源(例如，Vcc邏輯)演算法來計算邏輯的電源電壓。控制器210可實施一電源(例如Vcc陣列)演算法來計算陣列的電源電壓。
圖3繪示依據本發明另一實施例的一種雙電源設計之控制器架構300的方塊圖。控制器310和312各自從速度感測器320、溫度感測器322、和矽老化感測器324接收輸入325-327。控制器架構300出示一種有關一全局電壓調整器360何時可利用以及以一輔助電源由區域電壓調整器產生的設計。在此一情況中，全局調整器360對邏輯產生一電源電壓。控制器312可實施一邏輯電源(例如，Vcc邏輯)演算法，藉由輸出315根據感測器資料來計算邏輯電源350的電源電壓。邏輯電源350產生邏輯輸出信號351用於調整電壓調整器360。
控制器310執行一△電源(舉例而言，△Vcc)演算法根據感測器資料和邏輯的供應電壓計算一△電源。在一個實施例中，△電源根據陣列供應電壓與邏輯供應電壓之間的差被計算。△電源(亦即輔助電壓之差)被計算且經由輸出信號316、差量信號331、邏輯輸出352，及局部調整訊號341來控制陣列的電壓。局部調整340根據△電源330和邏輯電源350的輸出來完成對局部調整器370之任何需要的局部調整。局部調整器370提供電壓供應給陣列。
圖4繪示依據本發明的一個實施例，用一裝置的控制器控制邏輯之電源的電腦實施方法400之一實施例的流程圖。方法400藉由可能包含硬體(電路、專用邏輯，等等)，軟體(諸如在一通用型電腦系統或一專用機器或一裝置上運行)，或兩者的組合的處理邏輯執行。在一個實施例中，方法400藉由與本文中討論的裝置或者系統相關聯的處 理邏輯，諸如執行結合圖2和圖3描述之邏輯(例如，Vcc邏輯)的一電源演算法的主控制器被執行。
在區塊402，處理邏輯啟動該邏輯之一現用完全操作狀態的電源演算法且設定邏輯之電源的一內定安全電壓位準。處理邏輯在區塊404以一或多個輸入(例如，邏輯速度感測器)為基礎計算裝置之邏輯的一個預測最大頻率(Fmax)。一低電源狀態可將預測頻率限制成一與正常電源狀態不同的(低)頻率。在區塊405，處理邏輯決定是否預測的Fmax太高或太低。如果預測的Fmax高，則處理邏輯在區塊406減少邏輯之電力供應。如果處理邏輯決定Fmax太低，則處理邏輯在區塊408增加電力供應，舉例而言，維持一安全的安全防護頻帶電壓。如果預測的Fmax不是太高或者太低，則流程進行至區塊410。
在區塊410，處理邏輯以邏輯之溫度感測器為基礎計算邏輯的溫度，且如果有需要的話補償邏輯的電源電壓。在區塊412，處理邏輯以邏輯老化感測器之輸入為基礎計算邏輯的預測操作壽命。在區塊414，處理邏輯計算邏輯的老化，且如果有需要的話補償電源電壓。在區塊416，處理邏輯以方法400的計算為基礎計算一需求的電源電壓。此一電壓被使用在隨後的方法400之重複中。在區塊416之後，裝置回到區塊404。
圖5繪示依據本發明一實施例，以一裝置的控制器控制在一現用狀態期間一陣列的電力供應之電腦實施方法500的一實施例的流程圖。方法500藉由可能包含硬體(電 路、專用邏輯，等等)、軟體(諸如運行在一通用型電腦系統或一專用機器或一裝置上者)，或兩者之組合的處理邏輯被執行。在一實施例中，方法500藉由與本文中討論的裝置或系統，諸如執行一結合圖2和圖3描述之電源供應(例如，Vcc陣列)演算法的主控制器相關聯的處理邏輯被執行。
在區塊502，處理邏輯啟動陣列之現用完全操作狀態的電力供應演算法並設定該陣列之電力供應的內定安全電壓位準。處理邏輯在區塊504以一或多個輸入(例如，陣列速度感測器)為基礎計算(多數個)陣列的一預測最大頻率(Fmax)。一低電源狀態可將預測頻率限制為一與正常電源狀態不同的(低)頻率。在區塊505，處理邏輯決定是否預測的Fmax太高或太低。如果預測的Fmax高，則處理邏輯在區塊506減少陣列之電力供應。如果處理邏輯決定Fmax太低，則處理邏輯在區塊508增加電力供應，舉例而言，維持一個安全的防護頻帶電壓。如果被預測的Fmax不是太高或者太低，則流程進行至區塊510。
在區塊510，處理邏輯以陣列的溫度感測器為基礎計算陣列的溫度，且然後，如果有需要的話，補償電源電壓。在區塊512，處理邏輯計算以陣列的老化感測器的輸入為基礎計算陣列的一預測操作壽命。在區塊514，理邏輯計算陣列的老化且如果有需要的話補償電源電壓。在區塊516，處理邏輯為以方法500的計算為基礎計算陣列的一必需電源電壓。此一電壓被使用於隨後的方法500之重複。在區塊516之後，裝置回返至區塊504。
圖6繪示一電腦實施方法600之一實施例的流程圖，該方法600用於以一依據本發明之一實施例的控制器來控制一陣列在低電源狀態(例如，一深度睡眠狀態)期間的電力供應。方法600藉由處理邏輯執行，該處理邏輯可能包含硬體(電路、專用邏輯，等等)、軟體(諸如為運行在一通用型電腦系統或一專用機器或一裝置上)，或兩者的組合。在一個實施例中，方法600藉由與本文中所討論的裝置或系統，諸如執行一連同圖2和3描述的電源(例如，Vcc陣列)演算法的主控制器相關聯的處理邏輯被執行。
在區塊602，處理邏輯啟動陣列(例如，雙電源陣列)的一低電源狀態以減少電力消耗且設定一內定安全電壓位準以使用該陣列保留架構狀態。架構狀態可能與在低電源狀態期間被關閉電源之一處理核心的架構相關聯。
在區塊610，處理邏輯以陣列的溫度感測器為基礎計算陣列的溫度，且然後，如果有需要的話，補償電源電壓。在區塊612，處理邏輯以陣列的老化感測器之輸入為基礎計算陣列之預測操作壽命。在區塊614，處理邏輯計算陣列的老化，且如果有需要的話補償電源電壓。在區塊616，處理邏輯為以方法600的計算為基礎計算陣列之必需電源電壓。此一電壓被使用於隨後之方法600的重複。在區塊616之後，裝置返回到區塊610。
圖7繪示依據本發明之一實施例的一系統1300的一方塊圖。系統1300可包括耦合至圖形記憶體控制器集線器(GMCH)1320的一或多個處理器1310，1315。另外的處理 器1315的可選擇性質在圖8中以虛線指示。圖7繪示GMCH1320可被耦合至記憶體1340，記憶體1340舉例而言可以是一動態隨機存取記憶體(DRAM)。DRAM可能，對於至少一實施例是與一非揮發性快取有關。一或多個處理器可包括具有用於執行本發明之實施例的電源控制軟體的電源控制區塊1311(例如，系統100、控制器架構200、控制器架構300)。
GMCH 1320可能是一晶片組，或晶片組的一部分。GMCH 1320可與(複數個)處理器1310，1315以及(複數個)處理器1310，1315與記憶體1340之間的交互控制通信。GMCH 1320也可能在(複數個)處理器1310，1315與系統1300的其他元件之間作用為一加速匯流排介面。對於至少一實施例，GMCH 1320經由多點分支匯流排，諸如一前側匯流排(FSB)1395與(複數個)處理器1310，1315通信。
此外，GMCH 1320被耦合至一顯示器1345(諸如一平板顯示器)。GMCH 1320可包括一整合的圖形加速器。GMCH 1320更進一步被耦合至一輸入/輸出(I/O)控制器集線器(ICH)1350，其可用來將各種不同的周邊裝置耦合至系統1300。在圖8的實施例中舉例繪示一外部圖形裝置1360，其可為一隨同另一周邊裝置1370一起耦合至ICH 1350的分離圖形裝置。
或者，另外或不同的處理器也可能存在於系統1300中。舉例而言，另外的(複數個)處理器1315可能包括與處理器1310相同的另外(複數個)處理器，與處理器1310不同 種類或不對稱的另外(複數個)處理器、加速器(像是例如圖形加速器或數位信號處理(DSP)單元)、現場可程式閘陣列，或任何其他的處理器。從一連串的價值量度而論，實體資源1310，1315之間可能有各種差異，包括架構的、微架構的、熱、電力消耗特性，及同類。這些差異可有效地顯示他們本身在元件1310，1315之間是不對稱和不同種類的。對於至少一實施例，各種不同的處理元件1310，1315可歸同一晶片封裝所有。
現在參閱圖8，圖中所示為依據本發明一實施例之一第二系統的方塊圖。如圖8中所示，談及現在是依據本發明的一個實施例一個第二系統1400的方塊圖。如圖8中所示，多處理器系統1400是一點對點互連系統，且包括經由一點對點互連1450被耦合的第一處理器1470和第二處理器1480。或者，一或多個處理器1470，1480可能是處理器以外的一元件，諸如一加速器或一現場可程式閘陣列。雖然圖中僅繪示兩個處理器1470，1480，應瞭解的是本發明之實施例的範圍並非如此被限制。在其他實施例中，一或多個另外的處理元件可能存在於一特定的處理器中。一或多個處理器可能包括具有電源控制軟體用於執行本發明實施例的電源控制區塊1471或1481(例如，系統100、控制器架構200、控制器架構300)。
處理器1470可更進一步包括一整合記憶體控制器集線器(IMC)1472和點對點(P-P)介面1476和1478。同樣地，第二處理器1480可包括一IMC 1482和P-P介面1486和 1488。處理器1470，1480經由一使用PtP介面電路1478，1488的點對點(PtP)介面交換資料1450。如圖9所示，IMC的1472和1482將處理器耦合至各個記憶體，即一記憶體1442和一記憶體1444，其可為本地附接至各個處理器之主記憶體的部分。
處理器1470，1480可各自經由使用點對點介面電路1476，1494，1486，1498的個別P-P介面1452，1454與一晶片組1490交換資料。晶片組1490也可經由一高性能圖形介面1439與一高性能圖形電路1438交換資料。
一共享的快取(未示於圖中)可能被包含在二處理器外部之處理器中，但經由P-P互連與處理器連接，使得如果一處理器進入一低電源狀態，一或二處理器之區域快取資料可被儲存在共享快取中。
晶片組1490可經由一介面1496被耦合至第一匯流排1416。在一個實施例中，第一匯流排1416可能是一周邊組件互連(PCI)匯流排，或一匯流排，諸如一PCI匯流排或者另一第三代I/O互連匯流排，惟本發明之實施例並不如此被限制。
如圖8所示，各種不同的I/O裝置1414可隨同一將第一匯流排1416耦合至第二匯流排1420的匯流排橋接器1418被耦合至第一匯流排1416。在一個實施例中，第二匯流排1420可能是一低針腳數(LPC)匯流排。各種不同的裝置可被耦合至第二匯流排1420，舉例而言，包括一鍵盤/滑鼠1422，通信裝置1426和一資料儲存單元1428，諸如一磁碟 驅動機或者，在一實施例中可包括程式碼1430的其他大量儲存裝置。更進一步，聲頻I/O 1424可被耦合至第二匯流排1420。注意其他架構是可能的。舉例而言，一系統可執行一多點分支匯流排或其他如此的架構而非圖8中之點對點架構。
現在參見圖9，圖中繪示依據本發明的一實施例之一第三系統1500的方塊圖。圖8和圖9中類似元件標上相似的參考數字，且為了避免模糊圖9的其他方面，圖8的某些方面已經從圖9被省略。
圖9繪示處理元件1470，1480可分別地包括整合的記憶體和I/O控制邏輯("CL")1472和1482。對於至少一實施例，CL1472，1482可包括記憶體控制器集線器(IMC)，諸如上文針對圖8描述者。此外，CL 1472，1482也可包括I/O控制邏輯。圖9繪示不僅是記憶體1442，1444被耦合至CL1472，1482，I/O裝置1514也被耦合至控制邏輯1472，1482。傳統I/O裝置1515被耦合至晶片組1490。一或多個處理元件可能包括具有電源控制軟體以執行本發明之實施例的電源控制區塊1471或者1481(例如，系統100，控制器架構200，控制器架構300)。
圖10繪示一功能方塊圖，說明依據一實施例被執行之系統1600。所繪示的處理系統1600的實施例包括一或多個具有電源控制區塊1608(例如，系統100、控制器架構200、控制器架構300)的處理器(或中央處理單元)1605，同時有電源控制軟體、系統記憶體1610、非依電性("NV")記 憶體1615、一資料儲存單元("DSU")1620、一通訊鏈路1625，和一晶片組1630。繪示之處理系統1600可表示包括一桌上型電腦、一筆記型電腦、一工作站、一掌上型電腦、一伺服器、一刀鋒型伺服器或同類的任何計算系統。
處理系統1600的元件如下述被互相連接。(複數個)處理器1605經由晶片組1630被通信地耦合至系統記憶體1610、NV記憶體1615、DSU1620和通訊鏈路1625以往返地傳送與接收指令或資料。在一實施例中，NV記憶體1615是一快閃憶體裝置。在其他實施例中，NV記憶體1615包括唯讀記憶體("ROM")、可程式的唯讀記憶體、可抹除可程式化ROM、電子可抹除可程式化ROM，或同類。在一實施例中，系統記憶體1610包括隨機存取記憶體("RAM")，諸如動態RAM("DRAM")、同步DRAM("SDRAM")、雙倍資料速率SDRAM("DDR SDRAM")、靜態RAM("SRAM")，和同類。DSU 320表示軟體資料、應用程式及/或作業系統的任何儲存裝置，但最典型地是一非依電性儲存裝置。DSU 1620可選擇性地包括一或多個整合驅動電子("IDE")硬碟、一增強IDE("EIDE")硬碟、一獨立磁碟冗餘陣列("RAID")、一小型電腦系統介面("SCSI")硬碟和同類。雖然DSU 1620繪示成在處理系統1600內部，DSU 320可能是在外部地被耦合至處理系統1600。通訊鏈路1625可將處理系統1600耦合至一網路，使得處理系統1600可在網路上一或多個其他電腦通訊。通訊鏈路1625可包括一統計多工器(statem)、一以太網路卡、一十億位元以太網路卡、通用串列匯流排("USB") 埠、一無線網路介面卡、一光纖介面或同類。
DSU 1620可包括一機器可存取媒體1607，其上儲存實施本文中描述之方法或功能的一或多個指令集(例如，軟體)。軟體在其藉由(複數個)處理器1605執行期間也可以完全或至少部份地存在於(複數個)處理器1605內，(複數個)處理器1605也構成機器可存取的儲存媒體。
雖然機器可存取媒體1607在一示範的實施例中被繪示成一單一媒體，「機器可存取媒體」一詞應被理解成包含一單一媒體或多個媒體(例如，一集中式或分散式資料庫，及/或相關聯的快取及伺服器)，儲存該一或多個指令集。「機器可存取媒體」一詞也應被理解成包括能夠儲存、編碼或運載指令集的任何媒體，該指令集可被機器執行並致使機器完成本發明之實施例的任一或多個方法學。「機器可存取媒體」一詞因此應被理解成包含但不限制於固態記憶體、光學和磁性媒體。
因此，一機器可讀存取媒體包括以一種形式提供(即，儲存及/或傳送)可由一機器存取之訊息的任何機構(例如，一電腦、網路裝置、個人數位助理、製造工具，任何具有一組一或多個處理器的裝置，等等)。舉例而言，一機器可存取媒體包括可記錄/非可記錄媒體(例如，唯讀記憶體(ROM)；隨機存取記憶體(RAM)；磁碟儲存媒體；光學儲存媒體；快閃憶體裝置；等等)，以及電、光學、聲響或其他形式的傳播信號(例如，載波、紅外線訊號、數位信號，等等)，等等。
如圖10中所繪示，每一個處理系統1600的次組件包括彼此通信的輸入/輸出("I/O")電路1650。I/O電路1650可包括阻抗匹配電路，其可被調整達成一需要的輸入阻抗藉以減少信號反射和次組件之間的干擾。
應瞭解的是為清楚起見處理系統1600的各種不同其他元件已經被排除在圖11以及此一討論之外。舉例而言，處理系統1600可能更進一步包括圖形卡、額外的DSUs、其他持續的資料儲存裝置，和同類。晶片組1630也可能包括一系統匯流排和各種不同之用來互連次組件的其他資料匯流排，諸如一記憶體控制器集線器及輸入/輸出("I/O")控制器集線器，以及包括用來連接週邊裝置與晶片組1630的資料匯流排(例如，週邊組件互連匯流排)。對應地，處理系統1600可能在不具有繪示元件中的一或多者之下操作。舉例而言，處理系統1600不需要包括DSU 1620。
應瞭解的是本說明書全文中提及之「一個實施例」或者「一實施例」意指與該實施例相關描述的特定功能、結構或者特性被包含在至少一個實施例中。因此，欲強調且應瞭解的是，在本說明書各不同部分兩次或兩次以上提到「一實施例」或「一個實施例」或「一選擇替代實施例」不必然是指同一實施例。此外，特定的功能、結構或特性如適當可在一或多個實施例中被結合。
在以上各不同實施例的詳細描述中，參考的附圖構成其一部分，且附圖是繪示用來說明而非限制發明可被實施的特定實施例。在圖式中，相似數字在幾個視圖中所 有部分指示實質上近似的組件。繪示之實施例以足以使熟習此技藝者實施文中揭露之教示的詳細程度被描述。其他實施例可被利用且由之推導出，因此可在不脫離此一揭露的範圍之下做成結構、邏輯的替換和改變。因此，下列的詳細描述不被理解成一限制意義，且各不同實施例的範圍僅由所附申請專利範圍、連同此申請專利範圍應被賦與權利之均等物的完整範圍定義。
100‧‧‧系統
110‧‧‧控制器
114‧‧‧選擇
121、134‧‧‧訊號
122‧‧‧輸入
123‧‧‧感測器
124‧‧‧電壓調整器
125‧‧‧電源閘控制
126‧‧‧時鐘產生器
127‧‧‧VF控制
128‧‧‧頻率控制
129‧‧‧電壓控制
130、132‧‧‧電源
143、144、145‧‧‧電源閘控制信號
146、147、148‧‧‧電源閘
151、152‧‧‧多工器
160‧‧‧邏輯塊
162‧‧‧陣列
170‧‧‧本地控制器
180‧‧‧裝置

Claims (18)

  1. 一種系統，包含：一控制器；以及一耦合至該控制器的裝置，該裝置包含，一或多個邏輯塊；一或多個暫存器陣列；一第一電源，用以適配耦合至該一或多個邏輯塊及該一或多個暫存器陣列；一第二電源，用以適配耦合至該一或多個暫存器陣列，其中該控制器係配置成用於啟動該裝置的一省能低電源狀態以降低電力消耗，藉由關閉該一或多個邏輯塊的電源，且將該第二電源耦合至該一或多個暫存器陣列以及在該省能低電源狀態期間將該第二電源的一電壓設定至一保留電壓以保留該一或多個暫存器陣列的狀態，其中該保留電壓係不同於由該第一電源在非低電源狀態期間提供的一電壓。
  2. 如申請專利範圍第1項的系統，其中該一或多個暫存器陣列包含一具有一本地控制器的雙電源陣列。
  3. 如申請專利範圍第1項的系統，進一步包含：一第一電壓調整器，用以從該控制器接收一第一電壓控制輸入且提供該第一電源，以及一第二電壓調整器，用以從該控制器接收一第二電壓控制輸入且提供該第二電源。
  4. 如申請專利範圍第1項的系統，進一步包含： 一第一電源閘，用以將該第一電源適配耦合至該一或多個邏輯塊；一第二電源閘，用以將該第一電源適配耦合至該一或多個陣列；以及一第三電源閘，用以將該第二電源適配耦合至該一或多個陣列。
  5. 如申請專利範圍第1項的系統，其中該控制器係配置成用以啟動該裝置的一有效電力狀態，使該一或多個邏輯塊開啟電源。
  6. 如申請專利範圍第5項的系統，其中該本地控制器係配置成用於使該第一與第二電源耦合至該一或多個陣列，而該控制器設定該第一和第二電源的電壓。
  7. 如申請專利範圍第1項的系統，其中該控制器與一電源控制演算法介面連接以控制供應至該一或多個邏輯塊和該一或多個陣列的電壓。
  8. 一種裝置，包含：一或多個邏輯塊；一雙電源，其耦合至複數個暫存器；一局部該複數個暫存器之控制器；一第一電源，用以適配耦合至該一或多個邏輯塊與該雙電源；以及一第二電源，用以適配耦合至該雙電源，其中該裝置被安置在一省能低電源狀態以減少電力消耗，其中該一或多個邏輯塊被切斷電源，且該第二電源耦合至該雙電源， 且該第二電源的一電壓藉由局部該複數個暫存器之該控制器被設定至一保留電壓以保留耦合至該雙電源之該些暫存器的架構狀態，其中該保留電壓係不同於由該第一電源在非低電源狀態期間提供的一電壓。
  9. 如申請專利範圍第8項的裝置，進一步包含：一第一電壓調整器，用以提供該第一電源；以及一第二電壓調整器，用以提供該第二電源。
  10. 如申請專利範圍第8項的裝置，進一步包含：一第一電源閘，用以將該第一電源適配耦合至該一或多個邏輯塊；以及一第二電源閘，用以將該第一電源適配耦合至該雙電源。
  11. 如申請專利範圍第10項的裝置，進一步包含：一第三電源閘，用以將該第二電源適配耦合至該雙電源。
  12. 如申請專利範圍第8項的裝置，其中該控制器係配置成用以啟動該裝置之一有效電力狀態且使該一或多個邏輯塊開啟電源。
  13. 一種電腦實施的方法，包含：啟動一裝置的一省能低電源狀態以減少電力消耗；設定一電源電壓，該電壓提供足夠的電源給一雙電源陣列以保留在一暫存器中的架構狀態而不維持至複數個邏輯塊之電源，其中在該電源狀態之該足夠的電源係一電壓不同於在非低電源狀態的一電壓； 根據從該陣列之溫度感測器接收的輸入計算該雙電源陣列的溫度；以及如有必要補償該電源電壓。
  14. 如申請專利範圍第13項的電腦實施方法，其中該架構狀態與在該低電源狀態期間被切斷電源之一處理核心之架構相關聯。
  15. 如申請專利範圍第13項的電腦實施方法，進一步包含：根據該雙電源陣列的老化感測器輸入計算該雙電源陣列的預測操作壽命。
  16. 如申請專利範圍第15項的電腦實施方法，進一步包含：計算該雙電源陣列的老化。
  17. 如申請專利範圍第16項的電腦實施方法，進一步包含：如有必要根據計算出的老化來補償該電源電壓。
  18. 如申請專利範圍第17項的電腦實施方法，進一步包含：計算該雙電源陣列之一需求電源電壓。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9229524B2 (en) * 2012-06-27 2016-01-05 Intel Corporation Performing local power gating in a processor
US9535483B2 (en) * 2012-12-19 2017-01-03 Intel Corporation Adaptively disabling and enabling sleep states for power and performance
US9229053B2 (en) * 2014-01-28 2016-01-05 Nvidia Corporation Methods and apparatus for debugging lowest power states in System-On-Chips
US10396553B2 (en) * 2014-08-29 2019-08-27 Telefonaktiebolaget Lm Ericsson (Publ) System and method for control of multiple voltage regulators
CN106020413A (zh) * 2016-05-03 2016-10-12 深圳市金立通信设备有限公司 一种降低终端功耗的方法及终端
CN107844329A (zh) * 2017-11-17 2018-03-27 上海华虹集成电路有限责任公司 一种***功耗模式切换的方法
KR102564969B1 (ko) 2018-11-05 2023-08-09 에스케이하이닉스 주식회사 파워 게이팅 시스템 및 이를 포함하는 전자 시스템
TWI722521B (zh) * 2019-08-02 2021-03-21 新唐科技股份有限公司 控制裝置及調整方法
US20220198022A1 (en) * 2020-12-23 2022-06-23 Intel Corporation Secure device power-up apparatus and method
CN116430976A (zh) * 2022-01-12 2023-07-14 Aa电源有限公司 预测数据中心内电源的故障

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6092207A (en) * 1997-12-29 2000-07-18 Intel Corporation Computer having a dual mode power supply for implementing a power saving mode
FR2871281B1 (fr) 2004-04-01 2008-06-13 Atmel Corp Procede et dispositif d'alimentation de puissance duale pour une memoire non-volatile embarquee
US7664970B2 (en) 2005-12-30 2010-02-16 Intel Corporation Method and apparatus for a zero voltage processor sleep state
US7586795B2 (en) * 2006-03-20 2009-09-08 Cypress Semiconductor Corporation Variable reference voltage circuit for non-volatile memory
CN201050990Y (zh) * 2006-10-12 2008-04-23 绍兴联英汽车电子有限公司 汽车用组合仪表电子控制***
US20090046532A1 (en) * 2007-08-17 2009-02-19 Infineon Technologies Ag Supply Voltage for Memory Device
CN201262702Y (zh) * 2007-10-31 2009-06-24 西南科技大学 基于蓝牙的无线传感器网络节点
JP2010176783A (ja) * 2009-02-02 2010-08-12 Elpida Memory Inc 半導体装置とその制御方法と半導体装置とそれを制御するコントローラとを含む半導体システム
US7995410B2 (en) 2009-06-26 2011-08-09 Apple Inc. Leakage and NBTI reduction technique for memory
US8234489B2 (en) * 2009-07-15 2012-07-31 Arm Limited Set of system configuration registers having shadow register
EP2476036A4 (en) * 2009-09-09 2013-04-10 Marvell World Trade Ltd MEMORY HAVING MULTIPLE POWER SUPPLIES AND / OR MULTIPLE MODES WITH LOW POWER

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Publication number Publication date
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